JP2000208701A - 積層型半導体パッケ―ジの積層構造及びその製造方法 - Google Patents
積層型半導体パッケ―ジの積層構造及びその製造方法Info
- Publication number
- JP2000208701A JP2000208701A JP2851A JP2000002851A JP2000208701A JP 2000208701 A JP2000208701 A JP 2000208701A JP 2851 A JP2851 A JP 2851A JP 2000002851 A JP2000002851 A JP 2000002851A JP 2000208701 A JP2000208701 A JP 2000208701A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- stacked
- external leads
- external
- conductive wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/801—Interconnections on sidewalls of containers
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 生産性を向上し得る積層型半導体パッケージ
の積層構造及びその製造方法を提供する。 【解決手段】 夫々両側面に複数の外部リード102a、101
aが埋設された上位半導体パッケージ102と下位半導体パ
ッケージ101とを接着部材により接着して積層し、前記
各半導体パッケージ102、101の相互対応する外部リード
102a、101aを導電性ワイヤ103により電気的に連結させ
た後リフローし、相互隣接する外部リード及び対向側の
外部リードがそれぞれ電気的に絶縁されるように、前記
導電性ワイヤ130の一部を切断除去して積層型半導体パ
ッケージ100の積層構造を構成する。
の積層構造及びその製造方法を提供する。 【解決手段】 夫々両側面に複数の外部リード102a、101
aが埋設された上位半導体パッケージ102と下位半導体パ
ッケージ101とを接着部材により接着して積層し、前記
各半導体パッケージ102、101の相互対応する外部リード
102a、101aを導電性ワイヤ103により電気的に連結させ
た後リフローし、相互隣接する外部リード及び対向側の
外部リードがそれぞれ電気的に絶縁されるように、前記
導電性ワイヤ130の一部を切断除去して積層型半導体パ
ッケージ100の積層構造を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、積層型半導体パッ
ケージの積層構造及びその製造方法に関し、特に、複数
の半導体パッケージを積層することによって形成される
積層型半導体パッケージの積層構造及びその製造方法に
関する。
ケージの積層構造及びその製造方法に関し、特に、複数
の半導体パッケージを積層することによって形成される
積層型半導体パッケージの積層構造及びその製造方法に
関する。
【０００２】
【従来の技術】従来の積層型半導体パッケージ10は、図
5及び図6に示すように、下方に位置し複数個の外部リー
ド11aが側方に突出されて埋設された図7に示す下位半導
体パッケージ11と、上方に位置し前記外部リード11aに
対応する部位に外部リード12aが側方に突出されて埋設
された上位半導体パッケージ12と、が積層されて積層型
半導体パッケージ10の構造体が形成され、夫々の相互対
応する外部リード12a、11aは金属レール13で電気的に連
結されて構成されていた。
5及び図6に示すように、下方に位置し複数個の外部リー
ド11aが側方に突出されて埋設された図7に示す下位半導
体パッケージ11と、上方に位置し前記外部リード11aに
対応する部位に外部リード12aが側方に突出されて埋設
された上位半導体パッケージ12と、が積層されて積層型
半導体パッケージ10の構造体が形成され、夫々の相互対
応する外部リード12a、11aは金属レール13で電気的に連
結されて構成されていた。
【０００３】この場合、前記下位半導体パッケージ11と
前記上位半導体パッケージ12との大きさ、並びに各外部
リード11a、12aの大きさは、それぞれ略同一になるよう
に形成されている。
前記上位半導体パッケージ12との大きさ、並びに各外部
リード11a、12aの大きさは、それぞれ略同一になるよう
に形成されている。
【０００４】又、各外部リード11a、12aは、短く突出さ
せて形成され、金属レール13には、積層型半導体パッケ
ージ10の各外部リード12a、11aの突成部位と対応する部
位にホールが穿孔されており、該ホールと各外部リード
12a、11aとは係合されて電気的に連結され、金属レール
13の下部は、J字型、L字型、或いは鴎型形状に屈曲形成
されていた。
せて形成され、金属レール13には、積層型半導体パッケ
ージ10の各外部リード12a、11aの突成部位と対応する部
位にホールが穿孔されており、該ホールと各外部リード
12a、11aとは係合されて電気的に連結され、金属レール
13の下部は、J字型、L字型、或いは鴎型形状に屈曲形成
されていた。
【０００５】以下、このように構成された従来の積層型
半導体パッケージ10の積層構造の製造方法について説明
する。先ず、図8(a)及び図8(b)に示すように、夫々複数
個の外部リード12a、11aが側方に突出されて埋設された
上位半導体パッケージ12と下位半導体パッケージ11を準
備する。この場合、前記下位半導体パッケージ11と上位
半導体パッケージ12は、大きさが略同一になるように形
成し、又、各外部リード11a、12aも、大きさが略同一
で、夫々の半導体パッケージの側方に短く突出するよう
に形成する。
半導体パッケージ10の積層構造の製造方法について説明
する。先ず、図8(a)及び図8(b)に示すように、夫々複数
個の外部リード12a、11aが側方に突出されて埋設された
上位半導体パッケージ12と下位半導体パッケージ11を準
備する。この場合、前記下位半導体パッケージ11と上位
半導体パッケージ12は、大きさが略同一になるように形
成し、又、各外部リード11a、12aも、大きさが略同一
で、夫々の半導体パッケージの側方に短く突出するよう
に形成する。
【０００６】その後、図8(b)に示すように、前記下位半
導体パッケージ11上に前記上位半導体パッケージ12を、
前記上位半導体パッケージ12の各外部リード12aと前記
下位半導体パッケージ11の各外部リード11aとがそれぞ
れ対向するように、接着部材により接着して積層する。
導体パッケージ11上に前記上位半導体パッケージ12を、
前記上位半導体パッケージ12の各外部リード12aと前記
下位半導体パッケージ11の各外部リード11aとがそれぞ
れ対向するように、接着部材により接着して積層する。
【０００７】その後、図8(c)に示すように、ホールが穿
孔された金属レール13を前記外部リード11a、12aの両方
に係合させ、はんだ付けして、前記外部リード11a、12a
を電気的に接続させることによって、従来の積層型半導
体パッケージ積層構造の製造工程を終了していた。
孔された金属レール13を前記外部リード11a、12aの両方
に係合させ、はんだ付けして、前記外部リード11a、12a
を電気的に接続させることによって、従来の積層型半導
体パッケージ積層構造の製造工程を終了していた。
【０００８】この場合、各金属レール13は、互いに電気
的に絶縁されている一方、上位半導体パッケージと下位
半導体パッケージの相互対応する外部リード11a、12a同
士は電気的に連結されている。
的に絶縁されている一方、上位半導体パッケージと下位
半導体パッケージの相互対応する外部リード11a、12a同
士は電気的に連結されている。
【０００９】
【発明が解決しようとする課題】かかる従来の積層型半
導体パッケージの積層構造及びその製造方法において
は、上位半導体パッケージと下位半導体パッケージとを
積層した構造体の相互対応する外部リード同士を電気的
に連結させる際、手作業で各外部リードに金属レールを
係合させていたため、製品の生産性が低いという不都合
があった。
導体パッケージの積層構造及びその製造方法において
は、上位半導体パッケージと下位半導体パッケージとを
積層した構造体の相互対応する外部リード同士を電気的
に連結させる際、手作業で各外部リードに金属レールを
係合させていたため、製品の生産性が低いという不都合
があった。
【００１０】そこで、本発明は、かかる従来の課題に鑑
み、自動巻線装置を用いて導電性ワイヤを外部リード間
に巻回することによって外部リード間を電気的に接続さ
せ、以て、生産性を向上し得る積層型半導体パッケージ
の積層構造及びその製造方法を提供することを目的とす
る。
み、自動巻線装置を用いて導電性ワイヤを外部リード間
に巻回することによって外部リード間を電気的に接続さ
せ、以て、生産性を向上し得る積層型半導体パッケージ
の積層構造及びその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る積層型半導体パッケージの積層構
造は、下方に位置し複数の外部リードが側方に突出され
て埋設された下位半導体パッケージと、上方に位置し前
記外部リードの夫々に対応する外部リードが側方に突出
されて埋設された上位半導体パッケージと、が積層され
て積層型半導体パッケージの構造体が形成され、該積層
型半導体パッケージの構造体の相互対応する外部リード
同士に導電性ワイヤが巻回されて構成されることとす
る。
るため、本発明に係る積層型半導体パッケージの積層構
造は、下方に位置し複数の外部リードが側方に突出され
て埋設された下位半導体パッケージと、上方に位置し前
記外部リードの夫々に対応する外部リードが側方に突出
されて埋設された上位半導体パッケージと、が積層され
て積層型半導体パッケージの構造体が形成され、該積層
型半導体パッケージの構造体の相互対応する外部リード
同士に導電性ワイヤが巻回されて構成されることとす
る。
【００１２】又、前記上位半導体パッケージと前記下位
半導体パッケージは、略同一の大きさになるように形成
されていてもよい。又、前記外部リード及び前記導電性
ワイヤは、表面が鉛及びその他の導電性物質の何れか一
つにより鍍金されていてもよい。
半導体パッケージは、略同一の大きさになるように形成
されていてもよい。又、前記外部リード及び前記導電性
ワイヤは、表面が鉛及びその他の導電性物質の何れか一
つにより鍍金されていてもよい。
【００１３】又更に、前記外部リードは、長さが短く形
成され、切断部が凹状に形成されていてもよい。そし
て、本発明に係る積層型半導体パッケージ積層構造の製
造方法は、夫々複数の外部リードが側方に突出されて埋
設された上位半導体パッケージと下位半導体パッケージ
とを接着部材により接着して積層し、積層型半導体パッ
ケージの構造体を形成する段階と、前記積層型半導体パ
ッケージの構造体の上位半導体パッケージと下位半導体
パッケージとで相互に対応する外部リード同士を、導電
性ワイヤを自動巻線装置を用いて所定間隔をあけてそれ
ぞれ巻回する段階と、前記導電性ワイヤが各外部リード
に堅く付着されるようにリフローする段階と、前記積層
型半導体パッケージの構造体の相互隣接する外部リー
ド、及び対向側の外部リードがそれぞれ電気的に絶縁さ
れるように、前記導電性ワイヤの一部を切断して除去す
る段階と、を順次行うようにする。
成され、切断部が凹状に形成されていてもよい。そし
て、本発明に係る積層型半導体パッケージ積層構造の製
造方法は、夫々複数の外部リードが側方に突出されて埋
設された上位半導体パッケージと下位半導体パッケージ
とを接着部材により接着して積層し、積層型半導体パッ
ケージの構造体を形成する段階と、前記積層型半導体パ
ッケージの構造体の上位半導体パッケージと下位半導体
パッケージとで相互に対応する外部リード同士を、導電
性ワイヤを自動巻線装置を用いて所定間隔をあけてそれ
ぞれ巻回する段階と、前記導電性ワイヤが各外部リード
に堅く付着されるようにリフローする段階と、前記積層
型半導体パッケージの構造体の相互隣接する外部リー
ド、及び対向側の外部リードがそれぞれ電気的に絶縁さ
れるように、前記導電性ワイヤの一部を切断して除去す
る段階と、を順次行うようにする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本発明に係る積層型半導体パ
ッケージ100の積層構造においては、図1〜図3に示すよ
うに、下方に位置し複数の外部リード101aが側方に突出
されて埋設された下位半導体パッケージ101と、上方に
位置し前記外部リード101aに対応する部位に複数の外部
リード102aが側方に突出されて埋設された上位半導体パ
ッケージ102とが積層されて積層型半導体パッケージ100
の構造体が形成され、該積層型半導体パッケージ100の
構造体の相互対応する外部リード同士102a、101aに導電
性ワイヤ103が巻回されて構成されている。
て図面を用いて説明する。本発明に係る積層型半導体パ
ッケージ100の積層構造においては、図1〜図3に示すよ
うに、下方に位置し複数の外部リード101aが側方に突出
されて埋設された下位半導体パッケージ101と、上方に
位置し前記外部リード101aに対応する部位に複数の外部
リード102aが側方に突出されて埋設された上位半導体パ
ッケージ102とが積層されて積層型半導体パッケージ100
の構造体が形成され、該積層型半導体パッケージ100の
構造体の相互対応する外部リード同士102a、101aに導電
性ワイヤ103が巻回されて構成されている。
【００１５】この場合、前記下位半導体パッケージ101
と前記上位半導体パッケージ102との大きさ、及びそれ
らに突成される各外部リード101a、102aの大きさは、そ
れぞれ略同一になるように形成されている。
と前記上位半導体パッケージ102との大きさ、及びそれ
らに突成される各外部リード101a、102aの大きさは、そ
れぞれ略同一になるように形成されている。
【００１６】又、前記外部リード101a、102aは、短く突
出させて形成されており、外部リード101a、102aの短く
切断された切断部は、凹状に形成されている。更に、前
記導電性ワイヤ103には、鉛又はその他の導電性物質で
鍍金された銅が用いられている。
出させて形成されており、外部リード101a、102aの短く
切断された切断部は、凹状に形成されている。更に、前
記導電性ワイヤ103には、鉛又はその他の導電性物質で
鍍金された銅が用いられている。
【００１７】以下、このように構成された本発明に係る
積層型半導体パッケージ100の製造方法について説明す
る。先ず、図4(a)及び図4(b)に示すように、通常の半導
体パッケージの製造工程により、夫々複数の外部リード
102a、101aが側方に突出されて埋設され、絶縁性のエポ
キシ樹脂を主材として成形された上位半導体パッケージ
102と下位半導体パッケージ101を準備する。この場合、
上位及び下位半導体パッケージ102、101の各外部リード
102a、101aは、トリミングすることによって比較的短く
形成しておく。トリミングする際、各外部リード102a、
101aの切断面が平坦又は凹状になるように形成する。
又、前記各外部リード102a、101aの表面を鉛により鍍金
しておく。更に、上位半導体パッケージ102と下位半導
体パッケージ101の大きさにあっては、略同一であって
も相違していてもよいが、各外部リード102a、101aの大
きさは、略同一になるように形成しておく。
積層型半導体パッケージ100の製造方法について説明す
る。先ず、図4(a)及び図4(b)に示すように、通常の半導
体パッケージの製造工程により、夫々複数の外部リード
102a、101aが側方に突出されて埋設され、絶縁性のエポ
キシ樹脂を主材として成形された上位半導体パッケージ
102と下位半導体パッケージ101を準備する。この場合、
上位及び下位半導体パッケージ102、101の各外部リード
102a、101aは、トリミングすることによって比較的短く
形成しておく。トリミングする際、各外部リード102a、
101aの切断面が平坦又は凹状になるように形成する。
又、前記各外部リード102a、101aの表面を鉛により鍍金
しておく。更に、上位半導体パッケージ102と下位半導
体パッケージ101の大きさにあっては、略同一であって
も相違していてもよいが、各外部リード102a、101aの大
きさは、略同一になるように形成しておく。
【００１８】次に、接着部材を用いて、相互対応する外
部リード102a、101a同士が対向するように前記上位半導
体パッケージ102と下位半導体パッケージ101とを接着し
て、積層型半導体パッケージ100の構造体を形成する。
部リード102a、101a同士が対向するように前記上位半導
体パッケージ102と下位半導体パッケージ101とを接着し
て、積層型半導体パッケージ100の構造体を形成する。
【００１９】そして、図4(c)に示すように、前記積層型
半導体パッケージ100の構造体の相互対応する外部リー
ド102a、101a同士を電気的に連結させるため、積層型半
導体パッケージ100の構造体を導電性ワイヤ103により巻
回する。この導電性ワイヤ103には、鉛又はその他の導
電性物質で鍍金された銅を用い、公知の自動巻線装置に
より所定間隔を維持して巻回する。
半導体パッケージ100の構造体の相互対応する外部リー
ド102a、101a同士を電気的に連結させるため、積層型半
導体パッケージ100の構造体を導電性ワイヤ103により巻
回する。この導電性ワイヤ103には、鉛又はその他の導
電性物質で鍍金された銅を用い、公知の自動巻線装置に
より所定間隔を維持して巻回する。
【００２０】その後、鉛又はその他の導電性物質で鍍金
された導電性ワイヤ103と外部リード102a、101a間の電
気的連結性を向上させるため、ソルダペースト104を前
記各外部リード102a、101a部位に選択的に塗布する。こ
の際、ソルダペースト104は、図4(b)に示すように、積
層型半導体パッケージ100の構造体を導電性ワイヤ103に
より巻回する以前に、各外部リード102a、101a部位に塗
布しておいてもよい。
された導電性ワイヤ103と外部リード102a、101a間の電
気的連結性を向上させるため、ソルダペースト104を前
記各外部リード102a、101a部位に選択的に塗布する。こ
の際、ソルダペースト104は、図4(b)に示すように、積
層型半導体パッケージ100の構造体を導電性ワイヤ103に
より巻回する以前に、各外部リード102a、101a部位に塗
布しておいてもよい。
【００２１】その後、前記導電性ワイヤ103が前記各外
部リード102a、101aに堅く付着されるように、赤外線で
リフローしたり（infrared reflow）、ソルダディップ
（solder deep）を施したりする。
部リード102a、101aに堅く付着されるように、赤外線で
リフローしたり（infrared reflow）、ソルダディップ
（solder deep）を施したりする。
【００２２】その後、図4(d)及び図4(e)に示すように、
前記積層型半導体パッケージ100の構造体が実装される
プリント基板上の配置領域を考慮して前記積層型半導体
パッケージ100の構造体の上下面に巻回された導電性ワ
イヤ103の所定部位をワイヤ固定板105により固定し、切
断機106を用いて前記導電性ワイヤ103の一部を切断して
除去し、連続している前記導電性ワイヤ103を部分的に
分離させる。
前記積層型半導体パッケージ100の構造体が実装される
プリント基板上の配置領域を考慮して前記積層型半導体
パッケージ100の構造体の上下面に巻回された導電性ワ
イヤ103の所定部位をワイヤ固定板105により固定し、切
断機106を用いて前記導電性ワイヤ103の一部を切断して
除去し、連続している前記導電性ワイヤ103を部分的に
分離させる。
【００２３】即ち、積層型半導体パッケージ100に巻回
された伝導性ワイヤ103のうち、外部リード102a、101a
が埋設されていない面に当接する導電性ワイヤ103を一
部除去し、積層型半導体パッケージ100の構造体の相互
隣接する外部リード、及び対向側の外部リードを絶縁さ
せることによって、本発明に係る積層型半導体パッケー
ジ100の積層構造の製造工程を終了する。
された伝導性ワイヤ103のうち、外部リード102a、101a
が埋設されていない面に当接する導電性ワイヤ103を一
部除去し、積層型半導体パッケージ100の構造体の相互
隣接する外部リード、及び対向側の外部リードを絶縁さ
せることによって、本発明に係る積層型半導体パッケー
ジ100の積層構造の製造工程を終了する。
【００２４】
【発明の効果】以上説明したように、請求項1、2及び5
に係る発明によると、伝導性ワイヤを自動巻線装置によ
り巻回するという自動巻線法を利用して各外部リードを
電気的に連結するため、積層型半導体パッケージの生産
性が向上されるという効果がある。
に係る発明によると、伝導性ワイヤを自動巻線装置によ
り巻回するという自動巻線法を利用して各外部リードを
電気的に連結するため、積層型半導体パッケージの生産
性が向上されるという効果がある。
【００２５】又、導電性ワイヤの太さを調節すれば導電
性ワイヤの柔軟性を増加させることもできるため、はん
だ接合性が向上されるという効果がある。且つ、請求項
3に係る発明によると、リフローを施すことにより各外
部リードと導電性ワイヤとの間を堅く接続できるので、
製品の信頼性を向上し得るという効果がある。
性ワイヤの柔軟性を増加させることもできるため、はん
だ接合性が向上されるという効果がある。且つ、請求項
3に係る発明によると、リフローを施すことにより各外
部リードと導電性ワイヤとの間を堅く接続できるので、
製品の信頼性を向上し得るという効果がある。
【００２６】又、請求項4に係る発明によると、導電性
ワイヤを巻回する際のミスアラインメントよって発生す
る不整合を効率的に防止し得るという効果がある。
ワイヤを巻回する際のミスアラインメントよって発生す
る不整合を効率的に防止し得るという効果がある。
【図１】 本発明に係る積層型半導体パッケージの積層
構造を示す斜視図。
構造を示す斜視図。
【図２】 図１のVI-VI′線断面図。
【図３】 図1の下位半導体パッケージを示す斜視図。
【図４】 本発明に係る積層型半導体パッケージの積層
構造の製造方法の工程を示す縦断面図。
構造の製造方法の工程を示す縦断面図。
【図５】 従来の積層型半導体パッケージの積層構造を
示す斜視図。
示す斜視図。
【図６】 図5のII-II′線断面図。
【図７】 図5の下位半導体パッケージを示す斜視図。
【図８】 従来の積層型半導体パッケージの積層構造の
製造方法の工程を示す縦断面図。
製造方法の工程を示す縦断面図。
100：積層型半導体パッケージ 101：下位半導体パッケージ 102：上位半導体パッケージ 101a、102a：外部リード 103：導電性ワイヤ 104：ソルダペースト 105：ワイヤ固定板 106：切断機
Claims (5)
- 【請求項１】 下方に位置し複数の外部リードが側方に
突出されて埋設された下位半導体パッケージと、上方に
位置し前記外部リードの夫々に対応する外部リードが側
方に突出されて埋設された上位半導体パッケージと、が
積層されて積層型半導体パッケージの構造体が形成さ
れ、 該積層型半導体パッケージの構造体の相互対応する前記
外部リード同士に導電性ワイヤが巻回されて構成された
ことを特徴とする積層型半導体パッケージの積層構造。 - 【請求項２】 前記上位半導体パッケージと前記下位半
導体パッケージは、略同一の大きさになるように形成さ
れたことを特徴とする請求項１記載の積層型半導体パッ
ケージの積層構造。 - 【請求項３】 前記外部リード及び前記導電性ワイヤ
は、表面が鉛又はその他の導電性物質により鍍金されて
いることを特徴とする請求項１又は２に記載の積層型半
導体パッケージの積層構造。 - 【請求項４】 前記外部リードは、長さが短く、切断部
が凹状に形成されていることを特徴とする請求項１〜３
の何れか１つの請求項に記載の積層型半導体パッケージ
の積層構造。 - 【請求項５】 夫々複数の外部リードが側方に突出され
て埋設された上位半導体パッケージと下位半導体パッケ
ージとを接着部材により接着して積層し、積層型半導体
パッケージの構造体を形成する段階と、 前記積層型半導体パッケージの構造体の上位半導体パッ
ケージと下位半導体パッケージとで相互対応する外部リ
ード同士を、導電性ワイヤを自動巻線装置を用いて所定
間隔をあけてそれぞれ巻回する段階と、 前記導電性ワイヤが各外部リードに堅く付着されるよう
にリフローする段階と、 前記積層型半導体パッケージの構造体の相互隣接する外
部リード、及び対向側の外部リードがそれぞれ電気的に
絶縁されるように、前記導電性ワイヤの一部を切断して
除去する段階と、を順次行うことを特徴とする積層型半
導体パッケージの積層構造製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990000407A KR100319603B1 (ko) | 1999-01-11 | 1999-01-11 | 적층형 반도체 패키지의 적층 패키지 및 그 적층방법 |
| KR407/1999 | 1999-01-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208701A true JP2000208701A (ja) | 2000-07-28 |
Family
ID=19570942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2851A Pending JP2000208701A (ja) | 1999-01-11 | 2000-01-11 | 積層型半導体パッケ―ジの積層構造及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010017406A1 (ja) |
| JP (1) | JP2000208701A (ja) |
| KR (1) | KR100319603B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030036077A (ko) * | 2001-11-02 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | 반도체장치제조장치 및 반도체장치제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319326B2 (en) * | 2010-09-30 | 2012-11-27 | Apple Inc. | Stacked die with vertically-aligned conductors and methods for making the same |
-
1999
- 1999-01-11 KR KR1019990000407A patent/KR100319603B1/ko not_active Expired - Fee Related
- 1999-05-21 US US09/315,950 patent/US20010017406A1/en not_active Abandoned
-
2000
- 2000-01-11 JP JP2851A patent/JP2000208701A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030036077A (ko) * | 2001-11-02 | 2003-05-09 | 엔이씨 일렉트로닉스 코포레이션 | 반도체장치제조장치 및 반도체장치제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100319603B1 (ko) | 2002-01-05 |
| US20010017406A1 (en) | 2001-08-30 |
| KR20000050487A (ko) | 2000-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6344683B1 (en) | Stacked semiconductor package with flexible tape | |
| US6760227B2 (en) | Multilayer ceramic electronic component and manufacturing method thereof | |
| JP3502776B2 (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
| JPH09260538A (ja) | 樹脂封止型半導体装置及び製造方法とその実装構造 | |
| JPH07283360A (ja) | 半導体リードフレームおよびこれを用いた半導体パッケージ | |
| KR100346899B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3684434B2 (ja) | チップサイズ半導体パッケージ及びその製造方法 | |
| US20070134845A1 (en) | Method of forming molded resin semiconductor device | |
| JP2001196641A (ja) | 表面実装型の半導体装置 | |
| US20080179724A1 (en) | Microelectronics Package and Method | |
| JP2000208701A (ja) | 積層型半導体パッケ―ジの積層構造及びその製造方法 | |
| US8138596B2 (en) | Method for manufacturing an element having electrically conductive members for application in a microelectronic package | |
| JP5229200B2 (ja) | 半導体装置の製造方法 | |
| JP2001203301A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JP2004200665A6 (ja) | 半導体装置およびその製造方法 | |
| JP2004200665A (ja) | 半導体装置およびその製造方法 | |
| JPH04162469A (ja) | リードフレームの製造方法 | |
| JPH06334059A (ja) | 半導体搭載用基板及びその製造方法 | |
| KR100873039B1 (ko) | 적층형 반도체 커넥터 및 이를 채용한 적층형 반도체팩키지와 이의 제조방법 | |
| JP2003197845A (ja) | リードフレーム及びこれを用いた半導体装置並びにその製造方法 | |
| KR100253323B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JP3568458B2 (ja) | 半導体装置 | |
| JPH08162756A (ja) | 電子モジュールのマザー基板への接続装置 | |
| JP2003297601A (ja) | チップ抵抗器、チップ抵抗器が実装された回路装置および混成集積回路装置 | |
| JPH04119645A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050210 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050428 |