JPH06302190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ダイレクトセンス方式の特長を活かしつつ、
ダイナミック型ＲＡＭ等のチップ面積を縮小し、その低
コスト化を推進する。 【構成】 ダイレクトセンス方式を採るダイナミック型
ＲＡＭ等において、ライトアンプＷＡから出力されるフ
ルスィングの相補書き込み信号をメモリアレイＭＡＲＹ
の選択されたメモリセルに電圧信号として伝達する第１
のスイッチＭＯＳＦＥＴＮ１０及びＮ１１と、メモリア
レイＭＡＲＹの選択されたメモリセルから出力される読
み出し信号を電流信号としてリードアンプＲＡに伝達す
る第２のスイッチＭＯＳＦＥＴＮ５及びＮ６とを同一の
相補共通データ線ＣＤ＊に結合し、ダイレクトセンス方
式を採る従来のダイナミック型ＲＡＭ等において別個に
設けられていた書き込み用相補共通データ線及び読み出
し用相補共通データ線を１組の相補共通データ線ＣＤ＊
によって実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関す
るもので、例えば、ダイレクトセンス方式を採るダイナ
ミック型ＲＡＭ（ランダムアクセスメモリ）等に利用し
て特に有効な技術に関するものである。

【０００２】

【従来の技術】図３に例示されるように、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例え
ば非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂをあわ
せて相補ビット線Ｂ０＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にハイレベルとされ
るいわゆる非反転信号線等についてはその名称の末尾に
Ｔを付して表すことがあり、それが有効とされるとき選
択的にロウレベルとされるいわゆる反転信号線等につい
てはその名称の末尾にＢを付して表す。以下同様）に対
応して設けられる単位増幅回路ＵＳＡ０〜ＵＳＡｎと、
これらの単位増幅回路の非反転及び反転入出力ノードと
相補共通データ線ＣＤ＊の非反転及び反転信号線との間
にそれぞれ設けられ対応するビット線選択信号ＹＳ０〜
ＹＳｎに従って選択的にオン状態とされる一対のスイッ
チＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）Ｎ１０及びＮ１
１とを含むセンスアンプＳＡを具備し、メモリアレイＭ
ＡＲＹの選択されたメモリセルに対する記憶データの書
き込み及び読み出し動作を同一のスイッチＭＯＳＦＥＴ
及び相補共通データ線を介して行うダイナミック型ＲＡ
Ｍがある。

【０００３】一方、図４に例示されるように、単位増幅
回路ＵＳＡ０〜ＵＳＡｎと、これらの単位増幅回路ＵＳ
Ａ０〜ＵＳＡｎの非反転及び反転入出力ノードと書き込
み用相補共通データ線ＷＣＤ＊の非反転及び反転信号線
との間にそれぞれ設けられ対応する書き込み用ビット線
選択信号ＷＹＳ０〜ＷＹＳｎに従って選択的にオン状態
とされるスイッチＭＯＳＦＥＴＮ３及びＮ４と、そのソ
ースが回路の接地電位に結合されそのゲートが対応する
単位増幅回路ＵＳＡ０〜ＵＳＡｎの非反転及び反転入出
力ノードにそれぞれ結合される一対のセンスＭＯＳＦＥ
ＴＮ７及びＮ８と、これらのセンスＭＯＳＦＥＴのドレ
インと読み出し用相補共通データ線ＲＣＤ＊の非反転及
び反転信号線との間にそれぞれ設けられ対応する読み出
し用ビット線選択信号ＲＹＳ０〜ＲＹＳｎに従って選択
的にオン状態とされるスイッチＭＯＳＦＥＴＮ５及びＮ
６とを含むセンスアンプＳＡを具備し、メモリアレイＭ
ＡＲＹの選択されたメモリセルに対する記憶データの書
き込み及び読み出し動作を個別のスイッチＭＯＳＦＥＴ
及び相補共通データ線を介して行ういわゆるダイレクト
センス方式のダイナミック型ＲＡＭがある。

【０００４】ダイレクトセンス方式を採るダイナミック
型ＲＡＭについては、例えば、特願平１−６５８４１号
等に記載されている。

【０００５】

【発明が解決しようとする課題】上記図３のダイナミッ
ク型ＲＡＭにおいて、ライトアンプＷＡから出力される
フルスィングの相補書き込み信号は、相補共通データ線
ＣＤ＊からセンスアンプＳＡのオン状態とされるスイッ
チＭＯＳＦＥＴＮ１０及びＮ１１を介してメモリアレイ
ＭＡＲＹの指定されたメモリセルに伝達され、書き込ま
れる。また、メモリアレイＭＡＲＹの指定されたメモリ
セルから出力される読み出し信号は、センスアンプＳＡ
の対応する単位増幅回路ＵＳＡ０〜ＵＳＡｎによってハ
イレベル又はロウレベルの２値読み出し信号とされた
後、オン状態とされるスイッチＭＯＳＦＥＴＮ１０及び
Ｎ１１から相補共通データ線ＣＤ＊を介してリードアン
プＲＡに伝達される。つまり、図３のダイナミック型Ｒ
ＡＭの場合、メモリアレイＭＡＲＹの選択されたメモリ
セルに対する書き込み及び読み出し信号は、ともに電圧
信号として相補共通データ線ＣＤ＊を伝達される訳であ
り、これによって相補共通データ線を書き込み及び読み
出し動作で共有し、ダイナミック型ＲＡＭのチップ面積
を小さくすることができるものである。

【０００６】ところが、相補共通データ線ＣＤ＊には、
周知のように、比較的大きな負荷容量が結合され、その
値はダイナミック型ＲＡＭの高集積化及び大規模化が進
むにしたがって大きくなりつつある。このことは、特に
リードモード時、相補共通データ線ＣＤ＊における読み
出し信号のレベル変化を遅らせ、これによってダイナミ
ック型ＲＡＭのリードモードの高速化が制約を受ける結
果となる。

【０００７】一方、上記図４のダイナミック型ＲＡＭに
おいて、ライトアンプＷＡから出力されるフルスィング
の相補書き込み信号は、やはり電圧信号として書き込み
用相補共通データ線ＷＣＤ＊からセンスアンプＳＡのオ
ン状態とされるスイッチＭＯＳＦＥＴＮ３及びＮ４を介
してメモリアレイＭＡＲＹの指定されたメモリセルに伝
達され、書き込まれる。しかし、メモリアレイＭＡＲＹ
の指定されたメモリセルから出力される読み出し信号
は、センスアンプＳＡの対応する単位増幅回路ＵＳＡ０
〜ＵＳＡｎによってハイレベル又はロウレベルの２値読
み出し信号とされた後、対応するセンスＭＯＳＦＥＴＮ
７及びＮ８によって電流信号に変換され、オン状態とさ
れるスイッチＭＯＳＦＥＴＮ５及びＮ６から読み出し用
相補共通データ線ＲＣＤ＊を介してリードアンプＲＡに
伝達される。つまり、図４のダイナミック型ＲＡＭの場
合、読み出し信号は、電流信号として、言い換えるなら
ば比較的大きな負荷容量が結合される読み出し用相補共
通データ線ＲＣＤ＊の電位変化をともなうことなく伝達
される訳であり、これによってダイナミック型ＲＡＭの
リードモードの高速化を図ることができるものである。

【０００８】ところが、近年、ダイナミック型ＲＡＭは
大規模化・多ビット化される傾向にあり、これにともな
って相補共通データ線の所要数が増大しつつある。上記
のように、ダイレクトセンス方式を採る従来のダイナミ
ック型ＲＡＭでは、読み出し用相補共通データ線ＲＣＤ
＊及び書き込み用相補共通データ線ＷＣＤ＊が別個に設
けられるためにそのチップ面積が大きくなり、これによ
ってダイナミック型ＲＡＭの低コスト化が阻害される結
果となる。

【０００９】この発明の目的は、ダイレクトセンス方式
の特長を活かしつつ、ダイナミック型ＲＡＭ等のチップ
面積を縮小し、その低コスト化を推進することにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイレクトセンス方式を採る
ダイナミック型ＲＡＭ等において、ライトアンプから出
力される書き込み信号をメモリアレイの選択されたメモ
リセルに電圧信号として伝達する第１のスイッチＭＯＳ
ＦＥＴと、メモリアレイの選択されたメモリセルから出
力される読み出し信号を電流信号としてリードアンプに
伝達する第２のスイッチＭＯＳＦＥＴとを同一の相補共
通データ線に結合し、ダイレクトセンス方式を採る従来
のダイナミック型ＲＡＭ等において別個に設けられてい
た書き込み用相補共通データ線及び読み出し用相補共通
データ線を１組の相補共通データ線によって実現する。

【００１２】

【作用】上記手段によれば、ダイレクトセンス方式の利
点を活かしつつ、つまりはダイナミック型ＲＡＭ等のリ
ードモードの高速化を図りつつ、相補共通データ線の所
要数を削減できるため、ダイレクトセンス方式を採るダ
イナミック型ＲＡＭ等のチップ面積を削減し、その低コ
スト化を推進することができる。

【００１３】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。

【００１４】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、後述するように、図の垂直方向に平
行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、水
平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ
０＊〜Ｂｎ＊とを含む。これらのワード線及び相補ビッ
ト線の交点には、（ｍ＋１）×（ｎ＋１）個のダイナミ
ック型メモリセルが格子状に配置される。メモリアレイ
ＭＡＲＹの具体的構成については、後で詳細に説明す
る。

【００１５】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合される。
ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢ
からｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給
され、タイミング発生回路ＴＧから内部制御信号ＸＧが
供給される。また、ＸアドレスバッファＸＢには、アド
レス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、タイミング発生回路ＴＧから
内部制御信号ＡＬが供給される。

【００１６】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコ
ーダＸＤに供給する。ＸアドレスデコーダＸＤは、内部
制御信号ＸＧがハイレベルとされることで選択的に動作
状態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗ
ｍを択一的にハイレベルの選択状態とする。

【００１７】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡに結合
される。センスアンプＳＡには、ＹアドレスデコーダＹ
Ｄから書き込み用ビット線選択信号ＷＹＳ０〜ＷＹＳｎ
及び読み出し用ビット線選択信号ＲＹＳ０〜ＲＹＳｎが
供給され、タイミング発生回路ＴＧから内部制御信号Ｐ
Ａが供給される。ＹアドレスデコーダＹＤには、Ｙアド
レスバッファＹＢからｊ＋１ビットの内部アドレス信号
Ｙ０〜Ｙｊが供給され、タイミング発生回路ＴＧから内
部制御信号ＹＧが供給される。また、Ｙアドレスバッフ
ァＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介して
Ｙアドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング
発生回路ＴＧから内部制御信号ＡＬが供給される。

【００１８】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられる
ｎ＋１個の単位回路を備える。これらの単位回路のそれ
ぞれは、後述するように、一対のＣＭＯＳインバータが
交差結合されてなる単位増幅回路ＵＳＡ０〜ＵＳＡｎ
と、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号
線つまりは単位増幅回路ＵＳＡ０〜ＵＳＡｎの非反転及
び反転入出力ノードと相補共通データ線ＣＤ＊の非反転
及び反転信号線との間にそれぞれ設けられる一対の第１
のスイッチＭＯＳＦＥＴと、そのソースが回路の接地電
位に結合されるそのゲートが対応する単位増幅回路ＵＳ
Ａ０〜ＵＳＡｎの非反転又は反転入出力ノードにそれぞ
れ結合される一対のセンスＭＯＳＦＥＴと、これらのセ
ンスＭＯＳＦＥＴのドレインと相補共通データ線ＣＤ＊
の非反転又は反転信号線との間にそれぞれ設けられる一
対の第２のスイッチＭＯＳＦＥＴとを含む。

【００１９】このうち、各単位回路の単位増幅回路ＵＳ
Ａ０〜ＵＳＡｎは、内部制御信号ＰＡがハイレベルとさ
れることで選択的にかつ一斉に動作状態とされ、メモリ
アレイＭＡＲＹの選択されたワード線に結合されるｎ＋
１個のメモリセルから対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊を介して出力される微小読み出し信号を増幅してハ
イレベル又はロウレベルの２値読み出し信号とする。ま
た、第１のスイッチＭＯＳＦＥＴは、対応する書き込み
用ビット線選択信号ＷＹＳ０〜ＷＹＳｎがハイレベルと
されることで択一的にオン状態とされ、ライトアンプＷ
Ａから相補共通データ線ＣＤ＊を介して電圧信号として
供給される相補書き込み信号をメモリアレイＭＡＲＹの
選択された１個のメモリセルに伝達し、書き込む。さら
に、第２のスイッチＭＯＳＦＥＴは、対応する読み出し
用ビット線選択信号ＲＹＳ０〜ＲＹＳｎがハイレベルと
されることで選択的にオン状態とされ、指定された一対
のセンスＭＯＳＦＥＴのドレインと相補共通データ線Ｃ
Ｄ＊との間を選択的に接続状態とする。このとき、セン
スＭＯＳＦＥＴは、メモリアレイＭＡＲＹの選択された
１個のメモリセルから電圧信号として出力される読み出
し信号を電流信号に変換し、相補共通データ線ＣＤ＊を
介してリードアンプＲＡに伝達する。なお、センスアン
プＳＡの具体的構成については、後で詳細に説明する。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコ
ーダＹＤに供給する。ＹアドレスデコーダＹＤは、内部
制御信号ＹＧがハイレベルとされることで選択的に動作
状態とされ、内部アドレス信号Ｙ０〜Ｙｊをデコードし
て、書き込み用ビット線選択信号ＷＹＳ０〜ＷＹＳｎあ
るいは読み出し用ビット線選択信号ＲＹＳ０〜ＲＹＳｎ
を択一的にハイレベルとする。言うまでもなく、書き込
み用ビット線選択信号ＷＹＳ０〜ＷＹＳｎは、ダイナミ
ック型ＲＡＭがライトモードとされるとき択一的にハイ
レベルとされ、読み出し用ビット線選択信号ＲＹＳ０〜
ＲＹＳｎは、ダイナミック型ＲＡＭがリードモードとさ
れるとき択一的にハイレベルとされる。

【００２１】相補共通データ線ＣＤ＊は、ライトアンプ
ＷＡの出力端子に結合され、さらにリードアンプＲＡの
入力端子に結合される。ライトアンプＷＡの入力端子
は、データ入力バッファＩＢの出力端子に結合され、こ
のデータ入力バッファＩＢの入力端子は、データ入力端
子Ｄｉｎに結合される。また、リードアンプＲＡの出力
端子は、データ出力バッファＯＢの入力端子に結合さ
れ、このデータ出力バッファＯＢの出力端子は、データ
出力端子Ｄｏｕｔに結合される。ライトアンプＷＡに
は、タイミング発生回路ＴＧから内部制御信号ＷＰが供
給され、リードアンプＲＡには内部制御信号ＲＰが供給
される。

【００２２】データ入力バッファＩＢは、ダイナミック
型ＲＡＭがライトモードで選択状態とされるとき、デー
タ入力端子Ｄｉｎを介して供給される書き込みデータを
取り込み、ライトアンプＷＡに伝達する。ライトアンプ
ＷＡは、内部制御信号ＷＰのハイレベルを受けて選択的
に動作状態とされ、データ入力バッファＩＢから伝達さ
れる書き込みデータを所定の相補書き込み信号とした
後、相補共通データ線ＣＤ＊を介してメモリアレイＭＡ
ＲＹの選択された１個のメモリセルに書き込む。この実
施例において、ライトアンプＷＡから出力される相補書
き込み信号のレベルは、回路の電源電圧及び接地電位間
をフルスィングされる。

【００２３】一方、リードアンプＲＡは、ダイナミック
型ＲＡＭがリードモードで選択状態とされるとき、内部
制御信号ＲＰがハイレベルとされることで選択的に動作
状態とされ、メモリアレイＭＡＲＹの選択された１個の
メモリセルから相補共通データ線ＣＤ＊を介して出力さ
れる読み出し信号をさらに増幅し、データ出力バッファ
ＯＢに伝達する。この読み出し信号は、データ出力バッ
ファＯＢからデータ出力端子Ｄｏｕｔを介してダイナミ
ック型ＲＡＭの外部に送出される。この実施例におい
て、相補共通データ線ＣＤ＊を介して伝達される読み出
し信号は、前述のように、電流信号とされる。このた
め、リードアンプＲＡは、読み出し信号を電圧信号に変
換するための電流電圧変換回路を含む。

【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ、ライトイネーブル信号ＷＥＢ，出力イネーブル信号
ＯＥＢ及びリフレッシュ制御信号ＲＦＢをもとに上記各
種の内部制御信号を選択的に形成し、ダイナミック型Ｒ
ＡＭの各部に供給する。

【００２５】図２には、図１のダイナミック型ＲＡＭに
含まれるメモリアレイＭＡＲＹ及びセンスアンプＳＡの
一実施例の回路図が示されている。同図をもとに、この
実施例のダイナミック型ＲＡＭに含まれるメモリアレイ
ＭＡＲＹ及びセンスアンプＳＡの具体的構成及び動作な
らびにこの実施例のダイナミック型ＲＡＭの特徴につい
て説明する。なお、以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。

【００２６】図２において、メモリアレイＭＡＲＹは、
図の垂直方向に平行して配置されるｍ＋１本のワード線
Ｗ０〜Ｗｍと、水平方向に平行して配置されるｎ＋１組
の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
Ｃｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋
１）×（ｎ＋１）個のダイナミック型メモリセルが格子
状に配置される。メモリアレイＭＡＲＹの同一の行に配
置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのゲートは、対応するワード線Ｗ０〜Ｗｍにそ
れぞれ共通結合される。また、同一の列に配置されるｍ
＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａの
ドレインは、対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非
反転又は反転信号線に所定の規則性をもって交互に結合
される。メモリアレイＭＡＲＹを構成するすべてのメモ
リセルの情報蓄積キャパシタＣｓの他方の電極には、所
定のプレート電圧ＨＶが共通に供給される。

【００２７】次に、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設け
られるｎ＋１個の単位回路を備える。これらの単位回路
のそれぞれは、図２に例示されるように、Ｐチャンネル
ＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１あ
るいはＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネル
ＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバータが
交差結合されてなる単位増幅回路ＵＳＡ０〜ＵＳＡｎを
含む。単位増幅回路ＵＳＡ０〜ＵＳＡｎを構成するＭＯ
ＳＦＥＴＰ１及びＮ１の共通結合されたドレインは、各
単位増幅回路の非反転入出力ノードとされ、ＭＯＳＦＥ
ＴＰ２及びＮ２の共通結合されたドレインは、各単位増
幅回路の反転入出力ノードとされる。また、ＭＯＳＦＥ
ＴＰ１及びＰ２のソースは、各単位増幅回路の電源電圧
供給ノードとしてコモンソース線ＳＰに共通結合され、
ＭＯＳＦＥＴＮ１及びＮ２のソースは、各単位増幅回路
の接地電位供給ノードとしてコモンソース線ＳＮに共通
結合される。

【００２８】コモンソース線ＳＮは、そのゲートに内部
制御信号ＰＡを受けるＮチャンネル型の駆動ＭＯＳＦＥ
ＴＮ９を介して回路の接地電位に結合され、コモンソー
ス線ＳＰは、そのゲートに上記内部制御信号ＰＡのイン
バータＶ１による反転信号つまりは反転内部制御信号Ｐ
ＡＢを受けるＰチャンネル型の駆動ＭＯＳＦＥＴＰ３を
介して回路の電源電圧に結合される。これにより、駆動
ＭＯＳＦＥＴＮ９及びＰ３は、内部制御信号ＰＡがハイ
レベルとされ反転内部制御信号ＰＡＢがロウレベルとさ
れることで選択的にオン状態とされ、これによって単位
増幅回路ＵＳＡ０〜ＵＳＡｎが選択的にかつ一斉に動作
状態とされる。

【００２９】センスアンプＳＡを構成する単位増幅回路
ＵＳＡ０〜ＵＳＡｎの非反転及び反転入出力ノードは、
その一方において、メモリアレイＭＡＲＹの対応する相
補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線に結
合され、その他方において、一対のＮチャンネル型のス
イッチＭＯＳＦＥＴＮ３及びＮ４（第１のスイッチＭＯ
ＳＦＥＴ）を介して相補共通データ線ＣＤ＊に結合され
る。スイッチＭＯＳＦＥＴＮ３及びＮ４のゲートには、
ＹアドレスデコーダＹＤから対応する書き込み用ビット
線選択信号ＷＹＳ０〜ＷＹＳｎがそれぞれ共通に供給さ
れる。

【００３０】これにより、スイッチＭＯＳＦＥＴＮ３及
びＮ４は、対応する書き込み用ビット線選択信号ＷＹＳ
０〜ＷＹＳｎがハイレベルとされることで択一的にオン
状態とされ、センスアンプＳＡの対応する単位増幅回路
ＵＳＡ０〜ＵＳＡｎつまりはメモリアレイＭＡＲＹの対
応する相補ビット線Ｂ０＊〜Ｂｎ＊と相補共通データ線
ＣＤ＊とを選択的に接続状態とする。ダイナミック型Ｒ
ＡＭがライトモードとされるとき、相補共通データ線Ｃ
Ｄ＊には、ライトアンプＷＡからフルスィングの相補書
き込み信号が供給される。この相補書き込み信号は、オ
ン状態とされるスイッチＭＯＳＦＥＴＮ３及びＮ４を介
して電圧信号のままメモリアレイＭＡＲＹの選択された
１個のメモリセルに伝達され、書き込まれる。

【００３１】センスアンプＳＡの各単位回路は、さら
に、そのソースが回路の接地電位（第１の電源電圧）に
結合されるＮチャンネル型の一対のセンスＭＯＳＦＥＴ
Ｎ７及びＮ８と、これらのセンスＭＯＳＦＥＴのドレイ
ンと相補共通データ線ＣＤ＊の非反転及び反転信号線と
の間にそれぞれ設けられるＮチャンネル型のもう一対の
スイッチＭＯＳＦＥＴＮ５及びＮ６（第２のスイッチＭ
ＯＳＦＥＴ）とをそれぞれ含む。このうち、センスＭＯ
ＳＦＥＴＮ７及びＮ８のゲートは、対応する単位増幅回
路ＵＳＡ０〜ＵＳＡｎの非反転及び反転入出力ノードつ
まりは対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及
び反転信号線にそれぞれ結合され、スイッチＭＯＳＦＥ
ＴＮ５及びＮ６のゲートには、ＹアドレスデコーダＹＤ
から対応する読み出し用ビット線選択信号ＲＹＳ０〜Ｒ
ＹＳｎが供給される。

【００３２】これにより、スイッチＭＯＳＦＥＴＮ５及
びＮ６は、対応する読み出し用ビット線選択信号ＲＹＳ
０〜ＲＹＳｎがハイレベルとされることで択一的にオン
状態とされ、対応するセンスＭＯＳＦＥＴＮ７及びＮ８
のドレインと相補共通データ線ＣＤ＊との間を選択的に
接続状態とする。このとき、センスＭＯＳＦＥＴＮ７及
びＮ８は、対応する単位増幅回路ＵＳＡ０〜ＵＳＡｎの
非反転及び反転入出力ノードにおいて２値の電圧信号と
して確立された読み出し信号を電流信号に変換し、相補
共通データ線ＣＤ＊を介してリードアンプＲＡに伝達す
る。この結果、読み出し信号は、比較的大きな負荷容量
が結合される相補共通データ線ＣＤ＊の電位変化を必要
とすることなく高速裏にリードアンプＲＡに伝達され、
これによってダイナミック型ＲＡＭのリードモードの高
速化が図られる。

【００３３】以上のように、この実施例のダイナミック
型ＲＡＭでは、ライトアンプＷＡから出力される相補書
き込み信号を電圧信号としてメモリアレイＭＡＲＹの選
択された１個のメモリセルに伝達する第１のスイッチＭ
ＯＳＦＥＴＮ３及びＮ４と、メモリアレイＭＡＲＹの選
択された１個のメモリセルから出力される読み出し信号
を電流信号としてリードアンプＲＡに伝達する第２のス
イッチＭＯＳＦＥＴＮ５及びＮ６とが同一の相補共通デ
ータ線ＣＤ＊に結合され、ダイレクトセンス方式を採る
従来のダイナミック型ＲＡＭにおいて別個に設けられて
いた書き込み用相補共通データ線及び読み出し用相補共
通データ線が１組の相補共通データ線ＣＤ＊によって実
現される。これにより、ダイレクトセンス方式の特長を
活かしつつ、つまりはダイナミック型ＲＡＭのリードモ
ードの高速化を図りつつ、相補共通データ線の所要数を
削減できるため、ダイナミック型ＲＡＭのチップ面積を
削減し、その低コスト化を推進することができるもので
ある。

【００３４】以上の本実施例に示されるように、この発
明をダイレクトセンス方式を採るダイナミック型ＲＡＭ
等の半導体記憶装置に適用することで、次のような作用
効果を得ることができる。すなわち、 （１）ダイレクトセンス方式を採るダイナミック型ＲＡ
Ｍ等において、ライトアンプから出力される書き込み信
号をメモリアレイの選択されたメモリセルに電圧信号と
して伝達する第１のスイッチＭＯＳＦＥＴと、メモリア
レイの選択されたメモリセルから出力される読み出し信
号を電流信号としてリードアンプに伝達する第２のスイ
ッチＭＯＳＦＥＴとを同一の相補共通データ線に結合す
ることで、ダイレクトセンス方式を採る従来のダイナミ
ック型ＲＡＭ等において別個に設けられていた書き込み
用相補共通データ線及び読み出し用相補共通データ線を
１組の相補共通データ線によって実現できるという効果
が得られる。

【００３５】（２）上記（１）項により、ダイレクトセ
ンス方式の利点を活かしつつ、つまりはダイナミック型
ＲＡＭ等のリードモードの高速化を図りつつ、相補共通
データ線の所要数を削減することができるという効果が
得られる。 （３）上記（１）項及び（２）項により、ダイレクトセ
ンス方式を採るダイナミック型ＲＡＭ等のチップ面積を
削減し、その低コスト化を推進することができるという
効果が得られる。

【００３６】以上、本願発明者等によってなされた発明
を実施例に基づき具体的に説明したが、この発明は、上
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることは言うまでもない。
例えば、図１において、ダイナミック型ＲＡＭのメモリ
アレイＭＡＲＹは、複数のサブメモリアレイに分割する
ことができるし、いわゆるシェアドセンス方式を採るこ
ともできる。また、ダイナミック型ＲＡＭは、複数ビッ
トの記憶データを同時に入力又は出力するいわゆる多ビ
ット構成を採ることができるし、いわゆるアドレスマル
チプレックス方式を採ることもできる。ダイナミック型
ＲＡＭのブロック構成や起動制御信号及び内部制御信号
の組み合せ等は、種々の実施形態を採りうる。

【００３７】図２において、センスアンプＳＡは、ダイ
ナミック型ＲＡＭが非選択状態とされるとき相補ビット
線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線をハーフプリ
チャージレベルとするためのプリチャージ回路を含むこ
とができる。また、駆動ＭＯＳＦＥＴＮ９及びＰ３は、
並列形態とされかつ所定の時間をおいて順次オン状態と
される複数の駆動ＭＯＳＦＥＴによって構成することが
できる。ダイナミック型ＲＡＭが多ビット構成とされる
場合、センスアンプＳＡは、同時に複数組の相補ビット
線と相補共通データ線とを接続状態とすることができ
る。この場合、相補共通データ線の所要数はやはり二分
の一で済み、この発明の効果がより発揮される。リード
アンプＲＡの構成によっては、センスＭＯＳＦＥＴＮ７
及びＮ８のソースを回路の電源電圧に結合することがで
きる。さらに、メモリアレイＭＡＲＹ及びセンスアンプ
ＳＡの具体的な回路構成や電源電圧の極性及び絶対値な
らびにＭＯＳＦＥＴの導電型等は、種々の実施形態を採
りうる。

【００３８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする疑似スタティック型ＲＡＭ及
びデュアルポートメモリ等の各種メモリ集積回路やこれ
らのメモリ集積回路を内蔵する論理集積回路装置等にも
適用できる。この発明は、少なくともダイレクトセンス
方式を採る半導体記憶装置ならびにこのような半導体記
憶装置を内蔵する半導体装置に広く適用できる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイレクトセンス方式を採
るダイナミック型ＲＡＭ等において、ライトアンプから
出力される書き込み信号をメモリアレイの選択されたメ
モリセルに電圧信号として伝達する第１のスイッチＭＯ
ＳＦＥＴと、メモリアレイの選択されたメモリセルから
出力される読み出し信号を電流信号としてリードアンプ
に伝達する第２のスイッチＭＯＳＦＥＴとを同一の相補
共通データ線に結合することで、ダイレクトセンス方式
を採る従来のダイナミック型ＲＡＭ等において別個に設
けられていた書き込み用相補共通データ線及び読み出し
用相補共通データ線を１組の相補共通データ線によって
実現する。これにより、ダイレクトセンス方式の利点を
活かしつつ、つまりはダイナミック型ＲＡＭ等のリード
モードの高速化を図りつつ、相補共通データ線の所要数
を削減できるため、ダイレクトセンス方式を採るダイナ
ミック型ＲＡＭ等のチップ面積を削減し、その低コスト
化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す回路図であ
る。

【図３】従来のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一例を示す回路図である。

【図４】従来のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの他の一例を示す回路図であ
る。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアド
レスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・
・・Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、Ｒ
Ａ・・・リードアンプ、ＩＢ・・・データ入力バッフ
ァ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タイミ
ング発生回路。Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂ
ｎ＊・・・相補ビット線、Ｃｓ・・・情報蓄積キャパシ
タ、Ｑａ・・・アドレス選択ＭＯＳＦＥＴ、ＵＳＡ０〜
ＵＳＡｎ・・・単位増幅回路、Ｐ１〜Ｐ３・・・Ｐチャ
ンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１１・・・Ｎチャンネル
ＭＯＳＦＥＴ、Ｖ１・・・インバータ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ダイレクトセンス方式を採りかつメモリ
   アレイの選択されたメモリセルに対する記憶データの書
   き込み及び読み出し動作を同一の相補共通データ線を介
   して行うことを特徴とする半導体記憶装置。
2. 【請求項２】 上記半導体記憶装置は、上記メモリアレ
   イを構成する相補ビット線のそれぞれに対応して設けら
   れる単位増幅回路と、上記単位増幅回路の非反転及び反
   転入出力ノードと上記相補共通データ線の非反転及び反
   転信号線との間にそれぞれ設けられ対応する書き込み用
   ビット線選択信号に従って選択的にオン状態とされる一
   対の第１のスイッチＭＯＳＦＥＴと、そのソースが第１
   の電源電圧に結合されそのゲートが対応する上記単位増
   幅回路の非反転又は反転入出力ノードにそれぞれ結合さ
   れる一対のセンスＭＯＳＦＥＴと、上記センスＭＯＳＦ
   ＥＴのドレインと上記相補共通データ線の非反転又は反
   転信号線との間にそれぞれ設けられ対応する読み出し用
   ビット線選択信号に従って選択的にオン状態とされる一
   対の第２のスイッチＭＯＳＦＥＴとを含むセンスアンプ
   を具備するものであることを特徴とする請求項１の半導
   体記憶装置。