JPH10255473A - 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ装置において、最小のコラムピッチに
より高速の書込みリカバリを可能にしかつ書込みデータ
線に負荷が与えられた場合に遭遇する問題を避ける。 【解決手段】 電流検知スタティックランダムアクセス
メモリ（ＳＲＡＭ）のようなメモリ１０はビットライン
負荷および２つの付加的なメカニズムによって高速の書
込みリカバリを達成する。第１に、共有データライン上
の余分の負荷２５２もアクティブになって書込みリカバ
リプロセスを早める。第２に、複数のコラム２００，２
０２，２０４が書込みリカバリの間に共通のデータライ
ン接続され、それによって書込みサイクルの間に書き込
まれるコラムが再び他のコラムに蓄積された電荷を使用
して電荷共有により部分的にプリチャージできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはメモリに
関し、かつより特定的には集積回路読出し／書込みメモ
リに関する。

【０００２】

【従来の技術】集積回路スタティックランダムアクセス
メモリ（ＳＲＡＭ）は今日多様な用途において使用され
ている。特に、高速ＳＲＡＭはコンピュータシステム、
ワークステーション、その他のためのキャッシュのよう
な用途において使用されている。これらのキャッシュメ
モリは再使用される可能性のあるデータまたは命令の高
速の記憶装置を提供する。集積回路技術が改善されるに
応じて、マイクロプロセッサはそれに対応して速度が増
大し、かつマイクロプロセッサの速度が増大すると、Ｓ
ＲＡＭのアクセスタイムは効率的なキャッシュ記憶を提
供するために低減されなければならない。

【０００３】一般に、高速ＳＲＡＭについては、データ
がメモリから読み出される場合、活性化された（ａｃｔ
ｉｖａｔｅｄ）ワードライン上に位置するメモリセルが
信号をビットラインの相補対に提供する。選択されたメ
モリセルによってビットラインに提供される信号は比較
的弱くメモリによって出力される前にさらに増幅されな
ければならない。この信号は差動電圧信号あるいは差動
電流信号の形式となっている。前者の場合、電圧センス
技術として知られた、電圧センスアンプが比較的弱い電
圧を出力のために十分強い差動電圧に変換するために必
要とされる。電流センス技術においては、差動電流がメ
モリセルによってビットラインに与えられる。電流−電
圧増幅器は比較的弱い差動電流信号を認識しかつその後
の出力のために十分強力な電圧差動信号を出力しなけれ
ばならない。

【０００４】ＳＲＡＭはまた書込みサイクルを行うこと
ができなければならない。書込みサイクルの間は、デー
タは集積回路ピン上に受信されかつ対応するビットライ
ンが比較的振幅が大きい差動信号によってドライブされ
る。この大きな差動信号は選択されたメモリセルに記憶
されたデータ値をオーバライトまたは上書きするために
十分に強いものである。しかしながら、書込みサイクル
の終わりに、引き続く読出しサイクルの準備のために、
この大きな差動電圧は低減されまたは除去されなければ
ならない。

【０００５】この書込み回復またはリカバリ（ｒｅｃｏ
ｖｅｒｙ）を達成するために２つの一般的な技術があ
る。第１に、トランジスタがビットラインを相補ビット
ラインに結合し、これは等化（ｅｑｕａｌｉｚａｔｉｏ
ｎ）として知られている。第２に、ビットラインを関与
するセンスの形式に対して望ましいある所定の電圧にバ
イアスすることができる。例えば、典型的なプリチャー
ジ電圧は正の電源電圧である。しかしながら、正の電源
電圧の半分のような他のプリチャージ電位、あるいは正
の電源電圧からトランジスタのしきい値を減算したもの
も使用できることに注意を要する。ＳＲＡＭが有用であ
るためには、書込みリカバリは予め規定された量の時間
内に行わなければならず、これはメモリのアクセスサイ
クルがより小さくなるに応じてより小さくなってきてい
る。

【０００６】

【発明が解決しようとする課題】電流センス技術を使用
するメモリは一般に非常に良好な速度−電力積を有す
る。しかしながら、電流センス技術を使用する他の問題
もある。大きなビットライン負荷が使用されない限り書
込みリカバリ速度が問題となる。しかしながら、電流セ
ンス技術を使用する場合ビットライン負荷を通る電流を
できるだけ小さくすることが望ましい。さらに、集積回
路面積を小さくすることは常に望ましい。従って、必要
なことは、電流検知技術を使用するが、最小の寸法で高
速の書込みリカバリを有するメモリである。そのような
メモリは本発明により提供され、その特徴および利点は
以下の詳細な説明と図面からより良く理解されるであろ
う。

【０００７】

【課題を解決するための手段】本発明の一態様では、複
数のメモリセル（２０６，２０８）であって、該複数の
メモリセル（２０６，２０８）の各々のメモリセルはワ
ードライン（ＷＬ）にかつビットライン対（ＢＬ，＊Ｂ
Ｌ）に結合されているもの、前記ビットライン対に結合
され、前記ビットライン対を第１の制御信号に応じて所
定の電圧に充電するためのビットライン負荷（２１
０）、前記メモリ装置の読出しサイクルの間に前記ビッ
トライン対を出力回路（１２０）に選択的に結合するた
めの読出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴ
Ａ）、そして前記読出しデータライン対に結合され、か
つ第２の制御信号に応答するプリチャージ回路（２５
２）であって、前記ビットライン対に結合されたメモリ
セルへのアクセスに続き、前記読出しデータライン対が
前記ビットライン対に結合され、かつ前記第１および第
２の制御信号がほぼ同時に肯定されて前記ビットライン
対を前記所定の電圧に再充電するもの、を具備すること
を特徴とするメモリ装置（１００）が提供される。

【０００８】本発明の別の態様では、前記ビットライン
対（ＢＬ，＊ＢＬ）に結合された複数のメモリセルを有
するメモリセルアレイ（１１２）、前記ビットライン対
の各々に１つのビットライン負荷が結合され、メモリセ
ルへのアクセスの後に前記ビットライン対を所定の電圧
に再充電するための複数のビットライン負荷（１１
８）、そして前記ビットライン対を入力／出力回路（１
２０）に選択的に結合するためのデータライン対（ＲＤ
ＡＴＡ，＊ＲＤＡＴＡ）、を具備し、前記複数のメモリ
セルの内の１つへのアクセスに続き、前記ビットライン
対が前記データライン対に結合されて前記ビットライン
対の前記所定の電圧への再充電を助けることを特徴とす
るメモリ装置（１００）が提供される。

【０００９】本発明のさらに別の態様では、ワードライ
ン（ＷＬ，＊ＷＬ）におよびビットライン対（ＢＬ，＊
ＢＬ）に結合された複数のメモリセル（２０６，２０
８）を有するメモリ装置（１００）における、前記所定
の数のビットライン対の内のあるビットライン対の書込
みリカバリのための方法が提供され、各々のビットライ
ン対は対応するビットライン負荷（２１０）を有し、所
定の数のビットライン対が選択的に読出しデータライン
対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）に結合され、前記読出
しデータライン対はそこに結合されたプリチャージおよ
び等化回路（２５２）を有し、前記方法は、前記読出し
データライン対を前記所定の数のビットライン対の内の
前記ビットライン対に結合する段階、そして前記ビット
ライン負荷（２１０）およびプリチャージおよび等化回
路（２５２）が共にほぼ同時にアクティブになるように
前記プリチャージおよび等化回路（２５２）を活性化し
て前記ビットライン対および読出しデータライン対の電
圧を所定の電圧に回復する段階、を具備することを特徴
とする。

【００１０】

【発明の実施の形態】図１は本発明に係わるメモリ１０
０をブロック形式で示す。メモリ１００は概略的にアド
レスバッファ／デコーダ１２５、メモリアレイ部１１
１、データＩ／Ｏ回路１２０、読出しグローバルデータ
線バス１３０、および書込みグローバルデータ線バス１
４０を含む。メモリアレイ部１１１はアレイハーフ（ａ
ｒｒａｙｈａｌｖｅｓ）またはクアドラント（ｑｕａｄ
ｒａｎｔｓ）に区分でき、かつまた１つまたはそれ以上
のブロックを含むことができる。メモリアレイ部１１１
はメモリアレイ１１２、ローデコーダ１１４、コラム論
理／デコーダ１１６、およびビットライン等化ブロック
１１８を含む。メモリアレイ１１２はワードラインおよ
びビットライン対の交差部に位置するメモリセルのアレ
イを含む。図１にはワードライン１５２およびビットラ
イン対１５４の交差部に位置する代表的なメモリセル１
５０が示されている。ビットライン対１５４は“ＢＬ”
と名付けられた信号を伝達する第１のビットライン１５
６、および“＊ＢＬ”と名付けられた信号を伝達する第
２のビットライン１５８を含む。ここで記号＊は信号の
論理的反転を示し、図面中で使用されている上線に対応
する。読出しグローバルデータ線バス１３０はグローバ
ルデータ線のｎの相補対を含み、“ＧＤＬ”と名付けら
れた第１のグローバルデータ線１３２および“＊ＧＤ
Ｌ”と名付けられた第２のグローバルデータ線１３４を
含む。書込みグローバルデータ線バス１４０はまた第１
の書込みグローバルデータ線バス１４２および第２の書
込みグローバルデータ線バス１４４を含むｎの相補的な
書込みグローバルデータ線を含む。

【００１１】アドレスバッファ／デコーダ１２５は「ア
ドレス（ＡＤＤＲＥＳＳ）」と名付けられた入力アドレ
スを受ける。アドレスバッファ／デコーダ１２５はまた
「内部タイミング信号（ＩＮＴＥＲＮＡＬ ＴＩＭＩＮ
Ｇ ＳＩＧＮＡＬＳ）」と名付けられた一群の制御信
号、および“Ｒ／＊ＷＩ”と名付けられた信号を受信す
る。アドレスバッファ／デコーダ１２５は前記「アドレ
ス」を受信しかつ「ローアドレス（ＲＯＷ ＡＤＤＲＥ
ＳＳ）」と名付けられたロー成分および「コラムアドレ
ス（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ）」と名付けられた
コラム成分に分ける。アドレスバッファ／デコーダ１２
５は該「アドレス」に対し部分的なまたは全体のデコー
ドを行って「ローアドレス」および「コラムアドレス」
を得ることができることに注意を要する。

【００１２】メモリブロック１１１においては、ローデ
コーダ１１４は「ローアドレス」を受信し、かつそれに
応じてワードラインを活性化またはアクティベイトす
る。メモリアレイ１１２はローデコーダ１１４の出力に
接続されたワードラインの各々に接続されている。メモ
リアレイ１１２のメモリセルは対応するワードラインと
対応するビットライン対の交差部に位置している。各ビ
ットライン対はメモリ１００の書込みサイクルの間にメ
モリセルヘの入力として、かつ読出しサイクルの間に出
力として作用する。図１は代表的なメモリセル１５０を
示している。メモリセル１５０はワードライン１５２お
よびビットライン対１５４に接続されている。ビットラ
イン等化ブロック１１８はビットラインの各々の一端に
接続されたビットライン等化トランジスタ（ショーティ
ング装置）を表している。

【００１３】コラム論理／デコーダ１１６は「コラムア
ドレス」、「内部クロック（ＩＮＴＥＲＮＡＬ ＣＬＯ
ＣＫＳ）」、およびＲ／＊ＷＩ信号を受信する。コラム
論理／デコーダ１１６は、代表的なビットライン対１５
４を含む、各々のビットライン対に接続されかつビット
ライン等化ブロック１１８と反対側のビットラインの端
部に位置している。図示された実施形態では、コラム論
理／デコーダ１１６はまたビットライン負荷を含む。こ
れらのビットライン負荷は各々のビットラインに対して
等化トランジスタおよびプリチャージトランジスタの双
方を含む。ビットラインの両方の端部にビットライン等
化トランジスタを含めることにより、等化およびプリチ
ャージが比較的長いビットラインを使用するメモリに対
してより高速で達成される。コラム論理／デコーダ１１
６は読出しグローバルデータ線バス１３０および書込み
グローバルデータ線バス１４０に接続されている。各々
のグローバルデータ線バスはｎの信号ラインを含み、こ
の場合ｎは、メモリ１００のサイズに応じて、１，２，
４，８，１６，３２その他のような任意の数とすること
ができる。

【００１４】データＩ／Ｏ回路１２０は読出しグローバ
ルデータ線バス１３０および書込みグローバルデータ線
バス１４０に接続され、かつ「データ（ＤＡＴＡ）」と
名付けられたｎビットの信号を伝達するために双方向端
子を有する。データＩ／Ｏ回路１２０はまた“＊Ｃ
Ｓ”，“Ｒ／＊Ｗ”および「クロック（ＣＬＯＣＫ）」
と名付けられた外部制御信号を受けるための入力端子、
および「内部タイミング信号」および“Ｒ／＊ＷＩ”信
号を提供するための出力端子を有する。図示された実施
形態では、メモリ１００は同期メモリでありかつ「クロ
ック」信号と同期して「内部タイミング信号」を発生す
る。しかしながら、本発明は非同期メモリにも同様に適
用できることは明らかであろう。非同期メモリに対して
は、データＩ／Ｏ回路１２０は＊ＣＳ信号の活性化から
の遅延に基づき「内部クロック信号」を発生し、かつ
「クロック」入力端子を持たない。

【００１５】基本的な動作においては、アドレスバッフ
ァ／デコーダ１２５はメモリ１００の読出しサイクルま
たは書込みサイクルの間に前記「アドレス」を受信す
る。読出しサイクルにおいては、信号＊ＣＳが活性化さ
れかつＲ／＊Ｗは論理ハイであり、書込みサイクルの間
は、信号＊ＣＳは活性化されかつ信号Ｒ／＊Ｗは論理ロ
ーである。信号Ｒ／＊Ｗは入力信号Ｒ／＊Ｗからバッフ
ァリングされかつ実質的に同じ信号である。ローデコー
ダ１１４は「ローアドレス」を受信したことに応じて１
つのワードラインをイネーブルする。読出しサイクルの
間は、イネーブルされたワードラインに接続された各メ
モリセルが選択されかつその出力を差動電流としてそれ
が結合されているビットライン対上に結合する。例え
ば、「ローアドレス」がワードライン１５２をイネーブ
ルした時、メモリセル１５０が選択されかつ差動電流を
ビットライン対１５４に提供してそこに記憶されたビッ
トの状態を表す。すべてのビットライン対がイネーブル
されたワードラインに接続されたメモリセルによって読
出しサイクルの間にドライブされる。すべてのビットラ
イン対上の信号は差動電流である。

【００１６】コラム論理／デコーダ１１６は前記「コラ
ムアドレス」に基づきｎのビットライン対を選択する。
「内部タイミング信号」は動作が始まっていることの情
報をコラム論理／デコーダ１１６に提供し、かつＲ／＊
Ｗは読出しサイクルまたは書込みサイクルが進行中であ
るか否かを決定する。コラムアドレスに基づきビットラ
イン対（単数または複数）を選択した後、コラム論理／
デコーダ１１６は選択されたビットライン対の各々を対
応するグローバルデータ線対に接続しかつ差動電流検知
技術を使用してその上の信号を増幅する。＊ＣＳおよび
Ｒ／＊Ｗが読出しサイクルを示していることに応じて、
データＩ／Ｏ回路１２０は各々の読出しグローバルデー
タ線対上の差動信号を受信し、それをシングルエンデッ
ド信号、および出力「データ」へと変換する。

【００１７】書込みサイクルの間は、データの流れは実
質的に反転される。書込みサイクルは信号＊ＣＳがアク
ティブになりかつＲ／＊Ｗが論理ローであることによっ
て表明される。データＩ／Ｏ回路１２０は「データ」を
入力として受信し、かつ各「データ」信号を対応する書
込みグローバルデータ線対上の差動信号としてドライブ
する。例えば、書込みグローバルデータ線バス１４０は
メモリ１００における各々の選択された書込みグローバ
ルデータ線対を表す。書込みグローバルデータ線対バス
１４０は受信された「データ」に基づきデータＩ／Ｏ回
路１２０によってドライブされる。「内部タイミング信
号」、Ｒ／＊ＷＩ、および「コラムアドレス」に応じ
て、コラム論理／デコーダ１１６は各々の書込みグロー
バルデータ線対を選択されたビット線対に結合する。ロ
ーデコーダ１１４はワードラインをイネーブルしかつ入
力データはイネーブルされたワードラインと選択された
ビットライン対の交差部に位置するメモリセルへとドラ
イブされる。読出しサイクルの場合と同様に、イネーブ
ルされたワードライン上に位置するメモリセルはビット
ライン対に結合された出力を有する。しかしながら、コ
ラム論理／デコーダ１１６によってビットライン対上に
ドライブされる電圧差がメモリセルのドライブ電圧より
大きくかつメモリセルに記憶されたビットを上書きす
る。

【００１８】書込みリカバリ期間として知られた、書込
みサイクルの終わりに、ビットライン対の等化がビット
ライン上の等化によって部分的に、ビットライン等化ブ
ロック１１８およびコラム論理／デコーダ１１６におけ
る対応するビットライン負荷の双方によって、かつ部分
的にビットラインおよびグローバル読出しデータ線の間
の読出しデータ線上の等化によって間接的に達成され
る。この等化を達成するために、読出しデータラインを
ビットラインに接続する回路は書込みサイクルの終わり
にアクティブになる。この書込みリカバリシステムはメ
モリ１００が、図２を参照してさらに説明する、電流検
知を使用する場合に特に都合がよい。

【００１９】図２は、図１のメモリ１００の一部のブロ
ック図と回路図との組合せである。図２には、ｎ列また
はコラムの内の３つが対応するデータライン等化部およ
びセンスアンプと共に示されている。単一のセンスアン
プに接続されるコラムの数は用途に応じて変わり得る。
例えば、図示された実施形態では、単一の対のデータラ
インに４つのコラムが接続されている。しかしながら、
他の値も同様に使用できる。

【００２０】図２には、図１のメモリアレイ１１２およ
びコラム論理／デコーダ１１６の一部が示されている。
メモリアレイ１１２の図２に示された部分は第１のコラ
ム２００、第２のコラム２０２、および第３のコラム２
０４を含む。コラム２００はＢＬおよび＊ＢＬと名付け
られた一対の相補ビットライン、ならびにメモリセル２
０６および２０８を含む。メモリセル２０６は“ＷＬ
１”と名付けられた第１のワードラインに接続された入
力端子、およびＢＬおよび＊ＢＬに接続された相補出力
を有する。メモリセル２０８は“ＷＬＭ”と名付けられ
たｍ番目のワードラインに接続された入力、およびＢＬ
および＊ＢＬに接続された２つの出力を有する。メモリ
セルの数は本発明が任意の特定のアレイサイズに限定さ
れないことを示すことを助けるため任意の数ｍであるも
のとして示されている。同様に、コラム２０２および２
０４は共に対応するワードラインに接続されかつ対応す
るビットライン対に出力を提供するｍのメモリセルを含
む。これらのコラムの構造はコラム２００と同じであ
り、それらについてはこれ以上説明しない。

【００２１】図２の残りの部分はコラム論理／デコーダ
１１６の部分を示している。例えば、第１のビットライ
ン負荷２１０はコラム２００に接続されかつ、通常金属
酸化物半導体（ＭＯＳ）トランジスタとも称される、Ｐ
チャネル絶縁ゲート電界効果トランジスタ２１２〜２１
４を含んでいる。トランジスタ２１２は“Ｖ_ＤＤ”と名
付けられた電源に接続されたソース、“ＷＣＰ１”と名
付けられた信号を受けるためのゲート、およびＢＬに接
続されたドレインを有する。Ｖ_ＤＤはほぼ３ボルトの公
称値を有するより正の電源電圧であるが、実施形態にし
たがって変わってもよい。トランジスタ２１３はＢＬに
接続された第１の電流電極、“＊ＥＱ”と名付けられた
制御信号を受けるためのゲート、および“＊ＢＬ”と名
付けられた相補ビットラインに接続された第２の電流電
極を有する。トランジスタ２１４はＶ_ＤＤに接続された
ソース、信号ＷＣＰ１を受けるためのゲート、および＊
ＢＬに接続されたドレインを有する。

【００２２】書込み経路を形成する上で、一対のドライ
ブトランジスタ２１６は“ＷＤ”および“＊ＷＤ”と名
付けられた２つの書込みデータラインをそれぞれ対応す
るビットラインＢＬおよび＊ＢＬに接続する。前記一対
のドライブトランジスタ２１６は第１のＮチャネルトラ
ンジスタ２１８、および第２のＮチャネルトランジスタ
２２０を含む。トランジスタ２１８はＢＬに接続された
第１の電流電極、信号ＷＣＰ１を受けるためのゲート、
およびＷＤに接続された第２の電流電極を有する。トラ
ンジスタ２２０は＊ＢＬに接続された第１の電流電極、
信号ＷＣＰ１を受けるためのゲート、および＊ＷＤに接
続された第２の電流電極を有する。トランジスタ２１８
および２２０のソースおよびドレインの指定は印加され
る電圧にしたがって変わり、したがってそれらは包括的
に示されていることに注意を要する。

【００２３】読出し経路は一対のドライブトランジスタ
２２２を含む。該一対のドライブトランジスタ２２２は
第１のＰチャネルトランジスタ２２４、および第２のＰ
チャネルトランジスタ２２６を含む。トランジスタ２２
４はＢＬに接続された第１の電流電極、“＊ＲＤ１・＊
ＥＱ”と名付けられた信号を受けるためのゲート、およ
び“ＲＤＡＴＡ”と名付けられた読出しデータ線に信号
を提供するための第２の電流電極を有し、この場合記号
“・”は論理的ＡＮＤ操作を表わす。トランジスタ２２
６は＊ＢＬに接続された第１の電流電極、信号＊ＲＤ１
・＊ＥＱを受けるためのゲート、および“ＲＤＡＴＡ”
と名付けられた相補のデータ線に出力信号を提供するた
めの第２の電流電極を有する。コラム２０２に対応して
同様のビットライン負荷トランジスタ２２８〜２３０、
書込みドライブトランジスタ２３２および２３４、およ
び読出しドライブトランジスタ２３６および２３８があ
る。ビットライン負荷プルアップトランジスタは“ＷＣ
Ｐ２”と名付けられた信号により選択され、かつ等化ト
ランジスタは信号＊ＥＱによって選択される。書込みド
ライブトランジスタ２３２および２３４は“ＲＤ２・＊
ＥＱ”と名付けられた信号によって選択される。最後に
ｎ番目のコラム２０４は前に述べたものに対応して、ビ
ットライン負荷トランジスタ２４０〜２４２、一対の書
込みドライブトランジスタ２４４および２４６、そして
一対の読出しドライブトランジスタ２４８および２５０
を含む。トランジスタ２４０，２４２，２４４および２
４６は“ＷＣＰＮ”と名付けられた信号を受け、トラン
ジスタ２４１は信号＊ＥＱを受け、かつトランジスタ２
４８および２５０は“＊ＲＤＮ・＊ＥＱ”と名付けられ
た信号を受ける。

【００２４】読出しデータライン対にはデータライン負
荷２５２が接続されている。データライン負荷２５２は
Ｐチャネルトランジスタ２５３〜２５７を含む。トラン
ジスタ２５３はＶ_ＤＤに接続されたソース、“Ｖ_ＳＳ”
と名付けられた電源電圧端子に接続されたゲート、およ
び＊ＲＤＡＴＡに接続されたドレインを有する。Ｖ_ＳＳ
はほぼゼロボルトの公称値を有するより負のまたはグラ
ンド電源電圧端子である。トランジスタ２５４はＶ_ＤＤ
に接続されたソース、“＊（ＳＥＮ＿ＥＱ）”と名付け
られた信号を受けるためのゲート、および＊ＲＤＡＴＡ
に接続されたドレインを有する。トランジスタ２５５は
Ｖ_ＤＤに接続されたソース、Ｖ_ＳＳに接続されたゲー
ト、およびＲＤＡＴＡに接続されたドレインを有する。
トランジスタ２５６はＶ_ＤＤに接続されたソース、信号
＊（ＳＥＮ＿ＥＱ）を受けるためのゲート、およびＲＤ
ＡＴＡに接続されたドレインを有する。トランジスタ２
５８はＲＤＡＴＡに接続された第１の電流電極、信号＊
（ＳＥＮ＿ＥＱ）を受けるためのゲート、およびＲＤＡ
ＴＡに接続されたドレインを有する。

【００２５】また、データラインには電流伝達回路（ｃ
ｕｒｒｅｎｔ ｃｏｎｖｅｙｏｒｃｉｒｃｕｉｔ）２６
０が接続されている。回路２６０はＰチャネルトランジ
スタ２６２、Ｐチャネルトランジスタ２６４、Ｐチャネ
ルトランジスタ２６６、Ｎチャネルトランジスタ２６
８、およびＮチャネルトランジスタ２７０を含む。トラ
ンジスタ２６２は＊ＲＤＡＴＡに接続された第１の電流
電極、ゲート、および第２の電流電極を有する。トラン
ジスタ２６４はＲＤＡＴＡに接続された第１の電流電
極、トランジスタ２６２の第２の電流電極に接続された
ゲート、およびトランジスタ２６２のゲートに接続され
た第２の電流電極を有する。トランジスタ２６６はトラ
ンジスタ２６２の第２の電流電極に接続された第１の電
流電極、“＊（ＡＭＰ＿ＥＱ）”と名付けられた信号を
受けるためのゲート、およびトランジスタ２６４の第２
の電流電極に接続された第２の電流電極を有する。トラ
ンジスタ２６８はトランジスタ２６２の第２の電流電極
に接続された第１の電流電極、“ＡＭＰ＿ＳＥＬ”と名
付けられた信号を受けるためのゲート、および＊ＧＤＬ
に接続された第２の電流電極を有する。トランジスタ２
７０はトランジスタ２６４の第２の電流電極に接続され
た第１の電流電極、信号ＡＭＰ＿ＳＥＬを受けるための
ゲート、およびＧＤＬに接続された第２の電流電極を有
する。

【００２６】動作においては、メモリがアクセスされた
とき、図１のローデコーダ１１４はＷＬ１またはＷＬＭ
のようなワードラインまたはアレイにおける任意の他の
ワードラインをアクティベイトまたは活性化する（ａｃ
ｔｉｖａｔｅｓ）。１つのワードラインを活性化するこ
とは各コラムから１つのメモリセルを選択する。選択さ
れたメモリセルは該メモリセルに記憶されたメモリ状態
を表わす電流信号を対応するＢＬおよび＊ＢＬ信号ライ
ンに提供する。図２に示されたトランジスタのｎのコラ
ムの内１つのもののみが選択される。したがって、＊
（ＲＤ１＿ＥＱ），＊（ＲＤ２＿ＥＱ）、または一般に
＊（ＲＤＮ＿ＥＱ）の内の１つのみがアクティブになり
対応するドライブトランジスタを選択する。これらの対
応するドライブトランジスタが選択されたとき、選択さ
れたコラムにおけるメモリセルの状態を表わす差動電流
がＲＤＡＴＡおよび＊ＲＤＡＴＡ上にドライブされる。
ＲＤＡＴＡおよび＊ＲＤＡＴＡの間の小さな差動電流は
ＧＤＬおよび＊ＧＤＬへと電流伝達回路２６０を通って
輸送される。センス機能は図１のデータＩ／Ｏ回路１２
０において完了し、これについては図４を参照して以下
にさらに詳細に説明する。

【００２７】書込みサイクルの間は、書込みデータが対
応するＷＤ／＊ＷＤ対上に受信されかつ信号ＷＣＰ１の
ような対応する書込み選択信号が活性化されたときにビ
ットライン上にドライブされる。比較的弱い読出し電流
信号と異なり、書込み電圧信号は非常に強くかつ論理レ
ベルは電源電圧に非常に近くすることができる。この差
動電圧は選択されたメモリセルの内容を上書きするのに
非常に適している。

【００２８】しかしながら、書込みサイクルの終りに、
この大きな電圧がビットライン上に残っておりかつその
後のセンス目的のために低減されなければならない。こ
の低減は２つのメカニズムによって達成される。第１の
メカニズムはビットライン負荷である。コラム２００が
選択されたコラムであると仮定すると、トランジスタ２
１２および２１４はアクティブになってＢＬおよび＊Ｂ
ＬをＶ_ＤＤに接続する。さらに、トランジスタ２１３は
導通してＢＬを＊ＢＬに結合するようになる。この機能
は一般に等化（ｅｑｕａｌｉｚａｔｉｏｎ）と称される
が、これらの作用は一緒になって書込みリカバリの第１
のメカニズムを形成する。

【００２９】第２のメカニズムはデータライン負荷２５
２によって提供されこれはさらに選択されたコラムにお
けるＢＬおよび＊ＢＬをトランジスタ２５３〜２５６を
介してＶ_ＤＤに結合する。トランジスタ２５３および２
５５はたえず導通する比較的弱いデバイスであり、一方
トランジスタ２５４および２５６は読出しサイクルの始
めの間および書込みリカバリの間にスイッチされる。デ
ータライン負荷２５２におけるトランジスタは各々ｎの
コラムに接続するデータラインに接続されるから、それ
らはコラムのピッチを増大することなく大きくすること
ができかつしたがってそれらが対応するビットライン負
荷に配置されたかのように同様の方法でメモリ領域に影
響を与えることはない。

【００３０】さらに、データライン負荷２５２はあるポ
イントで読出しデータライン上に与えられその後それら
は書込みデータラインから分離される。メモリ１００に
おいては、書込み経路はＮチャネルトランジスタ２１８
および２２０を通って進行しかつ選択された書込みデー
タラインがローの電圧に引かれ、一方他の１つはＶ_ＤＤ
にプリチャージされた状態に留まっている。したがっ
て、Ｎチャネルトランジスタがしきい値電圧の降下を避
けるために使用されることは重要である。しかしなが
ら、同時にメモリセルのピッチを増大することなくこれ
らの書込みドライブトランジスタを含めることが重要で
ある。もしトランジスタ２１８および２２０が完全相補
型（ｆｕｌｌ ｃｏｍｐｌｅｍｅｎｔａｒｙ）金属酸化
物半導体（ＣＭＯＳ）伝送ゲートへと変えられれば、セ
ルのピッチは増大されなければならない。したがって、
読出しデータラインに関してビットライン負荷と共に動
作する負荷を配置することはメモリセルのピッチが増大
しないという利点を有する。

【００３１】書込みリカバリの間にビットラインの等化
を助ける付加的な特徴的機能も図２に示されている。等
化期間の間は、選択されたコラムが対応する読出しドラ
イブトランジスタを通してデータライン負荷２５２に接
続される。しかしながら、書込みリカバリの間は、他の
コラムもまた読出しデータラインに接続され、したがっ
てＲＤＡＴＡおよび＊ＲＤＡＴＡに選択的に接続される
全てのコラム（および他の対応するデータラインに接続
される他のコラム）は書込みリカバリの間にそこに接続
される。これらの接続を行なうことは２つの利点を有す
る。第１に、それは制御信号のデコードを単純化する。
第２に、非選択ビットラインの各々の上の蓄積された電
荷は書込みサイクルの後に選択されたコラムに沿ってビ
ットラインを迅速にプリチャージする上での助けとな
る。他の実施形態では、もし付加的なチャージおよびリ
カバリの利点が必要でなければ、非選択コラムをＲＤＡ
ＴＡおよび＊ＲＤＡＴＡに接続することは必要でないか
も知れない。さらに、他の実施形態では、データライン
負荷２５２は省略できかつＲＤＡＴＡおよび＊ＲＤＡＴ
Ａに接続された全てのコラムは書込みリカバリの間に一
緒に接続されてビットラインをＶ_ＤＤに再充電する上で
選択されたコラムにおけるビットライン負荷をを助ける
ことができる。これはビットライン負荷のプルアップト
ランジスタがより小さくできるようにしあるいは与えら
れたトランジスタサイズに対して書込みリカバリを早め
ることができるようにする。

【００３２】図３は、図２の動作を理解する上で有用な
信号のタイミング図を示す。図３において、水平軸は時
間を表わしかつ垂直軸は、＊ＥＱ、＊ＲＤ１、ＷＣＰ１
および＊（ＳＥＮ＿ＥＱ）を含む、種々の信号の電圧を
表わす。これらの信号は読出しサイクル、書込みサイク
ル、およびその後の読出しサイクルを含む３つの注目の
期間に対して示されている。読出しサイクルの早期の部
分の間は、信号＊ＲＤ１は論理ローでアクティブであり
対応するコラムを選択する。また、この期間の間は、信
号＊ＥＱはまたはローであり、これはビットラインの等
化を行なわせる。信号ＷＣＰ１は読出しサイクルにわた
りローまたはインアクティブに留まっている。信号＊Ｒ
Ｄ１が活性化またはアクティベイトされた後のある期
間、＊（ＳＥＮ＿ＥＱ）は該サイクルの始め近くで論理
ローでアクティブであり読出しデータラインをプリチャ
ージする。信号＊（ＳＥＮ＿ＥＱ）は差動信号が送るこ
とができるようにインアクティブになり、かつ読出しサ
イクルの残りの間インアクティブに留まっている。

【００３３】書込みサイクルは信号＊ＲＤ１がインアク
ティブでありかつ信号ＷＣＰ１がアクティブになること
によって示される。書込みサイクルの間は、信号＊（Ｓ
ＥＮ＿ＥＱ）はアクティブに留まっており、したがって
データライン負荷２５２のプリチャージトランジスタは
導通状態に留まっている。この期間の間、信号＊ＥＱは
インアクティブであり書込みデータがそれによって選択
されたビットラインを分離しかつ選択されたメモリセル
を上書きできるようにする。書込みサイクルの終りに、
信号ＷＣＰ１は再びインアクティブになりかつ信号＊Ｅ
Ｑのアクティベイションおよび信号ＷＣＰ１のインアク
ティブ化により書込みサイクルの終りの前に書込みリカ
バリが始まる。ＷＣＰ１がインアクティブになってから
ある遅延時間の後に、信号＊ＲＤ１がアクティブになり
これはデータラインを選択されたコラムのビットライン
に接続する。さらに、書込みリカバリの間に、全ての他
の＊ＲＤ信号もアクティブになる。書込みサイクルは信
号＊ＲＤ１がアクティブになったときに終了する。

【００３４】読出しドライブトランジスタは信号＊ＥＱ
が論理ローでアクティブであるか、あるいは信号＊ＲＤ
が論理ローでアクティブである場合に、これらの信号は
一緒にＡＮＤ操作されているため、導通することに注意
を要する。したがって、書込みリカバリタイムの間は、
全ての読出しドライブトランジスタは導通して全てのコ
ラムのビットラインをＲＤＡＴＡおよび＊ＲＤＡＴＡに
結合し、かつある量の時間の後に書込みリカバリ期間が
終了しかつその後の読出しサイクルが開始する。図３は
書込みサイクルに続く読出しサイクルを示していること
に注目すべきである。もし書込みサイクルにアイドルサ
イクルが続けば、信号＊ＥＱは書込みサイクルの期間の
間アクティブに留まり、したがって他のサイクルが始ま
るまで等化がたえず行なわれることになる。

【００３５】図４は、電流検知機能を完成させるために
読出しグローバルデータラインに接続することができる
電流検知回路（ｃｕｒｒｅｎｔ ｓｅｎｓｉｎｇ ｃｉ
ｒｃｕｉｔ）１０の回路図である。電流検知回路１０は
図１のデータＩ／Ｏ回路１２０の一部である。電流検知
回路１０は、それぞれ、入力端子１２および相補入力端
子２２を通って電流検知回路１０へと流れ込む電流Ｉ_１
およびＩ_２の間の差を検知する。電流Ｉ_１およびＩ_２の
間の差は電流検知回路１０へ伝送されるデータの検知の
ために使用される。入力端子１_２および相補入力端子２
２は、それぞれ、ＧＤＬおよび＊ＧＤＬに接続されてい
る。電流検知回路１０はまたセンスアンプ（ｓｅｎｓｅ
ａｍｐｌｉｆｉｅｒ）とも称される。

【００３６】センスアンプ１０は電流源として作用する
Ｐチャネル絶縁ゲート電界効果トランジスタ（ＦＥＴ）
１４および２４を含む。ＦＥＴ１４および２４のゲート
電極は第１のイネーブル信号を受けるために端子３１に
接続されている。ＦＥＴ１４および２４のソース電極は
電源導体２０に接続されている。一例として、導体２０
はＶ_ＤＤの電圧レベルにある。言い換えれば、ＦＥＴ１
４および２４のソース電極は電源レベルＶ_ＤＤに接続さ
れている。センスアンプ１０はまたＰチャネル絶縁ゲー
トＦＥＴ３３を含み、該ＦＥＴ３３は第２のイネーブル
信号を受けるために端子３２に接続されたゲート電極お
よび導体２０において電圧レベルＶ_ＤＤに接続されたソ
ース電極を有する。

【００３７】センスアンプ１０はさらにインバータ１
６、Ｎチャネル絶縁ゲートＦＥＴ１８、インバータ２
６、およびＮチャネル絶縁ゲートＦＥＴ２８を含む。イ
ンバータ１６はＰチャネル絶縁ゲートＦＥＴ１５および
Ｎチャネル絶縁ゲートＦＥＴ１７から構成される。ＦＥ
Ｔ１５および１７のゲート電極は共通に接続されてイン
バータ１６の入力を形成している。ＦＥＴ１５のソース
電極はインバータ１６の第１のバイアスノードとして作
用しかつＦＥＴ３３のドレイン電極に接続されている。
ＦＥＴ１７のソース電極はインバータ１６の第２のバイ
アスノードとして作用しかつＦＥＴ１８のドレイン電極
および入力端子１２に接続されている。ＦＥＴ１５およ
び１７のドレイン電極は共通に接続されてインバータ１
６の出力を形成している。インバータ１６の出力はＦＥ
Ｔ１４のドレイン電極およびセンスアンプ１０のデータ
出力端子１９に接続されている。

【００３８】インバータ２６はＰチャネル絶縁ゲートＦ
ＥＴ２５およびＮチャネル絶縁ゲートＦＥＴ２７から構
成される。ＦＥＴ２５および２７のゲート電極は共通に
接続されてインバータ２６の入力を形成している。ＦＥ
Ｔ２５のソース電極はインバータ２６の第１のバイアス
ノードとして作用しかつＦＥＴ３３のドレイン電極に接
続されている。ＦＥＴ２７のソース電極はインバータ２
６の第２のバイアスノードとして作用しかつＦＥＴ２８
のドレイン電極および相補入力端子２２に接続されてい
る。ＦＥＴ２５および２７のドレイン電極は共通に接続
されてインバータ２６の出力を形成している。インバー
タ２６の出力はＦＥＴ２４のドレイン電極およびセンス
アンプ１０の相補データ出力端子２９に接続されてい
る。

【００３９】さらに、インバータ１６の入力はインバー
タ２６の出力に接続され、かつインバータ２６の入力は
インバータ１６の出力に接続されている。ＦＥＴ１８お
よび２８のゲート電極は導体２０における電圧レベルＶ
_ＤＤに接続されている。ＦＥＴ１８および２８のソース
電極は電源導体３０に接続されている。一例として、電
源導体３０はグランド電圧レベル、すなわち、Ｖ_ＳＳで
ある。

【００４０】センスアンプ１０はさらにインバータおよ
び２つのスイッチを含み、一方はインバータ１６および
２６の出力の間に結合され、他方はインバータ１６およ
び２６の第２のバイアスノードの間に結合されている。
好ましくは、インバータ１６および２６の出力の間に結
合されたスイッチはＰチャネル絶縁ゲートＦＥＴ３５お
よびＮチャネル絶縁ゲートＦＥＴ３７から構成される２
トランジスタパスゲート（ｐａｓｓ ｇａｔｅ）であ
る。インバータ３６の入力は等化信号（ｅｑｕａｌｉｚ
ａｔｉｏｎ ｓｉｇｎａｌ）を受けるために端子３４に
接続されている。インバータ３６の出力はＦＥＴ３５の
ゲート電極に接続されている。ＦＥＴ３７のゲート電極
は端子３４に接続されている。ＦＥＴ３５および３７の
ソース電極は共通にＦＥＴ１５および１７のドレイン電
極に接続されている。ＦＥＴ３５および３７のドレイン
電極は共通にＦＥＴ２５および２７のドレイン電極に接
続されている。

【００４１】好ましくは、インバータ１６および２６の
第２のバイアスノードの間に結合されたスイッチはＮチ
ャネル絶縁ゲートＦＥＴ３８からなる１トランジスタパ
スゲートである。ＦＥＴ３８のゲート電極は端子３４に
接続され、ＦＥＴ３８のソース電極はＦＥＴ１７のソー
ス電極に接続され、そしてＦＥＴ３８のドレイン電極は
ＦＥＴ２７のソース電極に接続されている。

【００４２】図５を参照して後にさらに詳細に説明する
ように、センスアンプ１０は入力端子１２と相補入力端
子２２へと伝送される差動電流信号を検知することによ
りデータを検知する。より詳細には、センスアンプ１０
は、それぞれ、入力端子１２および相補入力端子２２を
通って流れる電流Ｉ_１およびＩ_２を検知する。電流Ｉ_１
およびＩ_２はまた前記差動電流信号の第１および第２の
電流成分と称される。センスアンプ１０は、電流Ｉ_１お
よびＩ_２にしたがって、２つの電流を発生し、一方はＦ
ＥＴ１７を流れかつ他方はＦＥＴ２７を流れる。センス
アンプ１０は次にＦＥＴ１７を流れる電流をＦＥＴ２７
を流れる電流と比較しデータを検知する。

【００４３】ＦＥＴ１４，１５，１７，１８，２４，２
５，２７，２８，３３，３５，３７および３８は図４に
示されるような絶縁ゲートＦＥＴであることに限定され
ないことに注目すべきである。それらは、例えば、バイ
ポーラトランジスタ、金属半導体ＦＥＴ、接合ＦＥＴ、
絶縁ゲートバイポーラトランジスタ、その他のような他
の種類のトランジスタと置き換えることができる。さら
に、ＦＥＴ３３はスイッチとして機能しかつ任意の種類
のスイッチによって置き換えることができる。当業者が
認識するように、ＦＥＴにとっては、ゲート電極は制御
電極として作用し、ソースおよびドレイン電極は電流導
通電極として作用する。

【００４４】センスアンプ１０においては、ＦＥＴ１４
および２４は電流源（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ
ｓ）として作用し、かつＦＥＴ１８および２８は電流シ
ンク（ｃｕｒｒｅｎｔ ｓｉｎｋｓ）として機能する。
これらは他の種類の電流源／シンク回路と置き換えるこ
とができる。好ましくは、ＦＥＴ１４および１８はそれ
ぞれＦＥＴ２４および２８と同じ電流伝達能力を有す
る。

【００４５】インバータ１６において、ＦＥＴ１５はプ
ルアップトランジスタとして機能しかつＦＥＴ１７はプ
ルダウントランジスタとして機能し、したがって、ＦＥ
Ｔ１５および１７は異なる導電型のものであることが好
ましい。同様に、インバータ２６においては、ＦＥＴ２
５はプルアップトランジスタとして機能しかつＦＥＴ２
７はプルダウントランジスタとして機能し、したがっ
て、ＦＥＴ２５および２７は異なる導電型であるのが好
ましい。図４に示される実施形態においては、ＦＥＴ１
５および２５はＰチャネルＦＥＴであり、かつＦＥＴ１
７および２７はＮチャネルＦＥＴである。別の実施形態
では、ＦＥＴ１５および２５はＰＮＰバイポーラトラン
ジスタによって置き換えられかつＦＥＴ１７および２７
はＮＰＮバイポーラトランジスタによって置き換えられ
る。

【００４６】ＦＥＴ３８はパスゲートとして機能しかつ
異なる形式のパスゲートによって、例えば、２トランジ
スタパスゲートによって置き換えることができる。ＦＥ
Ｔ３５および３７は２トランジスタパスゲートを形成し
かつ異なる形式のパスゲートによって置き換えることが
できる。これら２つのパスゲートはセンスアンプ１０に
高速のバック−バック（ｂａｃｋ−ｔｏ−ｂａｃｋ）検
知動作を行なうことができる能力を提供する。両方のパ
スゲートはセンスアンプ１０においては任意選択的なも
のであることに注目すべきである。出力端子１９と相補
出力端子２９の間の、例えば、グランド電圧レベルから
Ｖ_ＤＤへの、大きな電圧スイングのため、それらの間に
結合されたパスゲートは図４に示されるように２トラン
ジスタパスゲートであることが好ましい。しかしなが
ら、これは本発明を限定するものと考えるべきではな
い。もしＦＥＴ３５および３７の代わりに１トランジス
タパスゲートが使用されれば、その制御電極に印加され
る等化信号はセンスアンプ１０の動作の間にそれに対し
て双方向導通能力を提供するよう調整されるのが好まし
い。

【００４７】図５は、本発明に係わるデータ検知プロセ
スの間に電流検知回路に供給される信号のタイミング図
５０である。タイミング図５０は第１のイネーブル信号
５１、第２のイネーブル信号５２、および等化信号５４
を含む。データを検知するために図４のセンスアンプ１
０を使用する場合、第１のイネーブル信号５１、第２の
イネーブル信号５２、および等化信号５４がそれぞれ端
子３１，３２および３４に供給される。入力端子１２お
よび相補入力端子２２はビットライン、読出しデータラ
イン、およびグローバルデータラインを介してメモリセ
ルに結合されている。他の例では、入力端子１２および
相補入力端子２２はマルチプレクサ（図示せず）を介し
て２つのメモリセル（図示せず）へと結合されている。
一方のメモリセルは主（ｐｒｉｍａｒｙ）メモリセルと
称されかつ他方のメモリセルは冗長メモリセルと称され
る。マルチプレクサは通常動作において主メモリセルを
選択しかつもし主メモリセルが欠陥であれば冗長メモリ
セルを選択する。

【００４８】センスアンプ１０がアイドルである場合、
第１のイネーブル信号５１および第２のイネーブル信号
５２が好ましくは、例えば、電源電圧Ｖ_ＤＤのようなハ
イ電圧レベルでありかつ等化信号５４は好ましくは、例
えば、グランド電圧レベルのようなロー電圧レベルにあ
る。したがって、ＦＥＴ１４，２４，３３，３５，３
７，３８は非導通であり、インバータ１６および２６は
ディスエーブルされ、かつセンスアンプ１０は大きな電
力を消費しない。

【００４９】検知処理が開始する前に、等化信号５４は
時間ｔ_０において、Ｖ_ＤＤのような、ハイ電圧または高
電圧レベルへと切り換えられる。この高電圧レベルはＦ
ＥＴ３７および３８のゲート電極に伝送されかつＦＥＴ
３７および３８をオンに切り換える。前記高電圧レベル
はまたインバータ３６の入力に伝送され、該インバータ
３６はＦＥＴ３５のゲート電極にロー電圧レベルを発生
しかつＦＥＴ３５をオンに切り換える。導通するＦＥＴ
３５および３７は実質的に出力端子１９および相補出力
端子２９における電位を等しくする。同様に、導通する
ＦＥＴ３８は入力端子１２および相補入力端子２２にお
ける電位を実質的に等しくする。

【００５０】検知プロセスは時間ｔ_１において等化信号
５４がロー電圧レベルにスイッチバックされかつ第１の
イネーブル信号５１が、グランド電圧レベルのような、
ロー電圧レベルに切り換えられたときに開始する。ＦＥ
Ｔ３５，３７および３８はオフに切り換えられ、それに
よって出力端子１９を相補出力端子２９から切り離しか
つ入力端子１２を相補入力端子２２から切り離す。ＦＥ
Ｔ１４および２４はオンに切り換えられる。２つの電流
経路がＶ_ＤＤとグランドとの間に確立され、一方はＦＥ
Ｔ１４，１７および１８を通りかつ他方はＦＥＴ２４，
２７および２８を通る。図２は第１のイネーブル信号５
１の立下りエッジが等化信号５４の立下りエッジと一致
することを示しているが、これは本発明を限定するもの
と考えるべきでない。

【００５１】メモリセルに記憶されたデータは電流Ｉ_１
およびＩ_２で符号化されかつ入力端子１２および相補入
力端子２２を介してセンスアンプ１０へと伝送される。
電流Ｉ_１はメモリセルから入力端子１２およびＦＥＴ１
８を介して導体３０へと流れる。したがって、ＦＥＴ１
８へと流れる電流は電流ＩおよびＦＥＴ１４および１７
に流れる電流の合計に等しい。同様に、電流Ｉ_２はメモ
リセルから相補入力端子２２およびＦＥＴ２８を介して
導体３０へと流れる。したがって、ＦＥＴ２８に流れる
電流は電流Ｉ_２およびＦＥＴ２４および２７に流れる電
流の合計に等しい。ＦＥＴ１８および２８は実質的に同
じ電流伝達能力を有するよう設計されるから、ＦＥＴ１
８に流れる電流は実質的にＦＥＴ２８に流れる電流に等
しい。この電流は基準電流（ｒｅｆｅｒｅｎｃｅ ｃｕ
ｒｒｅｎｔ）と称される。したがって、ＦＥＴ１４およ
び１７に流れる電流は実質的に基準電流から電流Ｉ_１を
減算したものに等しい。同様に、ＦＥＴ２４および２７
に流れる電流は実質的に基準電流から電流Ｉ_２を減算し
たものに等しい。センスアンプ１０はＦＥＴ１４および
１７に流れる電流をＦＥＴ２４および２７に流れる電流
と比較することによりデータを検知する。

【００５２】もしメモリセルが第１の論理値、例えば、
論理“１”を記憶していれば、電流Ｉ_１は電流Ｉ_２より
やや大きい。典型的には、電流Ｉ_１およびＩ_２の間の差
はほぼ４０マイクロアンペア（μＡ）およびほぼ８０μ
Ａの間におよぶ。この電流差の公称値はほぼ６０μＡで
ある。ＦＥＴ１４および１７に流れる電流は電流Ｉ_１が
電流Ｉ_２より大きいのと実質的に同じ量だけ少なくな
る。ＦＥＴ２４に流れるよりも少ないＦＥＴ１４に流れ
る電流はＦＥＴ２４のドレインおよびソース電極の間よ
りもＦＥＴ１４のドレインおよびソース電極の間により
小さな電圧降下を生じる。その結果、ＦＥＴ１５および
１７のドレイン電極の電圧レベルはＦＥＴ２５および２
７のドレイン電極の電圧レベルよりやや高い。

【００５３】これに対し、もしメモリセルが第２の論理
値、例えば、論理“０”、これは前記第１の論理値の相
補である、を記憶していれば、電流Ｉ_１は電流Ｉ_２より
やや小さい。ＦＥＴ１４および１７に流れる電流は電流
Ｉ_１が電流Ｉ_２より少ないのと実質的に同じ量だけＦＥ
Ｔ２４および２７に流れる電流より大きくなる。ＦＥＴ
２４に流れるものよりも大きなＦＥＴ１４に流れる電流
はＦＥＴ２４のドレインとソース電極との間よりもＦＥ
Ｔ１４のドレインとソース電極の間により大きな電圧降
下を生じさせる。その結果、ＦＥＴ１５および１７のド
レイン電極の電圧レベルはＦＥＴ２５および２７のドレ
イン電極の電圧レベルよりやや低い。

【００５４】時間ｔ_２において、第１のイネーブル信号
５１がハイ電圧レベルにスイッチバックされかつ第２の
イネーブル信号５２が、グランド電圧レベルのような、
ロー電圧レベルに切り換えられる。ＦＥＴ１４および２
４はオフにスイッチングされ、ＦＥＴ３３はオンにスイ
ッチングされ、かつインバータ１６および２６はイネー
ブルされる。ＦＥＴ１７および２７のドレイン電極の間
の電圧に応じて、インバータ１６および２６はラッチ回
路を形成しこれは出力端子１９と相補出力端子２９の間
に差動電圧信号を発生する。

【００５５】メモリセルが論理“１”を記憶している場
合は、ＦＥＴ１５および１７のドレイン電極の電圧レベ
ルはＦＥＴ２５および２７のドレイン電極の電圧レベル
よりやや高い。ＦＥＴ１５および１７のドレイン電極の
より高い電圧レベルはＦＥＴ２５および２７のゲート電
極に伝送され、ＦＥＴ２５をターンオフしかつＦＥＴ２
７をターンオンする。同様に、ＦＥＴ２５および２７の
ドレイン電極のより低い電圧レベルはＦＥＴ１５および
１７のゲート電極に伝送され、ＦＥＴ１５をターンオン
しかつＦＥＴ１７をターンオフする。ＦＥＴ１５が導通
しかつＦＥＴ１７が非導通であることにより、インバー
タ１６は出力端子１９の電圧レベルをＶ_ＤＤまで引き上
げる。ＦＥＴ２５が非導通でありかつＦＥＴ２７が導通
することにより、インバータ２６は相補出力端子２９の
電圧レベルをグランドへと引き下げる。したがって、論
理“１”がメモリセルから読み出される。

【００５６】メモリセルが論理“０”を記憶している場
合は、ＦＥＴ１５および１７のドレイン電極の電圧レベ
ルはＦＥＴ２５および２７のドレイン電極の電圧レベル
よりやや低い。ＦＥＴ１５および１７のドレイン電極の
より低い電圧レベルはＦＥＴ２５および２７のゲート電
極に伝送され、ＦＥＴ２５をターンオンしかつＦＥＴ２
７をターンオフする。同様に、ＦＥＴ２５および２７の
ドレイン電極のより高い電圧レベルはＦＥＴ１５および
１７のゲート電極に伝送され、ＦＥＴ１５をターンオフ
しかつＦＥＴ１７をターンオンする。ＦＥＴ１５が非導
通でありかつＦＥＴ１７が導通することにより、インバ
ータ１６は出力端子１９における電圧レベルをグランド
へと引き下げる。ＦＥＴ２５が導通しかつＦＥＴ２７が
非導通となることにより、インバータ２６は相補出力端
子２９の電圧レベルをＶ_ＤＤへと引き上げる。したがっ
て、論理“０”がメモリセルから読み出される。

【００５７】検知プロセスは第２のイネーブル信号５２
がハイ電圧レベルへとスイッチバックされる時間ｔ_３に
おいて終了する。端子３２のハイ電圧レベルはＦＥＴ３
３をオフにスイッチングし、それによってインバータ１
６および２６をディスエーブルする。センスアンプ１０
はアイドル状態に入りかつ次のデータ検知プロセスの用
意ができている。

【００５８】データ検知プロセスの間に、ＦＥＴ１８お
よび２８は導通状態に留まっている。したがって、入力
端子１２および相補入力端子２２の電圧レベルはグラン
ド電圧レベルに近い状態に留まっている。言い換えれ
ば、入力端子１２に結合されたグローバルデータライン
および相補入力端子２２に結合された相補グローバルデ
ータラインの間の電圧スイングは小さく、例えば、ほぼ
２０ミリボルト（ｍＶ）より小さい。

【００５９】本発明の一態様では前記プリチャージ回路
２５２はさらに等化回路２５８を備える。

【００６０】他の態様では、前記メモリ装置１００はス
タティックランダムアクセスメモリであることを特徴と
する。

【００６１】さらに別の態様では、前記メモリ装置１０
０はさらにビットライン対に選択的に結合される書込み
データライン対ＷＤ，＊ＷＤを備え、該書込みデータラ
イン対は前記第１の制御信号に応じてビットライン対か
ら切り離される。

【００６２】本発明のさらに別の態様では、前記所定の
電圧は電源電圧に等しい。

【００６３】本発明のさらに別の態様では、所定の数の
ビットライン対が前記読出しデータライン対に選択的に
結合され、かつ該所定の数のビットライン対の各々はア
クセスされたメモリセルに接合されるビットライン対の
再充電を助けるためにアクセスに続いて前記読出しデー
タライン対に結合される。

【００６４】本発明のさらに別の態様では、前記メモリ
装置１００はさらに前記読出しデータライン対に結合さ
れ前記読出しデータライン対における電流を検知するた
めに電流伝達センスアンプ２６０を具備する。

【００６５】本発明のさらに別の態様では、前記メモリ
装置１００はさらに前記読出しデータライン対に結合さ
れ、前記読出しデータライン対における電流のための供
給源（ソース）を提供するためのデータライン負荷２５
３，２５５を具備する。

【００６６】本発明のさらに別の態様では、前記書込み
リカバリ方法はさらに読出しデータライン対を前記ビッ
トライン対に結合する段階を備え、該段階はさらに前記
読出しデータライン対を前記所定の数のビットライン対
に結合する段階を備えるものとすることができる。

【００６７】本発明が特定の実施形態に関して説明され
たが、当業者には本発明は数多くの方法で変更できかつ
上で特に示しかつ説明したもの以外の数多くの実施形態
を取り得ることは明らかであろう。例えば、ここに開示
された書込みリカバリ技術は、ＳＲＡＭ、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）、不揮発性メモ
リ、その他を含む、数多くの形式のメモリセルと共に使
用できる。また、他の実施形態では、スイッチングされ
るビットライン負荷プルアップトランジスタは、接地さ
れたゲートを備えたＰチャネルトランジスタのような、
連続的に導通する装置によって置き換えることができ
る。この置き換えは速度および電力に関して性能のペナ
ルティを受けるであろう。スイッチングされるプルアッ
プトランジスタが好ましいものの、前記性能のペナルテ
ィはいくつかの用途では許容できるかもしれない。した
がって、添付の特許請求の範囲により本発明の真の精神
および範囲内にある本発明の全ての変更または修正をカ
バーすることを意図している。

【００６８】

【発明の効果】小さな電圧スイングのため、センスアン
プ１０は高速かつ長いビットラインの用途に適してい
る。さらに、センスアンプ１０は大きな電流を消費する
高い利得の差動電圧増幅器を含まない。したがって、セ
ンスアンプ１０は従来技術のセンスアンプと比較して電
力効率がよい。センスアンプ１０がその出力を発生する
とき、出力端子１９および相補出力端子２９における電
圧レベルはＶ_ＤＤへとプルアップされあるいはグランド
へとプルダウンされる。したがって、センスアンプ１０
およびその検知プロセスは標準的なＣＭＯＳ論理レベル
と両立性がある（ｃｏｍｐａｔｉｂｌｅ）。

【図面の簡単な説明】

【図１】本発明に係わるメモリを示すブロック図であ
る。

【図２】図１のメモリの一部を示すブロック回路図であ
る。

【図３】図２のメモリの部分の動作を理解する上で有用
なタイミングである。

【図４】図１のメモリにおいて使用できる電流検知回路
の回路図である。

【図５】データ検知プロセスの間における図４の電流検
知回路に供給される信号を示すタイミングである。

【符号の説明】

１００ メモリ １１１ メモリアレイ部 １２０ データＩ／Ｏ回路 １２５ アドレスバッファ／デコーダ １３０ 読出しグローバルデータ線バス １４０ 書込みグローバルデータ線バス １１２ メモリアレイ １１４ ローデコーダ １１６ コラム論理／デコーダ １１８ ビットライン等化ブロック １５０ メモリセル １５２ ワードライン １５４ ビットライン対 １５６ 第１のビットライン １５８ 第２のビットライン ２００，２０２，２０４ コラム ２０６，２０８ メモリセル ２１０ 第１のビットライン負荷 ２５２ データライン負荷 ２６０ 電流伝達回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デリック・リーチ アメリカ合衆国テキサス州78757、オース チン、バーバラ・ストリート 1711 (72)発明者 フランク・エー・ミラー アメリカ合衆国テキサス州78743、オース チン、イバンヒュー・トレイル 10103 (72)発明者 ウェイ・ティー・ロー アメリカ合衆国テキサス州78729、オース チン、エルクホーン・マウンテン・トレイ ル 7721

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ装置（１００）であって、 複数のメモリセル（２０６，２０８）であって、該複数
   のメモリセル（２０６，２０８）の各々のメモリセルは
   ワードライン（ＷＬ）にかつビットライン対（ＢＬ，＊
   ＢＬ）に結合されているもの、 前記ビットライン対に結合され、前記ビットライン対を
   第１の制御信号に応じて所定の電圧に充電するためのビ
   ットライン負荷（２１０）、 前記メモリ装置の読出しサイクルの間に前記ビットライ
   ン対を出力回路（１２０）に選択的に結合するための読
   出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）、そ
   して前記読出しデータライン対に結合され、かつ第２の
   制御信号に応答するプリチャージ回路（２５２）であっ
   て、前記ビットライン対に結合されたメモリセルへのア
   クセスに続き、前記読出しデータライン対が前記ビット
   ライン対に結合され、かつ前記第１および第２の制御信
   号がほぼ同時に肯定されて前記ビットライン対を前記所
   定の電圧に再充電するもの、 を具備することを特徴とするメモリ装置（１００）。
2. 【請求項２】 メモリ装置（１００）であって、 前記ビットライン対（ＢＬ，＊ＢＬ）に結合された複数
   のメモリセルを有するメモリセルアレイ（１１２）、 前記ビットライン対の各々に１つのビットライン負荷が
   結合され、メモリセルへのアクセスの後に前記ビットラ
   イン対を所定の電圧に再充電するための複数のビットラ
   イン負荷（１１８）、そして前記ビットライン対を入力
   ／出力回路（１２０）に選択的に結合するためのデータ
   ライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）、 を具備し、前記複数のメモリセルの内の１つへのアクセ
   スに続き、前記ビットライン対が前記データライン対に
   結合されて前記ビットライン対の前記所定の電圧への再
   充電を助けることを特徴とするメモリ装置（１００）。
3. 【請求項３】 ワードライン（ＷＬ，＊ＷＬ）におよび
   ビットライン対（ＢＬ，＊ＢＬ）に結合された複数のメ
   モリセル（２０６，２０８）を有するメモリ装置（１０
   ０）における、前記所定の数のビットライン対の内のあ
   るビットライン対の書込みリカバリのための方法であっ
   て、各々のビットライン対は対応するビットライン負荷
   （２１０）を有し、所定の数のビットライン対が選択的
   に読出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）
   に結合され、前記読出しデータライン対はそこに結合さ
   れたプリチャージおよび等化回路（２５２）を有し、前
   記方法は、 前記読出しデータライン対を前記所定の数のビットライ
   ン対の内の前記ビットライン対に結合する段階、そして
   前記ビットライン負荷（２１０）およびプリチャージお
   よび等化回路（２５２）が共にほぼ同時にアクティブに
   なるように前記プリチャージおよび等化回路（２５２）
   を活性化して前記ビットライン対および読出しデータラ
   イン対の電圧を所定の電圧に回復する段階、 を具備することを特徴とする所定の数のビットライン対
   の内のあるビットライン対の書込みリカバリのための方
   法。