JP2000224191A - 通信システム及び検出センサシステム - Google Patents

Abstract

(57)【要約】 【課題】 子局でのアドレス設定動作を省き、かつＣＰ
Ｕの処理負荷を軽減する。 【解決手段】 ＣＰＵ２２が、親局１０からのスタート
信号入力に基づいて子局２０に設けられたゲート回路２
１をオフさせて、親局１０と次段の子局３０，４０との
通信呼掛線１２による接続を断状態にした後に、親局１
０と自局２０との信号通信を行い、通信終了後にゲート
回路２１をオンさせて、親局１０と次段の子局３０とを
通信呼掛線１２によって接続させる動作制御を、各子局
２０，３０，４０で行うことで親局と子局が順次接続さ
れて信号通信が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、親局と複数の子局
との間で信号通信を行う通信システム及び検出センサシ
ステムに関する。

【０００２】

【関連する背景技術】従来、この種の通信システムで
は、親局に制御線及びデータ線を介して複数の子局が順
次接続されており、親局は特定の子局のアドレスと制御
信号の両方を含んだ信号を全ての子局に対して送信し、
子局の全てがその信号を受信できるようにするものがあ
った。

【０００３】上記信号を受信した各子局は、その信号が
自局に宛てられたものか否か判断し、自局宛と判断した
子局は、自局のアドレスとデータ信号の両方を含んだ信
号を親局に向けて送信し、親局はその信号を受信してい
た。

【０００４】

【発明が解決しようとする課題】ところが、上記システ
ムでは、子局にアドレス設定用のディップスイッチ等を
設けて、子局のアドレスを設定しなければならず、子局
の数が多くなればなるほど、その設定動作が煩雑になる
という問題点があった。また、子局は、親局の呼びかけ
の全てを受信して、その呼びかけが自局に対するものか
否か判断しなければならず、その判断手段であるＣＰＵ
の処理負荷が大きくなるという問題点があった。

【０００５】本発明は、上記問題点に鑑みなされたもの
で、子局でのアドレス設定動作を省き、かつＣＰＵの処
理負荷を軽減できる通信システム及び検出センサシステ
ムを提供することを目的とする。また、本発明の他の目
的は、子局の順序にかかわらずにシステムを構築できる
とともに、順番に検出センサからの情報を親局に送信で
きる検出センサシステムを提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、親局と制御線及びデータ線を介して順
次接続される前記複数の子局を有し、前記親局と前記複
数の子局との間で信号通信を行うものであり、前記各子
局は、前記制御線に当該子局毎に設けられた制御線接続
手段と、前記親局からの信号に基づいて自局の制御線接
続手段を動作制御するとともに、前記制御線接続手段及
び前記データ線上に送られる信号を制御する制御手段と
を備えた通信システムが提供される。

【０００７】すなわち、前記制御手段が、前記親局から
の信号（通信開始信号）入力に基づいて自局に設けられ
た制御線接続手段をオフさせて、親局と次段の子局との
制御線（通信呼掛線）による接続を断状態にした後に、
親局と自局との信号通信を行い、該通信終了後に前記制
御線接続手段をオンさせて、親局と次段の子局とを制御
線（通信呼掛線）によって接続させる前記動作制御を行
うことで、親局と子局が順次接続されて信号通信を行う
ことができ、子局にアドレスを設定する必要がなくなっ
てアドレス設定動作を省くことができ、かつＣＰＵの処
理負荷を軽減できる。

【０００８】また、本発明では、複数の子局に検出セン
サをそれぞれ備え、前記各子局は、前記制御線及びデー
タ線と着脱可能に取り付けられ、かつ前記制御線に当該
子局毎に設けられた制御線接続手段と、前記親局からの
信号に基づいて自局の制御線接続手段を動作制御すると
ともに、前記制御線接続手段及び前記データ線上に送ら
れる前記各検出センサに関する信号等を制御する制御手
段とを備えた検出センサシステムが提供される。

【０００９】この検出センサシステムでは、複数の子局
の接続順序を任意に設定し、親局と子局を順次接続させ
てシステムを構築して、各検出センサに関する信号等の
信号通信を可能にすることで、子局の順序にかかわらず
にシステムを構築でき、かつ順番に検出センサからの情
報を親局に送信できる。

【００１０】

【発明の実施の形態】本発明に係る通信システム及び検
出センサシステムの実施形態を図１乃至図７の図面に基
づいて説明する。図１は、本発明に係る通信システムの
構成の一実施例を示す構成図である。図において、親局
１０は、通信システム内の主要制御を行うＣＰＵ１１を
有しており、制御線のうちの通信呼掛線１２及び図示し
ないデータ線を介して順次接続される各子局２０，３
０，４０の制御及び各子局２０，３０，４０との信号通
信を行っている。

【００１１】各子局２０，３０，４０は、子局毎に通信
呼掛線１２に設けられた本発明の制御線接続手段を構成
するゲート回路２１，３１，４１と、通信呼掛線１２に
接続される本発明の制御手段を構成するＣＰＵ２２，３
２，４２をそれぞれ有している。ＣＰＵ２２，３２，４
２は、親局１０のＣＰＵ１１からの本発明の通信開始信
号であるスタート信号に基づいて、自局のゲート回路２
１，３１，４１をオン／オフ状態に動作制御するととも
に、ゲート回路２１，３１，４１及びデータ線上に送ら
れる信号を制御している。

【００１２】次に、図２において、図１に示した子局の
詳細な構成の第１実施例を示す。なお、本実施例におい
て、各子局は同一構成なので、ここでは代表して子局２
０の構成を説明する。図２は、子局がパルスを発生させ
る双方向通信における子局の構成を示すもので、同期信
号が８パルスで１フレームを構成する場合の一例であ
る。本実施例において、通信呼掛線１２は、ラッチ信号
が伝送される制御線１２ａ、受信同期信号が伝送される
制御線１２ｂとからなっており、以下の説明において、
これら制御線１２ａ，１２ｂを一般の制御線と区別する
ために通信呼掛信号という。また、この他の制御線は、
発信が親局１０又は子局のいずれから行うかを指示する
ための方向指示信号が伝送される制御線１３ａ、親局１
０からの通信開始を指示するためのスタート信号が伝送
される制御線１３ｂ及び子局からの送信同期信号が伝送
される制御線１３ｃとからなっている。また、データ線
は、各子局２０，３０，４０からのデータ信号を親局１
０に送信するための送信データ信号線１４ａと、親局１
０からのデータ信号を各子局２０，３０，４０に伝送す
るための受信データ信号線１４ｂとからなっている。

【００１３】制御線１３ａには、インバータ回路２３
ａ，２３ｂが順次接続されており、ＣＰＵ１１から伝送
された方向指示信号は、制御線１３ａに流れ、インバー
タ回路２３ａを介してＣＰＵ２２の方向指示端子に入力
されるとともに、インバータ回路２３ｂを介して次段の
子局（本実施例では子局３０，４０）に伝送される。本
実施例では、親局１０によるハイレベル“１”の方向指
示信号の伝送によって、システム全体を子局から親局に
発信を行う子局発信モードにすることができ、またロー
レベル“０”の方向指示信号の伝送によって、システム
全体を親局から子局に発信を行う子局受信モードにする
ことができる。

【００１４】制御線１３ｂには、インバータ回路２３
ｃ，２３ｄが順次接続されており、親局１０のＣＰＵ１
１から伝送されたスタート信号は、制御線１３ｂに流
れ、インバータ回路２３ｃを介してＣＰＵ２２のstart
端子に入力されるとともに、インバータ回路２３ｄを介
して次段の子局に伝送される。通信呼掛線１２ａには、
インバータ回路２３ｅと、ゲート回路２１を構成するゲ
ート回路２１ａが順次接続されており、ＣＰＵ１１から
伝送されたラッチ信号は、通信呼掛線１２ａに流れ、イ
ンバータ回路２３ｅを介してＣＰＵ２２のlatch端子に
入力される。子局発信モードの時に上記ラッチ信号が入
力すると、ＣＰＵ２２は、例えばデータのサンプリング
を行い、送信同期信号及びデータ信号を制御線１３ｃ及
び送信データ線１４ａを介して親局１０へ送信してい
る。また、ＣＰＵ２２は、gate端子を介してゲート回路
２１ａと接続されており、上記スタート信号が入力する
と、ゲート回路２１ａをオフ（ゲート回路がクローズの
状態）にして通信呼掛線１２ａを断状態にする。これに
よって、ラッチ信号は、次段の子局へ伝送されなくな
る。子局は、データ信号の送信動作を終えると、ゲート
回路２１ａをオン（ゲート回路がオープンの状態）にし
て、次段の子局へのラッチ信号の伝送を可能にする。

【００１５】制御線１３ｃには、アンド回路２４ａが接
続されており、ＣＰＵ２２又は次段の子局から送信され
た送信同期信号は、アンド回路２４ａを介して親局１０
に送出される。また、送信データ信号線１４ａには、ア
ンド回路２４ｂが接続されており、ＣＰＵ２２又は次段
の子局から送信されたデータ信号は、アンド回路２４ｂ
を介して親局１０に送出される。子局は、データ信号の
送信動作を終えると、ＣＰＵの送信同期端子及び送信デ
ータ端子から送信される送信同期信号及び送信データ信
号をハイレベルにして自局の送信を禁止する送信禁止状
態にする。なお、この状態の時に他の子局からの送信同
期信号及び送信データ信号は、アンド回路２４ａ，２４
ｂを介して送信が可能な状態になる。

【００１６】ここで、送信データ信号は、ｏｎ／ｏｆｆ
情報を含んでいる。通信呼掛線１２ｂには、インバータ
回路２３ｆと、ゲート回路２１ｂが順次接続されてい
る。さらに、通信呼掛線１２ｂは、上記回路２３ｆ，２
１ｂ間で分岐され、その分岐線上に接続されたゲート回
路２１ｃを介してＣＰＵ２２の受信同期端子と接続され
ている。なお、ゲート回路２１ｂ，２１ｃも、ゲート回
路２１ａとともに、ゲート回路２１の構成要素となって
いる。

【００１７】また、受信データ信号線１４ｂには、イン
バータ回路２３ｇとゲート回路２５ａが順次接続されて
いる。さらに、受信データ信号線１４ｂは、上記回路２
３ｇ，２５ａ間で分岐され、その分岐線上に接続された
ゲート回路２５ｂを介してＣＰＵ２２の受信データ端子
と接続されている。ＣＰＵ２２は、gate端子を介してゲ
ート回路２１ａ，２１ｂ，２１ｃ，２５ａ，２５ｂと接
続されており、制御線１３ｂから上記スタート信号が入
力すると、ゲート回路２１ａ，２１ｂ，２５ａをオフに
して、通信呼掛線１２ａ，１２ｂ及び受信データ信号線
１４ｂを断状態にするとともに、ゲート回路２１ｃ，２
５ｂをオンにする。これによって、親局１０からのラッ
チ信号は、インバータ回路２３ｅを介してＣＰＵ２２に
入力される。また、これに伴って受信同期信号及び受信
データ信号は、インバータ回路２３ｆ、ゲート回路２１
ｃ及びインバータ回路２３ｇ、ゲート回路２５ｂを介し
てＣＰＵ２２に入力される。子局は、上記受信動作を終
えると、ゲート回路２１ａ，２１ｂ，２５ａをオンにし
て、ゲート回路２１ｃ，２５ｂをオフにする。これによ
って、親局１０からのラッチ信号は、ゲート回路２１ａ
を介して次段の子局に入力可能となる。また、これに伴
って受信同期信号及び受信データ信号は、ゲート回路２
１ｂ及び２５ａを介して次段の子局に入力可能となる。

【００１８】次に、図３及び図４のタイミングチャート
を用いて図１に示した通信システムの送信動作及び受信
動作を説明する。なお、子局３０，４０では、子局２０
のゲート回路２１ａ〜２１ｃ，２５ａ，２５ｂに相当す
るゲート回路を、それぞれ３１ａ〜３１ｃ，３５ａ，３
５ｂ及び４１ａ〜４１ｃ，４５ａ，４５ｂとする。ま
ず、送信動作を行う場合において、親局１０は、図３
（ｂ）に示すように方向指示信号をハイレベルにして各
子局２０，３０，４０に送信し、システム全体を子局発
信モードにする。そして、親局１０は、全ての子局にス
タート信号を送り（図３（ａ）参照）、全ての子局のゲ
ート回路２１，３１，４１（詳細にはゲート回路２１
ａ，３１ａ，４１ａ）をオフにして（図３（ｆ）〜
（ｈ）参照）、子局２０以外の子局３０，４０と親局１
０との通信呼掛線１２（詳細には通信呼掛線１２ａ）を
介した接続を断状態にする。次に、親局１０は、図３
（ｃ）に示すように所定の周期で立ち下がりが現れるラ
ッチ信号を通信呼掛線１２ａに送る。なお、上記ラッチ
信号は、子局の数に相当する数だけ送られる。

【００１９】この１回目のラッチ信号は、インバータ回
路２３ｅを介して子局２０にのみ届けられる。子局２０
では、このラッチ信号の立ち下がりがトリガーとなっ
て、データのサンプリングを行い、図３（ｄ），（ｅ）
に示す送信同期信号及びデータ信号を通信呼掛線１２ｅ
及び送信データ線１４ａを介して親局１０へ送る。な
お、この際に子局３０，４０が接続されているアンド回
路２４ａ，２４ｂの下流側の制御線１３ｃ及び送信デー
タ線１４ａは、ハイレベルの状態になっている。そし
て、子局２０は、上記送信動作が終了すると、ゲート回
路２１ａをオンにして（図３（ｆ）参照）、２回目のラ
ッチ信号が子局３０に届くようにする。これとともに、
子局２０は、自局が出力する送信同期信号及びデータ信
号をハイレベルにして、自局を送信禁止状態として、次
のスタート信号の入力まで、この状態を保持する（これ
は各子局共通に設定されている）。

【００２０】次に、親局１０から２回目のラッチ信号が
上記所定周期で立ち下がると、子局３０は、子局２０と
同様に、データのサンプリングを行い、図３（ｄ），
（ｅ）に示す送信同期信号及びデータ信号を制御線１３
ｃ及び送信データ線１４ａを介して親局１０へ送る。そ
して、送信動作終了後、ゲート回路３１ａをオンにして
（図３（ｇ）参照）、送信禁止状態に入る。なお、本実
施例では、各子局が通信呼掛線１２ａ上のゲート回路を
オンにした後にラッチ信号の立ち下がりが次段の子局に
届く周期に設定してある。

【００２１】２回目のラッチ信号は、子局２０にも届い
ているが、子局２０はこれを無視している。これによ
り、子局４０の上記送信動作が可能となり、子局４０は
送信動作終了後、ゲート回路４１ａをオンにして（図３
（ｈ）参照）、送信禁止状態に入ることができる。

【００２２】また、受信動作を行う場合には、親局１０
は、図４（ｂ）に示すように方向指示信号をローレベル
にして各子局に送信し、システム全体を子局受信モード
にする。そして、親局１０は、全ての子局にスタート信
号を送り（図４（ａ）参照）、全ての子局のゲート回路
２１，３１，４１（詳細にはゲート回路２１ｂ，３１
ｂ，４１ｂ）をオフにして（図４（ｆ）〜（ｈ）参
照）、子局２０以外の子局３０，４０と親局１０との制
御線１２（詳細には通信呼掛線１２ｄ）を介した接続を
断状態にする。これと同時に、受信データ線１４ｂ上の
ゲート回路２５ａ，３５ａ，４５ａもオフになり、子局
２０以外の子局３０，４０と親局との受信データ線１４
ｂを介した接続も断状態になり、かつＣＰＵ２２，３
２，４２に接続される分岐通信呼掛線及び分岐データ線
上のゲート回路２１ｃ及び２５ｂ、ゲート回路３１ｃ及
び３５ｂ、ゲート回路４１ｃ及び４５ｂはオンになる。
次に、親局１０は、図４（ｃ）に示すように所定の周期
で立ち下がりが現れるラッチ信号を通信呼掛線１２ａに
送る。

【００２３】この１回目のラッチ信号は、インバータ回
路２３ｅを介して子局２０にのみ届けられる。子局２０
では、このラッチ信号の立ち下がりによって受信準備が
行われ、親局１０は、受信同期信号及びデータ信号を通
信呼掛線１２ｂ及び受信データ線１４ｂを介して子局２
０に向かって送る。そして、子局２０は、上記受信動作
が終了すると、ゲート回路２１ａ，２１ｂ，２５ａをオ
ンにし（図４（ｆ）参照）、ゲート回路２１ｃ，２５ｂ
をオフにして受信禁止状態に入り、２回目のラッチ信号
が子局３０に届くようにする。子局２０は、次のスター
ト信号の入力まで、この状態を保持する（これは各子局
共通に設定されている）。

【００２４】次に、親局１０から２回目のラッチ信号が
上記所定周期で立ち下がると、子局３０は受信準備を行
い、親局１０は受信同期信号及びデータ信号を子局３０
へ送る。そして、受信動作終了後、子局３０は、ゲート
回路３１ａ，３１ｂ，３５ａをオンにし（図４（ｇ）参
照）、ゲート回路３１ｃ，３５ｂをオフにして受信禁止
状態に入る。

【００２５】これにより、子局４０の上記受信動作が可
能となり、子局４０は受信動作終了後、ゲート回路４１
ａ，４１ｂ，４５ａをオンにし（図４（ｈ）参照）、ゲ
ート回路４１ｃ，４５ｂをオフにして受信禁止状態に入
ることができる。このように、本実施例では、親局から
のスタート信号の入力によって、制御線（通信呼掛線）
に設けられたゲート回路をオフさせて、親局と次段の子
局との制御線による接続を断状態にした後に、親局と自
局との信号通信を行い、上記通信終了後にゲート回路を
オンさせて、親局と次段の子局とを制御線によって接続
させるので、親局と子局が順次接続されて信号通信を行
うことができ、子局でのアドレス設定動作を省くことが
でき、かつＣＰＵの処理負荷を軽減できる。

【００２６】なお、本実施例では、スタート信号を所定
時間毎に定期的に送信するように設定すれば、各子局に
よる送信動作及び受信動作をサイクリックに行わせるこ
とができる。また、本実施例では、子局が３つの場合に
ついて説明したが、本発明はこれに限らず、子局は任意
の数に設定することが可能である。本発明では、システ
ムに接続された子局の数だけラッチ信号を出力できるよ
うに設定すれば、親局と全て子局が順次接続されて信号
通信を行うことができる。

【００２７】次に、図５において、図１に示した子局の
詳細な構成の第２実施例を示す。なお、本実施例におい
ても、各子局は同一構成なので、ここでは代表して子局
２０の構成を説明する。図５は、親局がパルスを発生さ
せる一方向通信における子局の構成を示すもので、同期
信号が３パルスで１フレームを構成する場合の一例であ
る。本実施例において通信呼掛線は、同期信号が伝送さ
れる制御線（通信呼掛線）１２ｃからなり、制御線は、
親局１０からの通信開始を指示するためのスタート信号
が伝送される制御線１３ｄからなっている。また、デー
タ線は、各子局２０，３０，４０からのデータ信号を親
局１０に送信するためのデータ信号線１４ｃからなって
いる。

【００２８】制御線１３ｄは、２つに分岐され、親局１
０のＣＰＵ１１からのスタート信号が、ＣＰＵ２２のst
art端子に入力されるとともに、次段の子局に伝送され
る。通信呼掛線１２ｃは、２つに分岐され、一方はゲー
ト回路２１ｄを介して次段の子局に接続され、他方はゲ
ート回路２１ｅを介してＣＰＵ２２の同期端子と接続さ
れている。なお、ゲート回路２１ｄ，２１ｅは、ゲート
回路２１の構成要素となっている。

【００２９】また、データ信号線１４ｃには、アンド回
路２４ｃが接続されており、ＣＰＵ２２及び次段の子局
から送信されたデータ信号は、アンド回路２４ｃを介し
て親局１０に送出される。次に、図６のタイミングチャ
ートを用いて図５に示した通信システムの送信動作を説
明する。なお、本実施例の通信システムでは、ｎ個の子
局が順次接続されている場合を想定しており、子局３
０，…，ｎ０では、子局２０のゲート回路２１ｄ，２１
ｅに相当するゲート回路を、それぞれ３１ｄ，３１ｅ，
…，ｎ１ｄ，ｎ１ｅとする。ここで、ｎは任意の正数で
ある。

【００３０】すなわち、本実施例の通信システムでは、
親局１０は、制御線１３ｄを介して全ての子局にスター
ト信号を送り（図６（ａ）参照）、全ての子局のゲート
回路２１ｄ，３１ｄ，…，ｎ１ｄをオフにし（図６
（ｄ）〜（ｆ）参照）、ゲート回路２１ｅをオンにし
て、子局２０以外の子局３０，…，ｎ０と親局１０との
通信呼掛線１２ｃを介した接続を断状態にする。次に、
親局１０は、３パルス構成の同期信号の１フレームを通
信呼掛線１２ｃに、子局の数だけ周期的に送る。

【００３１】この１回目の１フレーム分の同期信号は、
ゲート回路２１ｅを介して子局２０にのみ届けられ、子
局２０は、受け取った同期信号に同期して、データ線１
４ｃを介して親局１０にデータ信号を送る。なお、この
際に子局３０，…，ｎ０が接続されているアンド回路２
４ｃの下流側のデータ線１４ｃは、ハイレベルの状態に
なっている。そして、子局２０は、上記送信動作が終了
すると、ゲート回路２１ｄをオンにし（図６（ｄ）参
照）、ゲート回路２１ｅをオフにして、２回目の１フレ
ーム分の同期信号が子局３０に届くようにする。これと
ともに、子局２０は、自局が出力するデータ信号をハイ
レベルにして、自局を送信禁止状態として、次のスター
ト信号の入力まで、この状態を保持する（これは各子局
共通に設定されている）。

【００３２】これと同様に、親局１０から２〜ｎ回目の
同期信号が順次送られると、対応する子局３０〜ｎ０の
送信動作が繰り返され、子局３０〜ｎ０は送信動作終了
後、ゲート回路３１ｄ〜ｎ１ｄをオンにして（図６
（ｅ）〜（ｆ）参照）、送信禁止状態に入る。すなわ
ち、本実施例では、同期信号が各子局への呼び掛け用の
信号となっており、同期信号が届くと子局は送信動作を
行うので、第１実施例と同様に親局と子局が順次接続さ
れて信号通信を行うことができ、子局でのアドレス設定
動作を省くことができ、かつＣＰＵの処理負荷を軽減で
きる。

【００３３】なお、これら実施例では、最終段の子局に
は、インバータ回路やゲート回路やアンド回路が必要な
いが、例えば実施例の子局は、制御線、データ線及び各
種回路を含んだユニット構成にすることが可能である。
この場合には、最終段の子局を他の子局と同一規格の構
成とすることによって、子局及びシステムの製作の容易
性及び迅速化が図られる。

【００３４】図７は、本発明に係る検出センサシステム
の構成の一実施例を示す構成図である。図において、親
局１０は、ＣＰＵ１１を有するとともに、ＣＰＵ１１に
接続される通信呼掛線１２及びデータ線１４を含めたユ
ニット構成になっている。また、各子局も本発明の各種
検出センサを含めたユニット構成になっている。例えば
子局５０は、本発明の制御手段を構成するＣＰＵ５１
と、ＣＰＵ５１に接続される通信呼掛線１２及びデータ
線１４と、子局５０内の通信呼掛線１２に設けられた本
発明の制御線接続手段を構成するゲート回路５２と、Ｃ
ＰＵ５１に接続される光電センサのセンサ本体部５３
と、センサヘッド部５４とから構成されている。

【００３５】また、例えば子局６０は、上記同様のＣＰ
Ｕ６１と、通信呼掛線１２及びデータ線１４と、子局６
０内の通信呼掛線１２に設けられたゲート回路６２と、
ＣＰＵ６１に接続される近接センサのセンサ本体部６３
と、センサヘッド部６４とから構成されている。さら
に、例えば子局７０は、上記同様のＣＰＵ７１と、通信
呼掛線１２及びデータ線１４と、子局７０内の通信呼掛
線１２に設けられたゲート回路７２と、ＣＰＵ７１に接
続される超音波センサからなるセンサ７３とから構成さ
れている。

【００３６】本実施例では、親局１０及び各子局５０，
６０，７０内の通信呼掛線１２及びデータ線１４は、接
続手段８０，８１によってそれぞれ着脱可能に接続され
ており、例えば工場の生産ライン等で移動する物体８２
の有無をこれら検出センサで検出し、上記検出センサか
らの検出データを各子局から親局に順次送信して、上記
検出データに基づいて親局が物体の有無を判定してい
る。

【００３７】本実施例の親局及び子局は、検出センサを
除いて、通信システムの第１及び第２実施例に示したも
のと同様の構成になっており、上記第１及び第２実施例
に示した通信方式を用いて制御線及びデータ線上に送ら
れる各検出センサに関する信号等を制御することができ
る。これにより、本実施例では、子局のＣＰＵが、親局
からのスタート信号の入力によって、自局内に設けられ
たゲート回路をオフさせて、親局と次段の子局との通信
呼掛線による接続を断状態にした後に、親局と自局との
各検出センサに関する信号等の信号通信を行い、通信終
了後にゲート回路をオンさせて、親局と次段の子局とを
通信呼掛線によって接続させるので、第１及び第２実施
例と同様に、親局と子局が順次接続されて信号通信を行
うことができ、子局にアドレスを設定する必要がなくな
ってアドレス設定動作を省くことができ、かつＣＰＵの
処理負荷を軽減できる。

【００３８】さらに、本実施例では、親局及び各子局が
接続手段によってそれぞれ着脱可能に接続されているの
で、複数の子局の接続順序を任意に設定し、親局と子局
を順次接続させてシステムを構築して信号通信を行うこ
とができ、これにより子局の順序にかかわらずにシステ
ムを構築でき、かつ順番に検出センサからの情報を親局
に送信できる。

【００３９】本発明は、これら実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々の変形
実施が可能である。例えば、通信システムの第１及び第
２実施例の親局及び各子局を、検出センサシステムの実
施例のように、ユニット構成にすることも可能である。

【００４０】

【発明の効果】以上説明したように、本発明では、親局
と制御線及びデータ線を介して順次接続される複数の子
局を有し、前記親局と前記複数の子局間で信号通信を行
う通信システムにおいて、前記各子局は、前記制御線に
当該子局毎に設けられた制御線接続手段と、前記親局か
らの信号に基づいて自局の前記制御線接続手段を動作制
御するとともに、前記制御線接続手段及び前記データ線
上に送られる信号を制御する制御手段とを備えたので、
子局でのアドレス設定動作を省き、かつＣＰＵの処理負
荷を軽減できる。

【００４１】また、本発明では、親局と、検出センサを
それぞれ備えた複数の子局とを有し、前記親局と制御線
及びデータ線を介して順次接続される前記複数の子局と
の間で信号通信を行う検出センサシステムにおいて、前
記各子局は、前記制御線及びデータ線と着脱可能に取り
付けられており、かつ前記制御線に当該子局毎に設けら
れた制御線接続手段と、前記親局からの信号に基づいて
自局の前記制御線接続手段を動作制御するとともに、前
記制御線接続手段及び前記データ線上に送られる前記各
検出センサに関する信号等を制御する制御手段とを備え
たので、上記効果に加えて、子局の順序にかかわらずに
システムを構築できるとともに、順番に検出センサから
の情報を親局に送信できる。

【図面の簡単な説明】

【図１】本発明に係る通信システムの概略構成の一実施
例を示す構成図である。

【図２】図１に示した子局の詳細な構成の第１実施例を
示す構成図である。

【図３】図２の子局を用いた場合の通信システムの送信
動作を説明するためのタイミングチャートを示す図であ
る。

【図４】同じく受信動作を説明するためのタイミングチ
ャートの図である。

【図５】図１に示した子局の詳細な構成の第２実施例を
示す構成図である。

【図６】図５の子局を用いた場合の通信システムの送信
動作を説明するためのタイミングチャートを示す図であ
る。

【図７】本発明に係る検出センサシステムの構成の一実
施例を示す構成図である。

【符号の説明】

１０ 親局 １１，２２，３２，４２，５１，６１，７１ ＣＰＵ １２，１２ａ〜１２ｃ 通信呼掛線 １３ａ〜１３ｄ 制御線 １４，１４ａ〜１４ｃ データ線 ２０，３０，４０，５０，６０，７０ 子局 ２１，２１ａ〜２１ｅ，２５ａ，２５ｂ，３１，３１
ａ，３１ｄ，４１，４１ａ，ｎ１ｂ，５２，６２，７２
ゲート回路 ２３ａ〜２３ｇ インバータ回路 ２４ａ〜２４ｃ アンド回路 ５３，６３ センサ本体部 ５４，６４ センサヘッド部 ７３ センサ ８０，８１ 接続手段 ８２ 物体

Claims (4)

【特許請求の範囲】
1. 【請求項１】 親局と制御線及びデータ線を介して順次
   接続される複数の子局を有し、前記親局と前記複数の子
   局間で信号通信を行う通信システムにおいて、 前記各子局は、前記制御線に当該子局毎に設けられた制
   御線接続手段と、前記親局からの信号に基づいて自局の
   前記制御線接続手段を動作制御するとともに、前記制御
   線接続手段及び前記データ線上に送られる信号を制御す
   る制御手段とを備えたことを特徴とする通信システム。
2. 【請求項２】 前記制御手段は、前記親局からの通信開
   始信号に基づいて自局に設けられた前記制御線接続手段
   をオフさせて、前記親局との信号通信を行い、該通信終
   了後に前記制御線接続手段をオンさせる前記動作制御を
   行うことを特徴とする請求項１に記載の通信システム。
3. 【請求項３】 親局と、検出センサをそれぞれ備えた複
   数の子局とを有し、前記親局と制御線及びデータ線を介
   して順次接続される前記複数の子局との間で信号通信を
   行う検出センサシステムにおいて、 前記各子局は、着脱可能に取り付けられており、かつ前
   記制御線に当該子局毎に設けられた制御線接続手段と、
   前記親局からの信号に基づいて自局の前記制御線接続手
   段を動作制御するとともに、前記制御線接続手段及び前
   記データ線上に送られる前記各検出センサに関する信号
   等を制御する制御手段とを備えたことを特徴とする検出
   センサシステム。
4. 【請求項４】 前記制御手段は、前記親局からの通信開
   始信号に基づいて自局に設けられた前記制御線接続手段
   をオフさせて、前記親局との前記各検出センサに関する
   信号等の信号通信を行い、該通信終了後に前記制御線接
   続手段をオンさせる前記動作制御を行うことを特徴とす
   る請求項３に記載の検出センサシステム。