JP2000228517A - 電界効果型半導体装置および半導体装置の製造方法 - Google Patents
電界効果型半導体装置および半導体装置の製造方法Info
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- JP2000228517A JP2000228517A JP11028363A JP2836399A JP2000228517A JP 2000228517 A JP2000228517 A JP 2000228517A JP 11028363 A JP11028363 A JP 11028363A JP 2836399 A JP2836399 A JP 2836399A JP 2000228517 A JP2000228517 A JP 2000228517A
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Abstract
(57)【要約】
【課題】 良好なゲート耐圧特性を有しかつ素子特性の
制御性が高い電界効果型半導体装置を提供することであ
る。 【解決手段】 ＧａＡｓ基板５０上に、ＧａＡｓバッフ
ァ層１、Ｉｎ0.2 Ｇａ0. 8 Ａｓ層２、Ａｌ0.22Ｇａ0.78
Ａｓ層３、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
４、ｎ−ＧａＡｓキャップ層５ａ，５ｂ、ｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層６ａ，６ｂおよびｎ−Ｇ
ａＡｓキャップ層７ａ，７ｂが順に積層されている。ｎ
−ＧａＡｓキャップ層７ａ，７ｂ、ｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６ａ，６ｂおよびｎ−ＧａＡ
ｓキャップ層５ａ，５ｂ間にｎ−Ａｌ 0.22Ｇａ0.78Ａｓ
エッチング停止層４が露出する凹部が形成されており、
凹部内の露出したｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング
停止層４上にゲート電極９が形成され、凹部を挟んで対
向するｎ−ＧａＡｓキャップ層７ａ，７ｂ上にそれぞれ
ソース電極８およびドレイン電極１０が形成されてい
る。
制御性が高い電界効果型半導体装置を提供することであ
る。 【解決手段】 ＧａＡｓ基板５０上に、ＧａＡｓバッフ
ァ層１、Ｉｎ0.2 Ｇａ0. 8 Ａｓ層２、Ａｌ0.22Ｇａ0.78
Ａｓ層３、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
４、ｎ−ＧａＡｓキャップ層５ａ，５ｂ、ｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層６ａ，６ｂおよびｎ−Ｇ
ａＡｓキャップ層７ａ，７ｂが順に積層されている。ｎ
−ＧａＡｓキャップ層７ａ，７ｂ、ｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６ａ，６ｂおよびｎ−ＧａＡ
ｓキャップ層５ａ，５ｂ間にｎ−Ａｌ 0.22Ｇａ0.78Ａｓ
エッチング停止層４が露出する凹部が形成されており、
凹部内の露出したｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング
停止層４上にゲート電極９が形成され、凹部を挟んで対
向するｎ−ＧａＡｓキャップ層７ａ，７ｂ上にそれぞれ
ソース電極８およびドレイン電極１０が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、凹部にゲート電極
が形成されてなる電界効果型半導体装置および凹部を有
する半導体装置の製造方法に関する。
が形成されてなる電界効果型半導体装置および凹部を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを始めとする化合物半導体を用
いたヘテロ接合電界効果型トランジスタは、電子移動度
が高いことから、マイクロ波やミリ波帯に用いる電界効
果型半導体装置として、近年、様々な分野で応用されて
いる。
いたヘテロ接合電界効果型トランジスタは、電子移動度
が高いことから、マイクロ波やミリ波帯に用いる電界効
果型半導体装置として、近年、様々な分野で応用されて
いる。
【０００３】携帯電話等の移動体通信装置の送信系にお
いては、パワー電界効果型トランジスタ等の高出力動作
特性を有する電界効果型トランジスタ（以下、ＦＥＴと
呼ぶ）が用いられる。このような高出力動作特性を有す
るＦＥＴにおいては、良好なゲート耐圧特性が要求され
る。
いては、パワー電界効果型トランジスタ等の高出力動作
特性を有する電界効果型トランジスタ（以下、ＦＥＴと
呼ぶ）が用いられる。このような高出力動作特性を有す
るＦＥＴにおいては、良好なゲート耐圧特性が要求され
る。
【０００４】図６は従来のＦＥＴの一例を示す模式的断
面図である。図６に示すように、ＧａＡｓ基板５０上
に、厚さ８００ｎｍのアンドープのＧａＡｓバッファ層
１１、厚さ１０ｎｍのアンドープのＩｎ0.2 Ｇａ0.8 Ａ
ｓ層１２、厚さ２ｎｍのアンドープのＡｌ0.22Ｇａ0.78
Ａｓ層１３、厚さ３０ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓ
層１４および厚さ８０ｎｍのｎ−ＧａＡｓキャップ層１
５ａ，１５ｂが順に積層されている。この場合のｎ型ド
ーパントとしてはＳｉを用いている。ｎ−Ａｌ0.22Ｇａ
0.78Ａｓ層１４の電子濃度は２×１０18ｃｍ-3であり、
一方、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂの電子濃
度は３×１０18ｃｍ-3である。
面図である。図６に示すように、ＧａＡｓ基板５０上
に、厚さ８００ｎｍのアンドープのＧａＡｓバッファ層
１１、厚さ１０ｎｍのアンドープのＩｎ0.2 Ｇａ0.8 Ａ
ｓ層１２、厚さ２ｎｍのアンドープのＡｌ0.22Ｇａ0.78
Ａｓ層１３、厚さ３０ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓ
層１４および厚さ８０ｎｍのｎ−ＧａＡｓキャップ層１
５ａ，１５ｂが順に積層されている。この場合のｎ型ド
ーパントとしてはＳｉを用いている。ｎ−Ａｌ0.22Ｇａ
0.78Ａｓ層１４の電子濃度は２×１０18ｃｍ-3であり、
一方、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂの電子濃
度は３×１０18ｃｍ-3である。
【０００５】ｎ−ＧａＡｓキャップ層１５ａ，１５ｂ間
には、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４が露出するよう
に凹部（リセス）が形成されている。凹部内の露出した
ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４上に、ゲート電極９が
形成されている。ゲート電極９は、ｎ−Ａｌ0.22Ｇａ
0.78Ａｓ層１４とショットキ接触する。このように、図
６に示すＦＥＴは、リセスゲート構造を有する。
には、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４が露出するよう
に凹部（リセス）が形成されている。凹部内の露出した
ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４上に、ゲート電極９が
形成されている。ゲート電極９は、ｎ−Ａｌ0.22Ｇａ
0.78Ａｓ層１４とショットキ接触する。このように、図
６に示すＦＥＴは、リセスゲート構造を有する。
【０００６】また、ｎ−ＧａＡｓキャップ層１５ａ上に
は、ソース電極８が形成されており、ソース電極８は、
ｎ−ＧａＡｓキャップ層１５ａとオーミック接触する。
一方、ｎ−ＧａＡｓキャップ層１５ｂ上には、ドレイン
電極１０が形成されており、ドレイン電極１０は、ｎ−
ＧａＡｓキャップ層１５ｂとオーミック接触する。
は、ソース電極８が形成されており、ソース電極８は、
ｎ−ＧａＡｓキャップ層１５ａとオーミック接触する。
一方、ｎ−ＧａＡｓキャップ層１５ｂ上には、ドレイン
電極１０が形成されており、ドレイン電極１０は、ｎ−
ＧａＡｓキャップ層１５ｂとオーミック接触する。
【０００７】ｎ−ＧａＡｓキャップ層１５ａとゲート電
極９との距離ｄ4 およびｎ−ＧａＡｓキャップ層１５ｂ
とゲート電極９との距離ｄ6 は、ともに３００ｎｍであ
り、ゲート電極９のゲート長ｄ5 は０．４μｍである。
このように、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂと
ゲート電極９との距離ｄ4 ，ｄ6 を大きくすることによ
り、ＦＥＴにおいて良好なゲート耐圧特性が得られる。
極９との距離ｄ4 およびｎ−ＧａＡｓキャップ層１５ｂ
とゲート電極９との距離ｄ6 は、ともに３００ｎｍであ
り、ゲート電極９のゲート長ｄ5 は０．４μｍである。
このように、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂと
ゲート電極９との距離ｄ4 ，ｄ6 を大きくすることによ
り、ＦＥＴにおいて良好なゲート耐圧特性が得られる。
【０００８】次に、図６に示すＦＥＴの製造方法を図７
および図８を参照しながら説明する。
および図８を参照しながら説明する。
【０００９】まず、図７（ａ）に示すように、ＧａＡｓ
基板５０上に、ＧａＡｓバッファ層１１、Ｉｎ0.2 Ｇａ
0.8 Ａｓ層１２、Ａｌ0.22Ｇａ0.78Ａｓ層１３、ｎ−Ａ
ｌ0. 22Ｇａ0.78Ａｓ層１４およびｎ−ＧａＡｓキャップ
層１５を順にエピタキシャル成長させる。次に、ｎ−Ｇ
ａＡｓキャップ層１５上の所定領域にフォトレジストを
形成し、酒石酸系エッチャントを用いてエッチングを行
い、メサパターン（台地状のパターン）を形成する。こ
の後、フォトレジストを除去する。
基板５０上に、ＧａＡｓバッファ層１１、Ｉｎ0.2 Ｇａ
0.8 Ａｓ層１２、Ａｌ0.22Ｇａ0.78Ａｓ層１３、ｎ−Ａ
ｌ0. 22Ｇａ0.78Ａｓ層１４およびｎ−ＧａＡｓキャップ
層１５を順にエピタキシャル成長させる。次に、ｎ−Ｇ
ａＡｓキャップ層１５上の所定領域にフォトレジストを
形成し、酒石酸系エッチャントを用いてエッチングを行
い、メサパターン（台地状のパターン）を形成する。こ
の後、フォトレジストを除去する。
【００１０】続いて、図７（ｂ）に示すように、メサパ
ターンの両側面からそれぞれ上面に至るソース電極形成
領域およびドレイン電極形成領域に開口部を有するフォ
トレジスト２２を形成する。その後、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に蒸着し、リフトオフ法により、フ
ォトレジスト２２上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
をフォトレジスト２２とともに除去し、図７（ｃ）に示
すようなソース電極８およびドレイン電極１０を形成す
る。さらに、ソース電極８およびドレイン電極１０を４
００℃で２分間熱処理し、合金化を行う。
ターンの両側面からそれぞれ上面に至るソース電極形成
領域およびドレイン電極形成領域に開口部を有するフォ
トレジスト２２を形成する。その後、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に蒸着し、リフトオフ法により、フ
ォトレジスト２２上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
をフォトレジスト２２とともに除去し、図７（ｃ）に示
すようなソース電極８およびドレイン電極１０を形成す
る。さらに、ソース電極８およびドレイン電極１０を４
００℃で２分間熱処理し、合金化を行う。
【００１１】さらに、図７（ｄ）に示すように、ｎ−Ｇ
ａＡｓキャップ層１５上のゲート電極形成領域に開口部
を有するフォトレジスト２３を形成する。
ａＡｓキャップ層１５上のゲート電極形成領域に開口部
を有するフォトレジスト２３を形成する。
【００１２】次に、図８（ｅ）に示すように、クエン酸
系エッチャント（クエン酸：過酸化水素＝５：２）によ
り、開口部内のｎ−ＧａＡｓキャップ層１５を、ｎ−Ａ
ｌ0. 22Ｇａ0.78Ａｓ層１４が露出するまでエッチングす
る。この場合、深さ方向にエッチングが行われるととも
に、横方向にサイドエッチングが行われる。このように
して、１対のｎ−ＧａＡｓキャップ層１５ａ，１５ｂを
形成する。
系エッチャント（クエン酸：過酸化水素＝５：２）によ
り、開口部内のｎ−ＧａＡｓキャップ層１５を、ｎ−Ａ
ｌ0. 22Ｇａ0.78Ａｓ層１４が露出するまでエッチングす
る。この場合、深さ方向にエッチングが行われるととも
に、横方向にサイドエッチングが行われる。このように
して、１対のｎ−ＧａＡｓキャップ層１５ａ，１５ｂを
形成する。
【００１３】この後、Ｔｉ膜およびＡｌ膜を順に蒸着
し、リフトオフ法により、フォトレジスト２３上のＴｉ
膜およびＡｌ膜をフォトレジスト２３とともに除去し、
図８（ｆ）に示すようなゲート電極９を形成する。
し、リフトオフ法により、フォトレジスト２３上のＴｉ
膜およびＡｌ膜をフォトレジスト２３とともに除去し、
図８（ｆ）に示すようなゲート電極９を形成する。
【００１４】図８（ｅ）に示すエッチングにおいて、ｎ
−ＧａＡｓキャップ層１５のエッチングレートは３００
ｎｍ／ｍｉｎであり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４
のエッチングレートは３．５ｎｍ／ｍｉｎである。この
ように、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓ層１４はｎ−ＧａＡ
ｓキャップ層１５よりもエッチングレートが小さく、ｎ
−ＧａＡｓキャップ層１５とｎ−Ａｌ0.22Ｇａ0.78Ａｓ
層１４とのエッチング選択比は８６である。このことか
ら、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４をエッチング停止
層として利用し、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４にお
いてエッチングを停止させる。
−ＧａＡｓキャップ層１５のエッチングレートは３００
ｎｍ／ｍｉｎであり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４
のエッチングレートは３．５ｎｍ／ｍｉｎである。この
ように、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓ層１４はｎ−ＧａＡ
ｓキャップ層１５よりもエッチングレートが小さく、ｎ
−ＧａＡｓキャップ層１５とｎ−Ａｌ0.22Ｇａ0.78Ａｓ
層１４とのエッチング選択比は８６である。このことか
ら、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４をエッチング停止
層として利用し、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ層１４にお
いてエッチングを停止させる。
【００１５】
【発明が解決しようとする課題】このように、ＧａＡｓ
／ＡｌＧａＡｓ系ＦＥＴのエッチングにおいては、Ｇａ
Ａｓ／ＡｌＧａＡｓのエッチング選択比が１００程度と
なるクエン酸系エッチャントを用い、エッチングレート
の小さなＡｌＧａＡｓ層をエッチング停止層として利用
することにより、エッチングの深さを制御する。
／ＡｌＧａＡｓ系ＦＥＴのエッチングにおいては、Ｇａ
Ａｓ／ＡｌＧａＡｓのエッチング選択比が１００程度と
なるクエン酸系エッチャントを用い、エッチングレート
の小さなＡｌＧａＡｓ層をエッチング停止層として利用
することにより、エッチングの深さを制御する。
【００１６】凹部を形成する際のエッチングの深さは、
ドレイン電流値等のＦＥＴの素子特性を決定する要因と
なる。サイドエッチング量が小さく、２００ｎｍ程度ま
での場合、エッチングレートの小さいエッチング停止層
により、エッチングの深さを精度良く制御することがで
きる。このため、素子特性の制御を精度良く行うことが
可能であり、均一な素子特性を有するＦＥＴを製造する
ことができる。
ドレイン電流値等のＦＥＴの素子特性を決定する要因と
なる。サイドエッチング量が小さく、２００ｎｍ程度ま
での場合、エッチングレートの小さいエッチング停止層
により、エッチングの深さを精度良く制御することがで
きる。このため、素子特性の制御を精度良く行うことが
可能であり、均一な素子特性を有するＦＥＴを製造する
ことができる。
【００１７】しかしながら、図６に示すＦＥＴにおいて
は、良好なゲート耐圧特性を得るため、ｎ−ＧａＡｓキ
ャップ層１５ａ，１５ｂとゲート電極９との距離ｄ4 ，
ｄ6を３００ｎｍと大きくしている。したがって、図８
（ｅ）に示すような凹部形成の際のエッチングにおい
て、サイドエッチング量を３００ｎｍと大きくする必要
がある。この場合には、エッチング時間が長くなるた
め、エッチング停止層として作用するｎ−Ａｌ0.22Ｇａ
0.78Ａｓ層１４が、深さ方向に３〜５ｎｍ程度、過剰に
エッチングされる。
は、良好なゲート耐圧特性を得るため、ｎ−ＧａＡｓキ
ャップ層１５ａ，１５ｂとゲート電極９との距離ｄ4 ，
ｄ6を３００ｎｍと大きくしている。したがって、図８
（ｅ）に示すような凹部形成の際のエッチングにおい
て、サイドエッチング量を３００ｎｍと大きくする必要
がある。この場合には、エッチング時間が長くなるた
め、エッチング停止層として作用するｎ−Ａｌ0.22Ｇａ
0.78Ａｓ層１４が、深さ方向に３〜５ｎｍ程度、過剰に
エッチングされる。
【００１８】このように、サイドエッチング量が大きい
場合には、エッチングの深さを精度良く制御することが
困難であるため、ＦＥＴの素子特性を精度良く制御する
ことが困難である。したがって、製造したＦＥＴの素子
特性にばらつきが生じる。
場合には、エッチングの深さを精度良く制御することが
困難であるため、ＦＥＴの素子特性を精度良く制御する
ことが困難である。したがって、製造したＦＥＴの素子
特性にばらつきが生じる。
【００１９】本発明の目的は、良好なゲート耐圧特性を
有しかつ素子特性の制御性が高い電界効果型半導体装置
を提供することである。
有しかつ素子特性の制御性が高い電界効果型半導体装置
を提供することである。
【００２０】本発明の他の目的は、横方向のエッチング
により凹部の横方向の寸法を大きくしつつエッチングの
深さを精度良く制御することができる半導体装置の製造
方法を提供することである。
により凹部の横方向の寸法を大きくしつつエッチングの
深さを精度良く制御することができる半導体装置の製造
方法を提供することである。
【００２１】
【課題を解決するための手段および発明の効果】第１の
発明に係る電界効果型半導体装置は、第１の半導体層上
に、第２の半導体層、第３の半導体層、および第４の半
導体層が順に形成され、第２の半導体層は第１の半導体
層よりも大きいエッチングレートを有し、第４の半導体
層は第３の半導体層よりも大きいエッチングレートを有
し、第４の半導体層、第３の半導体層および第２の半導
体層の中央部に第１の半導体層が露出するように凹部が
形成され、凹部内で露出した第１の半導体層上にゲート
電極が形成され、凹部を挟んで対向する第４の半導体層
上にそれぞれオーミック電極が形成されたものである。
発明に係る電界効果型半導体装置は、第１の半導体層上
に、第２の半導体層、第３の半導体層、および第４の半
導体層が順に形成され、第２の半導体層は第１の半導体
層よりも大きいエッチングレートを有し、第４の半導体
層は第３の半導体層よりも大きいエッチングレートを有
し、第４の半導体層、第３の半導体層および第２の半導
体層の中央部に第１の半導体層が露出するように凹部が
形成され、凹部内で露出した第１の半導体層上にゲート
電極が形成され、凹部を挟んで対向する第４の半導体層
上にそれぞれオーミック電極が形成されたものである。
【００２２】本発明に係る電界効果型半導体装置におい
ては、第１の半導体層と第２の半導体層とのエッチング
レートが異なり、また、第３の半導体層と第４の半導体
層とのエッチングレートが異なっている。このため、第
２の半導体層のエッチングにおいては、第１の半導体層
がエッチング停止層として作用する。また、第４の半導
体層のエッチングにおいては、第３の半導体層がエッチ
ング停止層として作用する。それにより、第２および第
４の層を選択的にエッチングすることが可能である。
ては、第１の半導体層と第２の半導体層とのエッチング
レートが異なり、また、第３の半導体層と第４の半導体
層とのエッチングレートが異なっている。このため、第
２の半導体層のエッチングにおいては、第１の半導体層
がエッチング停止層として作用する。また、第４の半導
体層のエッチングにおいては、第３の半導体層がエッチ
ング停止層として作用する。それにより、第２および第
４の層を選択的にエッチングすることが可能である。
【００２３】凹部の形成の際には、第４の半導体層を深
さ方向および横方向にエッチングした後、第３の半導体
層を深さ方向にエッチングし、さらに第２の半導体層を
深さ方向にエッチンングすることにより、第１の半導体
層を露出させることができる。
さ方向および横方向にエッチングした後、第３の半導体
層を深さ方向にエッチングし、さらに第２の半導体層を
深さ方向にエッチンングすることにより、第１の半導体
層を露出させることができる。
【００２４】第４の半導体層のエッチングの際には第３
の半導体層をエッチング停止層として用いることができ
る。この場合、横方向のエッチング量を大きくすること
により凹部の横方向の寸法を大きくすると、エッチング
時間が長くなり、第３の半導体層が過剰にエッチングさ
れる。しかし、第３の半導体層は次の工程でエッチング
されるので、第３の半導体層の過剰なエッチングが素子
特性に影響を与えることはない。
の半導体層をエッチング停止層として用いることができ
る。この場合、横方向のエッチング量を大きくすること
により凹部の横方向の寸法を大きくすると、エッチング
時間が長くなり、第３の半導体層が過剰にエッチングさ
れる。しかし、第３の半導体層は次の工程でエッチング
されるので、第３の半導体層の過剰なエッチングが素子
特性に影響を与えることはない。
【００２５】また、第２の半導体層のエッチングでは横
方向のエッチングを行う必要がないので、第４の半導体
層の深さ方向および横方向のエッチングに比べてエッチ
ング時間が短くてすむ。このため、凹部内の第１の半導
体層が過剰にエッチングされることはなく、エッチング
の深さを精度良く制御することが可能となる。
方向のエッチングを行う必要がないので、第４の半導体
層の深さ方向および横方向のエッチングに比べてエッチ
ング時間が短くてすむ。このため、凹部内の第１の半導
体層が過剰にエッチングされることはなく、エッチング
の深さを精度良く制御することが可能となる。
【００２６】それにより、エッチングの深さを正確に制
御しつつ凹部の横方向の寸法を大きくすることができ
る。したがって、ゲート耐圧特性が良好でかつ特性の均
一化が図られた電界効果型半導体素子が実現する。
御しつつ凹部の横方向の寸法を大きくすることができ
る。したがって、ゲート耐圧特性が良好でかつ特性の均
一化が図られた電界効果型半導体素子が実現する。
【００２７】特に、凹部を挟んで対向する第１の半導体
層とゲート電極との間の距離を１５０ｎｍ以上にするこ
とが好ましく、２００ｎｍ以上にすることがより好まし
い。それにより、十分なゲート耐圧特性が得られる。
層とゲート電極との間の距離を１５０ｎｍ以上にするこ
とが好ましく、２００ｎｍ以上にすることがより好まし
い。それにより、十分なゲート耐圧特性が得られる。
【００２８】また、第１および第２の半導体層を構成す
る材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であり、第３および第４の半
導体層を構成する材料がＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＰ、ＩｎＰ、ＩｎＧａＡｓおよびＡｌＩｎＡｓから
なる材料群のうちのいずれか２つの材料であってもよ
い。
る材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であり、第３および第４の半
導体層を構成する材料がＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＰ、ＩｎＰ、ＩｎＧａＡｓおよびＡｌＩｎＡｓから
なる材料群のうちのいずれか２つの材料であってもよ
い。
【００２９】この場合、上記の材料群のうち、エッチン
グレートの異なる２つの材料により第１および第２の半
導体層が構成される。エッチングレートの異なる２つの
材料のうち、エッチングレートの小さな材料により第１
の半導体層が構成され、エッチングレートの大きな材料
により第２の半導体層が構成される。また、上記の材料
群のうち、エッチングレートの異なる２つの材料により
第３および第４の半導体層が構成される。エッチングレ
ートの異なる２つの材料のうち、エッチングレートの小
さな材料により第３の半導体層が構成され、エッチング
レートの大きな材料により第４の半導体層が構成され
る。
グレートの異なる２つの材料により第１および第２の半
導体層が構成される。エッチングレートの異なる２つの
材料のうち、エッチングレートの小さな材料により第１
の半導体層が構成され、エッチングレートの大きな材料
により第２の半導体層が構成される。また、上記の材料
群のうち、エッチングレートの異なる２つの材料により
第３および第４の半導体層が構成される。エッチングレ
ートの異なる２つの材料のうち、エッチングレートの小
さな材料により第３の半導体層が構成され、エッチング
レートの大きな材料により第４の半導体層が構成され
る。
【００３０】以上のことから、第２の半導体層のエッチ
ングの際には、第１の半導体層をエッチング停止層とし
て利用することが可能となり、第４の半導体層のエッチ
ングの際には、第３の半導体層をエッチング停止層とし
て利用することが可能となる。これにより、第２の半導
体層および第４の半導体層の選択エッチングが可能とな
る。
ングの際には、第１の半導体層をエッチング停止層とし
て利用することが可能となり、第４の半導体層のエッチ
ングの際には、第３の半導体層をエッチング停止層とし
て利用することが可能となる。これにより、第２の半導
体層および第４の半導体層の選択エッチングが可能とな
る。
【００３１】特に、第１および第２の半導体層を構成す
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであり、第３および第４の半導体層
を構成する材料の組み合わせがＧａＡｓとＡｌＧａＡ
ｓ、ＧａＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡ
ｓまたはＩｎＧａＡｓとＩｎＰであることが好ましい。
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであり、第３および第４の半導体層
を構成する材料の組み合わせがＧａＡｓとＡｌＧａＡ
ｓ、ＧａＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡ
ｓまたはＩｎＧａＡｓとＩｎＰであることが好ましい。
【００３２】このような材料の組み合わせにより構成さ
れる第１および第２の半導体層においては、エッチング
レートの差が大きい。したがって、第２の半導体層と第
１の半導体層とのエッチング選択比が大きくなるため、
第２の半導体層を精度良く選択エッチングすることが可
能となる。
れる第１および第２の半導体層においては、エッチング
レートの差が大きい。したがって、第２の半導体層と第
１の半導体層とのエッチング選択比が大きくなるため、
第２の半導体層を精度良く選択エッチングすることが可
能となる。
【００３３】また、このような材料の組み合わせにより
構成される第３および第４の半導体層においては、エッ
チングレートの差が大きい。したがって、第４の半導体
層と第３の半導体層とのエッチング選択比が大きくなる
ため、第４の半導体層を精度良く選択エッチングするこ
とが可能となる。
構成される第３および第４の半導体層においては、エッ
チングレートの差が大きい。したがって、第４の半導体
層と第３の半導体層とのエッチング選択比が大きくなる
ため、第４の半導体層を精度良く選択エッチングするこ
とが可能となる。
【００３４】第２の発明に係る半導体装置の製造方法
は、第１の半導体層上に、第１の半導体層よりも大きい
エッチングレートを有する第２の半導体層を形成し、第
２の半導体層上に、第３の半導体層、および第３の半導
体層よりも大きいエッチングレートを有する第４の半導
体層を順に形成する工程と、第４の半導体層上に開口部
を有するマスクパターンを形成する工程と、マスクパタ
ーンの開口部内の第４の半導体層を深さ方向および横方
向に所定量エッチングすることにより第３の半導体層を
露出させる工程と、マスクパターンの開口部内の第３の
半導体層を深さ方向にエッチングすることにより第２の
半導体層を露出させる工程と、マスクパターンの開口部
内の第２の半導体層を深さ方向にエッチングすることに
より第１の半導体層を露出させる工程とを備えたもので
ある。
は、第１の半導体層上に、第１の半導体層よりも大きい
エッチングレートを有する第２の半導体層を形成し、第
２の半導体層上に、第３の半導体層、および第３の半導
体層よりも大きいエッチングレートを有する第４の半導
体層を順に形成する工程と、第４の半導体層上に開口部
を有するマスクパターンを形成する工程と、マスクパタ
ーンの開口部内の第４の半導体層を深さ方向および横方
向に所定量エッチングすることにより第３の半導体層を
露出させる工程と、マスクパターンの開口部内の第３の
半導体層を深さ方向にエッチングすることにより第２の
半導体層を露出させる工程と、マスクパターンの開口部
内の第２の半導体層を深さ方向にエッチングすることに
より第１の半導体層を露出させる工程とを備えたもので
ある。
【００３５】本発明に係る半導体装置の製造方法におい
ては、第１の半導体層上に、第２、第３および第４の半
導体層を順に形成し、第４の半導体層上に、開口部を有
するマスクパターンを形成する。この開口部内におい
て、まず、第４の半導体層を深さ方向および横方向にエ
ッチングして開口部よりも大きな寸法を有する凹部を形
成し、第３の半導体層を露出させる。次に、凹部内にお
いて露出した第３の半導体層を深さ方向にエッチング
し、第２の半導体層を露出させる。さらに、凹部内にお
いて露出した第２の半導体層を深さ方向にエッチング
し、第１の半導体層を露出させる。
ては、第１の半導体層上に、第２、第３および第４の半
導体層を順に形成し、第４の半導体層上に、開口部を有
するマスクパターンを形成する。この開口部内におい
て、まず、第４の半導体層を深さ方向および横方向にエ
ッチングして開口部よりも大きな寸法を有する凹部を形
成し、第３の半導体層を露出させる。次に、凹部内にお
いて露出した第３の半導体層を深さ方向にエッチング
し、第２の半導体層を露出させる。さらに、凹部内にお
いて露出した第２の半導体層を深さ方向にエッチング
し、第１の半導体層を露出させる。
【００３６】上記のような半導体装置の製造方法におい
ては、エッチングレートの異なる第１の半導体層と第２
の半導体層とを対にして形成するとともに、エッチング
レートの異なる第３の半導体層と第４の半導体層とを対
にして形成する。それにより、第２の半導体層のエッチ
ングにおいて、第２の半導体層よりもエッチングレート
の小さな第１の半導体層をエッチング停止層として利用
することが可能になるとともに、第４の半導体層のエッ
チングにおいて、第４の半導体層よりもエッチングレー
トの小さな第３の半導体層をエッチング停止層として利
用することが可能となる。したがって、第１の半導体層
よりもエッチングレートの大きな第２の半導体層を選択
的にエッチングすることが可能になるとともに、第３の
半導体層よりもエッチングレートの大きな第４の半導体
層を選択的にエッチングすることが可能となる。
ては、エッチングレートの異なる第１の半導体層と第２
の半導体層とを対にして形成するとともに、エッチング
レートの異なる第３の半導体層と第４の半導体層とを対
にして形成する。それにより、第２の半導体層のエッチ
ングにおいて、第２の半導体層よりもエッチングレート
の小さな第１の半導体層をエッチング停止層として利用
することが可能になるとともに、第４の半導体層のエッ
チングにおいて、第４の半導体層よりもエッチングレー
トの小さな第３の半導体層をエッチング停止層として利
用することが可能となる。したがって、第１の半導体層
よりもエッチングレートの大きな第２の半導体層を選択
的にエッチングすることが可能になるとともに、第３の
半導体層よりもエッチングレートの大きな第４の半導体
層を選択的にエッチングすることが可能となる。
【００３７】また、開口部内の第４の半導体層を深さ方
向および横方向にエッチングして凹部を形成する際にお
いて、第４の半導体層の横方向のエッチング量が大きい
場合、エッチング時間が長くなり、凹部内の第３の半導
体層が過剰にエッチングされる。しかしながら、前述の
ように次の工程で凹部内の第３の半導体層をエッチング
により除去するので、凹部内の第３の半導体層の過剰な
エッチングが素子特性に影響しない。したがって、第４
の半導体層の横方向のエッチング量を大きくすることが
可能となる。これにより、横方向の寸法が大きい凹部を
形成することが可能となる。
向および横方向にエッチングして凹部を形成する際にお
いて、第４の半導体層の横方向のエッチング量が大きい
場合、エッチング時間が長くなり、凹部内の第３の半導
体層が過剰にエッチングされる。しかしながら、前述の
ように次の工程で凹部内の第３の半導体層をエッチング
により除去するので、凹部内の第３の半導体層の過剰な
エッチングが素子特性に影響しない。したがって、第４
の半導体層の横方向のエッチング量を大きくすることが
可能となる。これにより、横方向の寸法が大きい凹部を
形成することが可能となる。
【００３８】さらに、凹部内の第２の半導体層のエッチ
ングにおいては横方向のエッチングを行う必要がなく深
さ方向のエッチングのみが行われるため、第４の半導体
層の深さ方向および横方向のエッチングに比べてエッチ
ング時間が短い。このため、凹部内の第１の半導体層が
過剰にエッチングされることはなく、エッチングの深さ
を精度良く制御することが可能となる。したがって、素
子特性を精度良く制御することが可能となり、均一な素
子特性を有する半導体装置を製造することが可能とな
る。
ングにおいては横方向のエッチングを行う必要がなく深
さ方向のエッチングのみが行われるため、第４の半導体
層の深さ方向および横方向のエッチングに比べてエッチ
ング時間が短い。このため、凹部内の第１の半導体層が
過剰にエッチングされることはなく、エッチングの深さ
を精度良く制御することが可能となる。したがって、素
子特性を精度良く制御することが可能となり、均一な素
子特性を有する半導体装置を製造することが可能とな
る。
【００３９】マスクパターンの開口部内で露出した第１
の半導体層上にゲート電極を形成する工程をさらに備え
てもよい。これにより、凹部内で露出した第１の半導体
層上にゲート電極が形成された電界効果型半導体装置が
得られる。
の半導体層上にゲート電極を形成する工程をさらに備え
てもよい。これにより、凹部内で露出した第１の半導体
層上にゲート電極が形成された電界効果型半導体装置が
得られる。
【００４０】第４の半導体層上にオーミック電極を形成
する工程をさらに備えてもよい。これにより、凹部を挟
んで対向する１対の第４の半導体層上にオーミック電極
が形成された電界効果型半導体装置が得られる。
する工程をさらに備えてもよい。これにより、凹部を挟
んで対向する１対の第４の半導体層上にオーミック電極
が形成された電界効果型半導体装置が得られる。
【００４１】また、開口部内の第４の半導体層の横方向
のエッチング量を大きくすることにより、凹部を挟んで
対向する１対の第２の半導体層の各々とゲート電極との
距離を１５０ｎｍ以上、好ましくは２００ｎｍ以上とす
ることが可能となる。これにより、良好な耐圧特性を有
する電界効果型半導体装置が得られる。
のエッチング量を大きくすることにより、凹部を挟んで
対向する１対の第２の半導体層の各々とゲート電極との
距離を１５０ｎｍ以上、好ましくは２００ｎｍ以上とす
ることが可能となる。これにより、良好な耐圧特性を有
する電界効果型半導体装置が得られる。
【００４２】また、第１および第２の半導体層を構成す
る材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であり、第３および第４の半
導体層を構成する材料がＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＰ、ＩｎＰ、ＩｎＧａＡｓおよびＡｌＩｎＡｓから
なる材料群のうちのいずれか２つの材料であってもよ
い。
る材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であり、第３および第４の半
導体層を構成する材料がＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＰ、ＩｎＰ、ＩｎＧａＡｓおよびＡｌＩｎＡｓから
なる材料群のうちのいずれか２つの材料であってもよ
い。
【００４３】上記の材料群の中からエッチングレートの
異なる材料を組み合わせ、エッチングレートの小さな材
料により第１の半導体層を構成し、エッチングレートの
大きな材料により第２の半導体層を構成する。それによ
り、第２の半導体層のエッチングの際に、第１の半導体
層をエッチング停止層として利用することが可能とな
る。また、上記の材料群の中からエッチングレートの異
なる材料を組み合わせ、エッチングレートの小さな材料
により第３の半導体層を構成し、エッチングレートの大
きな材料により第４の半導体層を構成する。それによ
り、第４の半導体層のエッチングの際に、第３の半導体
層をエッチング停止層として利用することが可能にな
る。
異なる材料を組み合わせ、エッチングレートの小さな材
料により第１の半導体層を構成し、エッチングレートの
大きな材料により第２の半導体層を構成する。それによ
り、第２の半導体層のエッチングの際に、第１の半導体
層をエッチング停止層として利用することが可能とな
る。また、上記の材料群の中からエッチングレートの異
なる材料を組み合わせ、エッチングレートの小さな材料
により第３の半導体層を構成し、エッチングレートの大
きな材料により第４の半導体層を構成する。それによ
り、第４の半導体層のエッチングの際に、第３の半導体
層をエッチング停止層として利用することが可能にな
る。
【００４４】特に、第１および第２の半導体層を構成す
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであり、第３および第４の半導体層
を構成する材料の組み合わせがＧａＡｓとＡｌＧａＡ
ｓ、ＧａＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡ
ｓまたはＩｎＧａＡｓとＩｎＰであることが好ましい。
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであり、第３および第４の半導体層
を構成する材料の組み合わせがＧａＡｓとＡｌＧａＡ
ｓ、ＧａＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡ
ｓまたはＩｎＧａＡｓとＩｎＰであることが好ましい。
【００４５】上記のような材料の組み合わせにおいて
は、エッチングレートの差が大きい。したがって、この
ような材料の組み合わせのうち、エッチングレートの小
さな材料により第１の半導体層を構成するとともに、エ
ッチングレートの大きな材料により第２の半導体層を構
成することにより、第２の半導体層と第１の半導体層と
のエッチング選択比を大きくすることができる。これに
より、エッチングレートの小さな第１の半導体層をエッ
チング停止層とし、エッチングレートの大きな第２の半
導体層を精度良く選択エッチングすることが可能とな
る。
は、エッチングレートの差が大きい。したがって、この
ような材料の組み合わせのうち、エッチングレートの小
さな材料により第１の半導体層を構成するとともに、エ
ッチングレートの大きな材料により第２の半導体層を構
成することにより、第２の半導体層と第１の半導体層と
のエッチング選択比を大きくすることができる。これに
より、エッチングレートの小さな第１の半導体層をエッ
チング停止層とし、エッチングレートの大きな第２の半
導体層を精度良く選択エッチングすることが可能とな
る。
【００４６】また、このような材料の組み合わせのう
ち、エッチングレートの小さな材料により第３の半導体
層を構成するとともに、エッチングレートの大きな材料
により第４の半導体層を構成することにより、第４の半
導体層と第３の半導体層とのエッチング選択比を大きく
することができる。これにより、エッチングレートの小
さな第３の半導体層をエッチング停止層として利用し、
エッチングレートの大きな第４の半導体層を精度良く選
択エッチングすることが可能となる。
ち、エッチングレートの小さな材料により第３の半導体
層を構成するとともに、エッチングレートの大きな材料
により第４の半導体層を構成することにより、第４の半
導体層と第３の半導体層とのエッチング選択比を大きく
することができる。これにより、エッチングレートの小
さな第３の半導体層をエッチング停止層として利用し、
エッチングレートの大きな第４の半導体層を精度良く選
択エッチングすることが可能となる。
【００４７】
【発明の実施の形態】以下、本発明に係る電界効果型半
導体装置の一例として、ＦＥＴについて説明する。
導体装置の一例として、ＦＥＴについて説明する。
【００４８】図１は本発明に係るＦＥＴの一例を示す模
式的断面図である。図１において、ＧａＡｓ基板５０上
に、厚さ８００ｎｍのアンドープのＧａＡｓバッファ層
１、厚さ１０ｎｍのアンドープのＩｎ0.2 Ｇａ0.8 Ａｓ
層２、厚さ２ｎｍのアンドープのＡｌ0.22Ｇａ0.78Ａｓ
層３、厚さ３０ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチ
ング停止層４、厚さ８０ｎｍのｎ−ＧａＡｓキャップ層
５ａ，５ｂ、厚さ６ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓエ
ッチング停止層６ａ，６ｂおよび厚さ１５ｎｍのｎ−Ｇ
ａＡｓキャップ層７ａ，７ｂが順に積層されている。
式的断面図である。図１において、ＧａＡｓ基板５０上
に、厚さ８００ｎｍのアンドープのＧａＡｓバッファ層
１、厚さ１０ｎｍのアンドープのＩｎ0.2 Ｇａ0.8 Ａｓ
層２、厚さ２ｎｍのアンドープのＡｌ0.22Ｇａ0.78Ａｓ
層３、厚さ３０ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチ
ング停止層４、厚さ８０ｎｍのｎ−ＧａＡｓキャップ層
５ａ，５ｂ、厚さ６ｎｍのｎ−Ａｌ0.22Ｇａ0.78Ａｓエ
ッチング停止層６ａ，６ｂおよび厚さ１５ｎｍのｎ−Ｇ
ａＡｓキャップ層７ａ，７ｂが順に積層されている。
【００４９】なお、この場合のｎ型ドーパントとして
は、Ｓｉが用いられている。ｎ−Ａｌ 0.22Ｇａ0.78Ａｓ
エッチング停止層４，６ａ，６ｂの電子濃度は２×１０
18ｃｍ -3であり、ｎ−ＧａＡｓキャップ層５ａ，５ｂ，
７ａ，７ｂの電子濃度は３×１０18ｃｍ-3である。
は、Ｓｉが用いられている。ｎ−Ａｌ 0.22Ｇａ0.78Ａｓ
エッチング停止層４，６ａ，６ｂの電子濃度は２×１０
18ｃｍ -3であり、ｎ−ＧａＡｓキャップ層５ａ，５ｂ，
７ａ，７ｂの電子濃度は３×１０18ｃｍ-3である。
【００５０】ｎ−ＧａＡｓキャップ層５ａ、ｎ−Ａｌ
0.22Ｇａ0.78Ａｓエッチング停止層６ａおよびｎ−Ｇａ
Ａｓキャップ層７ａから構成される領域と、ｎ−ＧａＡ
ｓキャップ層５ｂ，ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチン
グ停止層６ｂおよびｎ−ＧａＡｓキャップ層７ｂから構
成される領域との間には、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエ
ッチング停止層４が露出するように凹部（リセス）が形
成されている。
0.22Ｇａ0.78Ａｓエッチング停止層６ａおよびｎ−Ｇａ
Ａｓキャップ層７ａから構成される領域と、ｎ−ＧａＡ
ｓキャップ層５ｂ，ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチン
グ停止層６ｂおよびｎ−ＧａＡｓキャップ層７ｂから構
成される領域との間には、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエ
ッチング停止層４が露出するように凹部（リセス）が形
成されている。
【００５１】ここで、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチ
ング停止層４とｎ−ＧａＡｓキャップ層５ａ，５ｂとを
第１半導体層対２５とする。また、ｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６ａ，６ｂとｎ−ＧａＡｓキ
ャップ層７ａ，７ｂとを第２半導体層対２６とする。こ
のように、図１に示すＦＥＴは、ｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層とｎ−ＧａＡｓキャップ層とが一
組になって構成される半導体層対を２対有する。
ング停止層４とｎ−ＧａＡｓキャップ層５ａ，５ｂとを
第１半導体層対２５とする。また、ｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６ａ，６ｂとｎ−ＧａＡｓキ
ャップ層７ａ，７ｂとを第２半導体層対２６とする。こ
のように、図１に示すＦＥＴは、ｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層とｎ−ＧａＡｓキャップ層とが一
組になって構成される半導体層対を２対有する。
【００５２】第１半導体層対２５において、ｎ−Ａｌ
0.22Ｇａ0.78Ａｓエッチング停止層４のエッチングレー
トと、ｎ−ＧａＡｓキャップ層５ａ，５ｂのエッチング
レートとは異なる。ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチン
グ停止層４のエッチングレートは３．５ｎｍ／ｍｉｎで
あり、ｎ−ＧａＡｓキャップ層５ａ，５ｂのエッチング
レートは３００ｎｍ／ｍｉｎである。このように、第１
半導体層対２５においては、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ
エッチング停止層４の方が、ｎ−ＧａＡｓキャップ層５
ａ，５ｂよりも、エッチングレートが小さい。
0.22Ｇａ0.78Ａｓエッチング停止層４のエッチングレー
トと、ｎ−ＧａＡｓキャップ層５ａ，５ｂのエッチング
レートとは異なる。ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチン
グ停止層４のエッチングレートは３．５ｎｍ／ｍｉｎで
あり、ｎ−ＧａＡｓキャップ層５ａ，５ｂのエッチング
レートは３００ｎｍ／ｍｉｎである。このように、第１
半導体層対２５においては、ｎ−Ａｌ0.22Ｇａ0.78Ａｓ
エッチング停止層４の方が、ｎ−ＧａＡｓキャップ層５
ａ，５ｂよりも、エッチングレートが小さい。
【００５３】また、第２半導体層対２６においても、第
１半導体層対２５と同様、ｎ−Ａｌ 0.22Ｇａ0.78Ａｓエ
ッチング停止層６ａ，６ｂのエッチングレートと、ｎ−
ＧａＡｓキャップ層７ａ，７ｂのエッチングレートとは
異なる。ｎ−Ａｌ0.22Ｇａ0. 78Ａｓエッチング停止層６
ａ，６ｂのエッチングレートは３．５ｎｍ／ｍｉｎであ
り、ｎ−ＧａＡｓキャップ層７ａ，７ｂのエッチングレ
ートは３００ｎｍ／ｍｉｎである。このように、第２半
導体層対２６においては、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓエ
ッチング停止層６ａ，６ｂの方が、ｎ−ＧａＡｓキャッ
プ層７ａ，７ｂよりも、エッチングレートが小さい。
１半導体層対２５と同様、ｎ−Ａｌ 0.22Ｇａ0.78Ａｓエ
ッチング停止層６ａ，６ｂのエッチングレートと、ｎ−
ＧａＡｓキャップ層７ａ，７ｂのエッチングレートとは
異なる。ｎ−Ａｌ0.22Ｇａ0. 78Ａｓエッチング停止層６
ａ，６ｂのエッチングレートは３．５ｎｍ／ｍｉｎであ
り、ｎ−ＧａＡｓキャップ層７ａ，７ｂのエッチングレ
ートは３００ｎｍ／ｍｉｎである。このように、第２半
導体層対２６においては、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓエ
ッチング停止層６ａ，６ｂの方が、ｎ−ＧａＡｓキャッ
プ層７ａ，７ｂよりも、エッチングレートが小さい。
【００５４】凹部内の露出したｎ−Ａｌ0.22Ｇａ0.78Ａ
ｓエッチング停止層４上に、ゲート電極９が形成されて
いる。また、ｎ−ＧａＡｓキャップ層７ａ上にソース電
極８が形成されており、ｎ−ＧａＡｓキャップ層７ｂ上
にドレイン電極１０が形成されている。ゲート電極９
は、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４にシ
ョットキ接触している。また、ソース電極８およびドレ
イン電極１０は、それぞれｎ−ＧａＡｓキャップ層７ａ
およびｎ−ＧａＡｓキャップ層７ｂにオーミック接触し
ている。
ｓエッチング停止層４上に、ゲート電極９が形成されて
いる。また、ｎ−ＧａＡｓキャップ層７ａ上にソース電
極８が形成されており、ｎ−ＧａＡｓキャップ層７ｂ上
にドレイン電極１０が形成されている。ゲート電極９
は、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４にシ
ョットキ接触している。また、ソース電極８およびドレ
イン電極１０は、それぞれｎ−ＧａＡｓキャップ層７ａ
およびｎ−ＧａＡｓキャップ層７ｂにオーミック接触し
ている。
【００５５】ｎ−ＧａＡｓキャップ層５ａとゲート電極
９との距離ｄ1 およびｎ−ＧａＡｓキャップ層５ｂとゲ
ート電極９との距離ｄ3 はそれぞれ３００ｎｍであり、
ゲート電極９のゲート長ｄ2 は０．４μｍである。この
ように、ｎ−ＧａＡｓキャップ層５ａ，５ｂとゲート電
極９との距離ｄ1 ，ｄ3 を大きくすることにより、良好
なゲート耐圧特性が得られる。
９との距離ｄ1 およびｎ−ＧａＡｓキャップ層５ｂとゲ
ート電極９との距離ｄ3 はそれぞれ３００ｎｍであり、
ゲート電極９のゲート長ｄ2 は０．４μｍである。この
ように、ｎ−ＧａＡｓキャップ層５ａ，５ｂとゲート電
極９との距離ｄ1 ，ｄ3 を大きくすることにより、良好
なゲート耐圧特性が得られる。
【００５６】図２〜図４は、図１に示すＦＥＴの製造工
程を示す模式的断面図である。まず、図２（ａ）に示す
ように、ＧａＡｓ基板５０上に、ＧａＡｓバッファ層
１、Ｉｎ0.2 Ｇａ0.8 Ａｓ層２、Ａｌ0.22Ｇａ0.78Ａｓ
層３、ｎ−Ａｌ0.22Ｇａ 0.78Ａｓエッチング停止層４、
ｎ−ＧａＡｓキャップ層５、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓ
エッチング停止層６およびｎ−ＧａＡｓキャップ層７を
順にエピタキシャル成長させる。
程を示す模式的断面図である。まず、図２（ａ）に示す
ように、ＧａＡｓ基板５０上に、ＧａＡｓバッファ層
１、Ｉｎ0.2 Ｇａ0.8 Ａｓ層２、Ａｌ0.22Ｇａ0.78Ａｓ
層３、ｎ−Ａｌ0.22Ｇａ 0.78Ａｓエッチング停止層４、
ｎ−ＧａＡｓキャップ層５、ｎ−Ａｌ0.22Ｇａ0. 78Ａｓ
エッチング停止層６およびｎ−ＧａＡｓキャップ層７を
順にエピタキシャル成長させる。
【００５７】次に、図２（ｂ）に示すように、ｎ−Ｇａ
Ａｓキャップ層７上の所定領域にフォトレジスト１９を
形成し、酒石酸系エッチャントにより、フォトレジスト
形成領域以外の領域をエッチングする。この後、フォト
レジスト１９を除去し、図３（ｃ）に示すようなメサパ
ターンを形成する。
Ａｓキャップ層７上の所定領域にフォトレジスト１９を
形成し、酒石酸系エッチャントにより、フォトレジスト
形成領域以外の領域をエッチングする。この後、フォト
レジスト１９を除去し、図３（ｃ）に示すようなメサパ
ターンを形成する。
【００５８】続いて、図３（ｄ）に示すように、メサパ
ターンの両側面からそれぞれ上面に至るソース電極形成
領域およびドレイン電極形成領域に開口部を有するフォ
トレジスト２０を形成する。その後、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に蒸着し、リフトオフ法により、フ
ォトレジスト２０上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
をフォトレジスト２０とともに除去し、図３（ｅ）に示
すようなソース電極８およびドレイン電極１０を形成す
る。さらに、４００℃で２分間熱処理し、合金化を行
う。
ターンの両側面からそれぞれ上面に至るソース電極形成
領域およびドレイン電極形成領域に開口部を有するフォ
トレジスト２０を形成する。その後、ＡｕＧｅ膜、Ｎｉ
膜およびＡｕ膜を順に蒸着し、リフトオフ法により、フ
ォトレジスト２０上のＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜
をフォトレジスト２０とともに除去し、図３（ｅ）に示
すようなソース電極８およびドレイン電極１０を形成す
る。さらに、４００℃で２分間熱処理し、合金化を行
う。
【００５９】次に、図３（ｆ）に示すように、ｎ−Ｇａ
Ａｓキャップ層７上のゲート電極形成領域に開口部を有
するフォトレジスト２１を形成する。さらに、図４
（ｇ）に示すように、このフォトレジスト２１を用い
て、クエン酸系エッチャント（クエン酸：過酸化水素＝
５：２）により、開口部内のｎ−ＧａＡｓキャップ層７
を、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層６が露
出するまでエッチングする。
Ａｓキャップ層７上のゲート電極形成領域に開口部を有
するフォトレジスト２１を形成する。さらに、図４
（ｇ）に示すように、このフォトレジスト２１を用い
て、クエン酸系エッチャント（クエン酸：過酸化水素＝
５：２）により、開口部内のｎ−ＧａＡｓキャップ層７
を、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層６が露
出するまでエッチングする。
【００６０】上記のエッチングの際には、第２半導体層
対２６（図１参照）のうちのエッチングレートの大きな
ｎ−ＧａＡｓキャップ層７において、深さ方向にエッチ
ングが行われるとともに、横方向にサイドエッチングが
行われる。この場合のｎ−ＧａＡｓキャップ層７のサイ
ドエッチング量Ｓ1 は３００ｎｍとする。このようにし
て、エッチングにより、１対のｎ−ＧａＡｓキャップ層
７ａ，７ｂを形成し、ｎ−ＧａＡｓキャップ層７ａとｎ
−ＧａＡｓキャップ層７ｂとの間に凹部を形成する。
対２６（図１参照）のうちのエッチングレートの大きな
ｎ−ＧａＡｓキャップ層７において、深さ方向にエッチ
ングが行われるとともに、横方向にサイドエッチングが
行われる。この場合のｎ−ＧａＡｓキャップ層７のサイ
ドエッチング量Ｓ1 は３００ｎｍとする。このようにし
て、エッチングにより、１対のｎ−ＧａＡｓキャップ層
７ａ，７ｂを形成し、ｎ−ＧａＡｓキャップ層７ａとｎ
−ＧａＡｓキャップ層７ｂとの間に凹部を形成する。
【００６１】上記のｎ−ＧａＡｓキャップ層７のエッチ
ングにおいては、ｎ−ＧａＡｓキャップ層７とｎ−Ａｌ
0.22Ｇａ0.78Ａｓエッチング停止層６とのエッチングレ
ートが異なることを利用する。すなわち、ｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層６よりもエッチングレー
トの大きなｎ−ＧａＡｓキャップ層７を選択的にエッチ
ングし、エッチングレートの小さなｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６においてエッチングを停止
する。なお、上記のエッチングにおいては、サイドエッ
チング量Ｓ1 が３００ｎｍと大きいので、エッチング時
間が長くなる。このため、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエ
ッチング停止層６が、深さ方向に３〜５ｎｍ程度、過剰
にエッチングされる。
ングにおいては、ｎ−ＧａＡｓキャップ層７とｎ−Ａｌ
0.22Ｇａ0.78Ａｓエッチング停止層６とのエッチングレ
ートが異なることを利用する。すなわち、ｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層６よりもエッチングレー
トの大きなｎ−ＧａＡｓキャップ層７を選択的にエッチ
ングし、エッチングレートの小さなｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６においてエッチングを停止
する。なお、上記のエッチングにおいては、サイドエッ
チング量Ｓ1 が３００ｎｍと大きいので、エッチング時
間が長くなる。このため、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエ
ッチング停止層６が、深さ方向に３〜５ｎｍ程度、過剰
にエッチングされる。
【００６２】続いて、図４（ｈ）に示すように、凹部内
で露出したｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
６を、ｎ−ＧａＡｓキャップ層５が露出するまでエッチ
ングする。この場合のエッチングにおいては、深さ方向
にエッチングが行われる。このようにして、１対のｎ−
Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層６ａ，６ｂを形
成する。
で露出したｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
６を、ｎ−ＧａＡｓキャップ層５が露出するまでエッチ
ングする。この場合のエッチングにおいては、深さ方向
にエッチングが行われる。このようにして、１対のｎ−
Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層６ａ，６ｂを形
成する。
【００６３】次に、図４（ｇ）の工程において前述した
クエン酸系エッチャントを用いて、図４（ｉ）に示すよ
うに、凹部内で露出したｎ−ＧａＡｓキャップ層５を、
ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が露出す
るまで深さ方向にエッチングする。このようにして、１
対のｎ−ＧａＡｓキャップ層５ａ，５ｂを形成する。
クエン酸系エッチャントを用いて、図４（ｉ）に示すよ
うに、凹部内で露出したｎ−ＧａＡｓキャップ層５を、
ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が露出す
るまで深さ方向にエッチングする。このようにして、１
対のｎ−ＧａＡｓキャップ層５ａ，５ｂを形成する。
【００６４】上記のような第１半導体層対２５（図１参
照）のうちのエッチングレートの大きなｎ−ＧａＡｓキ
ャップ層５のエッチングにおいては、ｎ−ＧａＡｓキャ
ップ層５とｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
６とのエッチングレートが異なることを利用し、ｎ−Ａ
ｌ0.22Ｇａ0.78Ａｓエッチング停止層４よりもエッチン
グレートの大きなｎ−ＧａＡｓキャップ層５を選択的に
エッチングし、エッチングレートの小さなｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層４においてエッチングを
停止する。
照）のうちのエッチングレートの大きなｎ−ＧａＡｓキ
ャップ層５のエッチングにおいては、ｎ−ＧａＡｓキャ
ップ層５とｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層
６とのエッチングレートが異なることを利用し、ｎ−Ａ
ｌ0.22Ｇａ0.78Ａｓエッチング停止層４よりもエッチン
グレートの大きなｎ−ＧａＡｓキャップ層５を選択的に
エッチングし、エッチングレートの小さなｎ−Ａｌ0.22
Ｇａ0.78Ａｓエッチング停止層４においてエッチングを
停止する。
【００６５】なお、この場合のエッチングにおいては、
サイドエッチングを行う必要がなく、深さ方向のエッチ
ングのみが行われる。このため、エッチング時間が短
く、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が過
剰にエッチングされることはない。したがって、いわゆ
る選択エッチングが可能である。ｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層４が露出した時点でエッチングを
停止することにより、エッチングの深さを正確に制御す
ることができる。
サイドエッチングを行う必要がなく、深さ方向のエッチ
ングのみが行われる。このため、エッチング時間が短
く、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が過
剰にエッチングされることはない。したがって、いわゆ
る選択エッチングが可能である。ｎ−Ａｌ0.22Ｇａ0.78
Ａｓエッチング停止層４が露出した時点でエッチングを
停止することにより、エッチングの深さを正確に制御す
ることができる。
【００６６】最後に、Ｔｉ膜およびＡｌ膜を順に蒸着
し、リフトオフ法により、フォトレジスト２１上のＴｉ
膜およびＡｌ膜をフォトレジスト２１とともに除去し
て、図４（ｊ）に示すように、凹部内で露出したｎ−Ａ
ｌ0.22Ｇａ0.78Ａｓエッチング停止層４上にゲート電極
９を形成する。
し、リフトオフ法により、フォトレジスト２１上のＴｉ
膜およびＡｌ膜をフォトレジスト２１とともに除去し
て、図４（ｊ）に示すように、凹部内で露出したｎ−Ａ
ｌ0.22Ｇａ0.78Ａｓエッチング停止層４上にゲート電極
９を形成する。
【００６７】上記のＦＥＴの製造方法においては、図４
（ｇ）に示すｎ−ＧａＡｓキャップ層７のエッチングの
際に、サイドエッチング量を大きくすることにより凹部
内のｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層６が過
剰にエッチングされる。しかしながら、過剰にエッチン
グされた凹部内のｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング
停止層６は、図４（ｈ）に示すように、エッチングによ
り除去される。したがって、凹部内のｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６の過剰なエッチングが、Ｆ
ＥＴの素子特性に影響することはない。
（ｇ）に示すｎ−ＧａＡｓキャップ層７のエッチングの
際に、サイドエッチング量を大きくすることにより凹部
内のｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層６が過
剰にエッチングされる。しかしながら、過剰にエッチン
グされた凹部内のｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング
停止層６は、図４（ｈ）に示すように、エッチングによ
り除去される。したがって、凹部内のｎ−Ａｌ0.22Ｇａ
0.78Ａｓエッチング停止層６の過剰なエッチングが、Ｆ
ＥＴの素子特性に影響することはない。
【００６８】また、前述のように、図４（ｉ）に示すｎ
−ＧａＡｓキャップ層５のエッチングにおいて、エッチ
ングの深さを正確に制御することができるため、ＦＥＴ
の素子特性を精度良く制御することが可能となり、均一
な素子特性を有するＦＥＴを製造することができる。
−ＧａＡｓキャップ層５のエッチングにおいて、エッチ
ングの深さを正確に制御することができるため、ＦＥＴ
の素子特性を精度良く制御することが可能となり、均一
な素子特性を有するＦＥＴを製造することができる。
【００６９】以上のように、上記のＦＥＴの製造方法に
よれば、良好なゲート耐圧特性を有しかつ制御性が高く
均一な素子特性を有するＦＥＴを製造することが可能と
なる。
よれば、良好なゲート耐圧特性を有しかつ制御性が高く
均一な素子特性を有するＦＥＴを製造することが可能と
なる。
【００７０】なお、上記のＦＥＴにおいては、第１およ
び第２半導体層対２５，２６のｎ−キャップ層およびｎ
−エッチング停止層の材料として、ＧａＡｓとＡｌ0.22
Ｇａ 0.78Ａｓとを組み合わせているが、第１および第２
半導体層対２５，２６の材料の組み合わせはこれ以外で
あってもよい。例えば、ＧａＡｓ、Ａｌ0.22Ｇａ0.78Ａ
ｓ、Ａｌ0.52Ｉｎ0.48Ａｓ、Ｉｎ0.49Ｇａ0.51Ｐ、Ｉｎ
Ｐ、Ｉｎ0.2 Ｇａ0.8ＡｓおよびＩｎ0.53Ｇａ0.47Ａｓ
から構成される材料群のうち、両者のエッチングレート
の比、すなわち、エッチング選択比が大きくなるいずれ
か２つの材料を組み合わせてもよい。この場合、エッチ
ングレートの大きな材料により、ｎ−キャップ層を構成
するとともに、エッチングレートの小さな材料によりｎ
−エッチング停止層を構成する。これらの材料のクエン
酸系エッチャントに対するエッチングレートを表１に示
す。
び第２半導体層対２５，２６のｎ−キャップ層およびｎ
−エッチング停止層の材料として、ＧａＡｓとＡｌ0.22
Ｇａ 0.78Ａｓとを組み合わせているが、第１および第２
半導体層対２５，２６の材料の組み合わせはこれ以外で
あってもよい。例えば、ＧａＡｓ、Ａｌ0.22Ｇａ0.78Ａ
ｓ、Ａｌ0.52Ｉｎ0.48Ａｓ、Ｉｎ0.49Ｇａ0.51Ｐ、Ｉｎ
Ｐ、Ｉｎ0.2 Ｇａ0.8ＡｓおよびＩｎ0.53Ｇａ0.47Ａｓ
から構成される材料群のうち、両者のエッチングレート
の比、すなわち、エッチング選択比が大きくなるいずれ
か２つの材料を組み合わせてもよい。この場合、エッチ
ングレートの大きな材料により、ｎ−キャップ層を構成
するとともに、エッチングレートの小さな材料によりｎ
−エッチング停止層を構成する。これらの材料のクエン
酸系エッチャントに対するエッチングレートを表１に示
す。
【００７１】
【表１】
【００７２】表１に示すように、エッチング選択比の大
きな組み合わせは、例えばＧａＡｓとＡｌ0.22Ｇａ0.78
Ａｓ、ＧａＡｓとＩｎ0.49Ｇａ0.51Ｐ、Ｉｎ0.53Ｇａ
0.47ＡｓとＡｌ0.52Ｉｎ0.48ＡｓおよびＩｎ0.53Ｇａ
0.47ＡｓとＩｎＰであり、各々の組み合わせにおけるエ
ッチング選択比は、それぞれ８６、４００、４２および
５００である。第１および第２半導体層対２５，２６の
材料として、上記に挙げた材料を組み合わせることが好
ましい。
きな組み合わせは、例えばＧａＡｓとＡｌ0.22Ｇａ0.78
Ａｓ、ＧａＡｓとＩｎ0.49Ｇａ0.51Ｐ、Ｉｎ0.53Ｇａ
0.47ＡｓとＡｌ0.52Ｉｎ0.48ＡｓおよびＩｎ0.53Ｇａ
0.47ＡｓとＩｎＰであり、各々の組み合わせにおけるエ
ッチング選択比は、それぞれ８６、４００、４２および
５００である。第１および第２半導体層対２５，２６の
材料として、上記に挙げた材料を組み合わせることが好
ましい。
【００７３】特に、ＧａＡｓからなる基板上に形成する
第１および第２半導体層対２５，２６の材料の組み合わ
せがＧａＡｓとＡｌＧａＡｓ、またはＧａＡｓとＩｎ
0.49Ｇａ0.51Ｐである場合と、ＩｎＰからなる基板上に
形成する第１および第２半導体層対２５，２６の材料の
組み合わせがＩｎ0.53Ｇａ0.47ＡｓとＡｌ0.52Ｉｎ0.48
Ａｓ、またはＩｎ0.53Ｇａ0.47ＡｓとＩｎＰである場合
とにおいては、基板と各半導体層とが格子整合するた
め、各半導体層の膜厚に対する制限がない。したがっ
て、このような材料系を、第１および第２の半導体層対
の材料として用いることが好ましい。
第１および第２半導体層対２５，２６の材料の組み合わ
せがＧａＡｓとＡｌＧａＡｓ、またはＧａＡｓとＩｎ
0.49Ｇａ0.51Ｐである場合と、ＩｎＰからなる基板上に
形成する第１および第２半導体層対２５，２６の材料の
組み合わせがＩｎ0.53Ｇａ0.47ＡｓとＡｌ0.52Ｉｎ0.48
Ａｓ、またはＩｎ0.53Ｇａ0.47ＡｓとＩｎＰである場合
とにおいては、基板と各半導体層とが格子整合するた
め、各半導体層の膜厚に対する制限がない。したがっ
て、このような材料系を、第１および第２の半導体層対
の材料として用いることが好ましい。
【００７４】また、上記においては、本発明をシングル
ヘテロ構造を有するＦＥＴに適用した場合について説明
したが、これ以外にも、本発明は、ダブルヘテロ構造ま
たはＴＭＴ（Two-Mode channel Transistor)構造を有す
る電界効果型半導体装置に適用することも可能である。
さらに、ＦＥＴ以外のリセス構造を有するヘテロ接合素
子において適用することも可能である。
ヘテロ構造を有するＦＥＴに適用した場合について説明
したが、これ以外にも、本発明は、ダブルヘテロ構造ま
たはＴＭＴ（Two-Mode channel Transistor)構造を有す
る電界効果型半導体装置に適用することも可能である。
さらに、ＦＥＴ以外のリセス構造を有するヘテロ接合素
子において適用することも可能である。
【００７５】
【実施例】［実施例１］図２〜図４に示す製造方法によ
り、ｎ−ＧａＡｓキャップ層５ａ，５ｂとゲート電極９
との距離ｄ1 ，ｄ3 が３００ｎｍである図１のＦＥＴを
作製し、このＦＥＴの素子特性について調べた。
り、ｎ−ＧａＡｓキャップ層５ａ，５ｂとゲート電極９
との距離ｄ1 ，ｄ3 が３００ｎｍである図１のＦＥＴを
作製し、このＦＥＴの素子特性について調べた。
【００７６】［実施例２］図１に示すＦＥＴと同様の構
造を有し、ｎ−ＧａＡｓキャップ層とゲート電極との距
離が１００、２００、３００および４００ｎｍであるＦ
ＥＴをそれぞれ作製した。
造を有し、ｎ−ＧａＡｓキャップ層とゲート電極との距
離が１００、２００、３００および４００ｎｍであるＦ
ＥＴをそれぞれ作製した。
【００７７】各ＦＥＴは、図２〜図４に示す製造方法と
同様にして作製し、図４（ｃ）におけるサイドエッチン
グ量Ｓ1 を、それぞれ１００、２００、３００および４
００ｎｍとした。
同様にして作製し、図４（ｃ）におけるサイドエッチン
グ量Ｓ1 を、それぞれ１００、２００、３００および４
００ｎｍとした。
【００７８】上記の各ＦＥＴについてドレイン電流を測
定し、各ＦＥＴのドレイン電流の標準偏差を求めた。
定し、各ＦＥＴのドレイン電流の標準偏差を求めた。
【００７９】［比較例１］図７および図８に示す方法に
より、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂとゲート
電極９との距離ｄ4 ，ｄ6 が３００ｎｍである図６のＦ
ＥＴを作製し、このＦＥＴの素子特性について調べた。
より、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂとゲート
電極９との距離ｄ4 ，ｄ6 が３００ｎｍである図６のＦ
ＥＴを作製し、このＦＥＴの素子特性について調べた。
【００８０】［比較例２］図６に示すＦＥＴと同様の構
造を有し、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂとゲ
ート電極９との距離ｄ4 ，ｄ6 が１００ｎｍであるＦＥ
Ｔを作製し、このＦＥＴの素子特性について調べた。
造を有し、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂとゲ
ート電極９との距離ｄ4 ，ｄ6 が１００ｎｍであるＦＥ
Ｔを作製し、このＦＥＴの素子特性について調べた。
【００８１】比較例２におけるＦＥＴは、サイドエッチ
ング量Ｓ2 を１００ｎｍとした点を除いて、比較例１と
同様に、図７および図８に示す製造方法により製造し
た。
ング量Ｓ2 を１００ｎｍとした点を除いて、比較例１と
同様に、図７および図８に示す製造方法により製造し
た。
【００８２】［比較例３］図６に示すＦＥＴと同様の構
造を有し、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂとゲ
ート電極９との距離ｄ4 ，ｄ6 が１００、２００、３０
０および４００ｎｍであるＦＥＴをそれぞれ作製した。
造を有し、ｎ−ＧａＡｓキャップ層１５ａ，１５ｂとゲ
ート電極９との距離ｄ4 ，ｄ6 が１００、２００、３０
０および４００ｎｍであるＦＥＴをそれぞれ作製した。
【００８３】各ＦＥＴは、図７および図８に示す製造方
法と同様にして作製し、図８（ｅ）におけるサイドエッ
チング量Ｓ2 は、それぞれ１００、２００、３００およ
び４００ｎｍとした。
法と同様にして作製し、図８（ｅ）におけるサイドエッ
チング量Ｓ2 は、それぞれ１００、２００、３００およ
び４００ｎｍとした。
【００８４】上記の各ＦＥＴについてドレイン電流を測
定し、各ＦＥＴにおけるドレイン電流の標準偏差を求め
た。
定し、各ＦＥＴにおけるドレイン電流の標準偏差を求め
た。
【００８５】実施例１、比較例１および比較例２の結果
を表２に示す。また、実施例２および比較例３の結果を
図５に示す。上記の各ＦＥＴのゲート電極９のゲート長
ｄ2，ｄ5 は０．４μｍである。
を表２に示す。また、実施例２および比較例３の結果を
図５に示す。上記の各ＦＥＴのゲート電極９のゲート長
ｄ2，ｄ5 は０．４μｍである。
【００８６】
【表２】
【００８７】表２に示すように、実施例１および比較例
１のＦＥＴは、比較例２のＦＥＴよりもサイドエッチン
グ量が大きいため、比較例２のＦＥＴよりもゲート耐圧
が大きい。
１のＦＥＴは、比較例２のＦＥＴよりもサイドエッチン
グ量が大きいため、比較例２のＦＥＴよりもゲート耐圧
が大きい。
【００８８】また、比較例１のＦＥＴでは、凹部の形成
の際にエッチングの深さを精度良く制御することが困難
であり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層１
４が過剰にエッチングされる。このため、比較例１のＦ
ＥＴは、相互コンダクタンス、ドレイン電流およびしき
い値電圧における標準偏差が大きく、素子特性のばらつ
きが大きい。
の際にエッチングの深さを精度良く制御することが困難
であり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層１
４が過剰にエッチングされる。このため、比較例１のＦ
ＥＴは、相互コンダクタンス、ドレイン電流およびしき
い値電圧における標準偏差が大きく、素子特性のばらつ
きが大きい。
【００８９】これに対し、実施例１のＦＥＴにおいて
は、第１半導体層対２５のｎ−Ａｌ0. 22Ｇａ0.78Ａｓエ
ッチング停止層４が過剰にエッチングされることはな
く、エッチングの深さを精度良く制御することができ
る。したがって、実施例１のＦＥＴは、サイドエッチン
グ量の小さな比較例２のＦＥＴと同様に、相互コンダク
タンス、ドレイン電流およびしきい値電圧における標準
偏差が小さく、素子特性のばらつきが小さい。このよう
に、実施例１のＦＥＴにおいては、素子特性を精度良く
制御することが可能である。
は、第１半導体層対２５のｎ−Ａｌ0. 22Ｇａ0.78Ａｓエ
ッチング停止層４が過剰にエッチングされることはな
く、エッチングの深さを精度良く制御することができ
る。したがって、実施例１のＦＥＴは、サイドエッチン
グ量の小さな比較例２のＦＥＴと同様に、相互コンダク
タンス、ドレイン電流およびしきい値電圧における標準
偏差が小さく、素子特性のばらつきが小さい。このよう
に、実施例１のＦＥＴにおいては、素子特性を精度良く
制御することが可能である。
【００９０】一方、図５に示すように、比較例３におい
ては、サイドエッチング量が２００ｎｍよりも大きくな
ると、エッチングの深さを精度良く制御することが困難
となり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層１
４が過剰にエッチングされる。それにより、ドレイン電
流の標準偏差が大きくなり、ＦＥＴの素子特性のばらつ
きが大きくなる。
ては、サイドエッチング量が２００ｎｍよりも大きくな
ると、エッチングの深さを精度良く制御することが困難
となり、ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層１
４が過剰にエッチングされる。それにより、ドレイン電
流の標準偏差が大きくなり、ＦＥＴの素子特性のばらつ
きが大きくなる。
【００９１】これに対し、実施例２においては、サイド
エッチング量が大きい場合にもエッチングの深さを精度
良く制御することが可能であり、第１半導体層対２５の
ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が過剰に
エッチングされることはない。したがって、ドレイン電
流の標準偏差が小さく、ほぼ一定となる。このため、Ｆ
ＥＴの素子特性のばらつきが小さい。
エッチング量が大きい場合にもエッチングの深さを精度
良く制御することが可能であり、第１半導体層対２５の
ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチング停止層４が過剰に
エッチングされることはない。したがって、ドレイン電
流の標準偏差が小さく、ほぼ一定となる。このため、Ｆ
ＥＴの素子特性のばらつきが小さい。
【図面の簡単な説明】
【図１】本発明に係る電界効果型半導体装置の一例を示
すＦＥＴの模式的断面図である。
すＦＥＴの模式的断面図である。
【図２】図１に示すＦＥＴの製造工程を示す模式的断面
図である。
図である。
【図３】図１に示すＦＥＴの製造工程を示す模式的断面
図である。
図である。
【図４】図１に示すＦＥＴの製造工程を示す模式的断面
図である。
図である。
【図５】実施例２および比較例３のＦＥＴにおけるサイ
ドエッチング量に対するドレイン電流の標準偏差の測定
結果を示す図である。
ドエッチング量に対するドレイン電流の標準偏差の測定
結果を示す図である。
【図６】従来のＦＥＴの一例を示す模式的断面図であ
る。
る。
【図７】図６に示すＦＥＴの製造工程を示す模式的断面
図である。
図である。
【図８】図６に示すＦＥＴの製造工程を示す模式的断面
図である。
図である。
１ ＧａＡｓバッファ層 ２ Ｉｎ0.2 Ｇａ0.8 Ａｓ層 ３ Ａｌ0.22Ｇａ0.78Ａｓ層 ４，６，６ａ，６ｂ ｎ−Ａｌ0.22Ｇａ0.78Ａｓエッチ
ング停止層 ５，５ａ，５ｂ，７，７ａ，７ｂ ｎ−ＧａＡｓキャッ
プ層 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 ２５ 第１半導体層対 ２６ 第２半導体層対 ５０ ＧａＡｓ基板
ング停止層 ５，５ａ，５ｂ，７，７ａ，７ｂ ｎ−ＧａＡｓキャッ
プ層 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 ２５ 第１半導体層対 ２６ 第２半導体層対 ５０ ＧａＡｓ基板
Claims (8)
- 【請求項１】 第１の半導体層上に、第２の半導体層、
第３の半導体層、および第４の半導体層が順に形成さ
れ、前記第２の半導体層は前記第１の半導体層よりも大
きいエッチングレートを有し、前記第４の半導体層は前
記第３の半導体層よりも大きいエッチングレートを有
し、前記第４の半導体層、前記第３の半導体層および前
記第２の半導体層の中央部に前記第１の半導体層が露出
するように凹部が形成され、前記凹部内で露出した前記
第１の半導体層上にゲート電極が形成され、前記凹部を
挟んで対向する前記第４の半導体層上にそれぞれオーミ
ック電極が形成されたことを特徴とする電界効果型半導
体装置。 - 【請求項２】 前記第１および第２の半導体層を構成す
る材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であり、前記第３および第４
の半導体層を構成する材料がＧａＡｓ、ＡｌＧａＡｓ、
ＩｎＧａＰ、ＩｎＰ、ＩｎＧａＡｓおよびＡｌＩｎＡｓ
からなる材料群のうちのいずれか２つの材料であること
を特徴とする請求項１記載の電界効果型半導体装置。 - 【請求項３】 前記第１および第２の半導体層を構成す
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであり、前記第３および第４の半導
体層を構成する材料の組み合わせがＧａＡｓとＡｌＧａ
Ａｓ、ＧａＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎ
ＡｓまたはＩｎＧａＡｓとＩｎＰであることを特徴とす
る請求項１記載の電界効果型半導体装置。 - 【請求項４】 第１の半導体層上に、前記第１の半導体
層よりも大きいエッチングレートを有する第２の半導体
層を形成し、前記第２の半導体層上に、第３の半導体
層、および前記第３の半導体層よりも大きいエッチング
レートを有する第４の半導体層を順に形成する工程と、 前記第４の半導体層上に開口部を有するマスクパターン
を形成する工程と、 前記マスクパターンの前記開口部内の前記第４の半導体
層を深さ方向および横方向に所定量エッチングすること
により前記第３の半導体層を露出させる工程と、 前記マスクパターンの前記開口部内の前記第３の半導体
層を深さ方向にエッチングすることにより前記第２の半
導体層を露出させる工程と、 前記マスクパターンの前記開口部内の前記第２の半導体
層を深さ方向にエッチングすることにより前記第１の半
導体層を露出させる工程とを備えたことを特徴とする半
導体装置の製造方法。 - 【請求項５】 前記マスクパターンの前記開口部内で露
出した前記第１の半導体層上にゲート電極を形成する工
程をさらに備えたことを特徴とする請求項４記載の半導
体装置の製造方法。 - 【請求項６】 前記第４の半導体層上にオーミック電極
を形成する工程をさらに備えたことを特徴とする請求項
４または５記載の半導体装置の製造方法。 - 【請求項７】 前記第１および第２の半導体層を構成す
る材料がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉｎ
Ｐ、ＩｎＧａＡｓおよびＡｌＩｎＡｓからなる材料群の
うちのいずれか２つの材料であり、前記第３および第４
の半導体層を構成する材料がＧａＡｓ、ＡｌＧａＡｓ、
ＩｎＧａＰ、ＩｎＰ、ＩｎＧａＡｓおよびＡｌＩｎＡｓ
からなる材料群のうちのいずれか２つの材料であること
を特徴とする請求項４〜６のいずれかに記載の半導体装
置の製造方法。 - 【請求項８】 前記第１および第２の半導体層を構成す
る材料の組み合わせがＧａＡｓとＡｌＧａＡｓ、ＧａＡ
ｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎＡｓまたはＩ
ｎＧａＡｓとＩｎＰであり、前記第３および第４の半導
体層を構成する材料の組み合わせがＧａＡｓとＡｌＧａ
Ａｓ、ＧａＡｓとＩｎＧａＰ、ＩｎＧａＡｓとＡｌＩｎ
ＡｓまたはＩｎＧａＡｓとＩｎＰであることを特徴とす
る請求項４〜６のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028363A JP2000228517A (ja) | 1999-02-05 | 1999-02-05 | 電界効果型半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028363A JP2000228517A (ja) | 1999-02-05 | 1999-02-05 | 電界効果型半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228517A true JP2000228517A (ja) | 2000-08-15 |
Family
ID=12246552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028363A Pending JP2000228517A (ja) | 1999-02-05 | 1999-02-05 | 電界効果型半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228517A (ja) |
-
1999
- 1999-02-05 JP JP11028363A patent/JP2000228517A/ja active Pending
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