JP2000228519A - トレンチ型絶縁ゲートバイポーラトランジスタ - Google Patents
トレンチ型絶縁ゲートバイポーラトランジスタInfo
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】トレンチ型絶縁ゲートバイポーラトランジスタ
の飽和電圧−ターンオフ損失のトレードオフ特性を改善
する。 【解決手段】第一導電型ドリフト層の表面層に第二導
電型ウェル領域を選択的に形成し、第一導電型ドリフト
層の一部が表面に達するようにする。第二導電型ウェ
ル領域を選択的に形成し、第二導電型ウェル領域が形成
されていない部分に第一導電型ドリフト層より高濃度の
第一導電型ドープ領域を形成する。第一導電型ドリフ
ト層の表面露出部、または第一導電型ドープ領域上に補
助ゲート絶縁膜を介して補助ゲート電極を設ける。側
壁に第二導電型ウェル領域および第一導電型エミッタ領
域の無いトレンチ部分を設ける。トレンチの幅Ｗt と
トレンチ間の第二導電型ウェル領域の幅Ｗp との比Ｗt
／Ｗp を１〜２０の範囲とする。
の飽和電圧−ターンオフ損失のトレードオフ特性を改善
する。 【解決手段】第一導電型ドリフト層の表面層に第二導
電型ウェル領域を選択的に形成し、第一導電型ドリフト
層の一部が表面に達するようにする。第二導電型ウェ
ル領域を選択的に形成し、第二導電型ウェル領域が形成
されていない部分に第一導電型ドリフト層より高濃度の
第一導電型ドープ領域を形成する。第一導電型ドリフ
ト層の表面露出部、または第一導電型ドープ領域上に補
助ゲート絶縁膜を介して補助ゲート電極を設ける。側
壁に第二導電型ウェル領域および第一導電型エミッタ領
域の無いトレンチ部分を設ける。トレンチの幅Ｗt と
トレンチ間の第二導電型ウェル領域の幅Ｗp との比Ｗt
／Ｗp を１〜２０の範囲とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板表面
層に形成されたトレンチ内に埋め込まれた形の金属−酸
化膜−半導体からなるＭＯＳ構造のゲートを有するトレ
ンチ型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢ
Ｔと記す）に関する。
層に形成されたトレンチ内に埋め込まれた形の金属−酸
化膜−半導体からなるＭＯＳ構造のゲートを有するトレ
ンチ型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢ
Ｔと記す）に関する。
【０００２】
【従来の技術】パワー半導体デバイスの中で、ＩＧＢＴ
はバイポーラトランジスタの高耐圧大電流特性とＭＯＳ
ＦＥＴの高周波特性の両方の特性を有する。近年、この
ＩＧＢＴの高耐圧化、大容量化が進み、その耐圧クラス
が２５００Ｖ〜４５００Ｖ、電流容量が数１００Ａ〜１
８００Ａにも達するデバイスが発表されている。これら
の大電力用デバイスには、複数個のＩＧＢＴチップが、
並列に収納されたモジュール型パッケージ、あるいは、
平型パッケージが適用されている。
はバイポーラトランジスタの高耐圧大電流特性とＭＯＳ
ＦＥＴの高周波特性の両方の特性を有する。近年、この
ＩＧＢＴの高耐圧化、大容量化が進み、その耐圧クラス
が２５００Ｖ〜４５００Ｖ、電流容量が数１００Ａ〜１
８００Ａにも達するデバイスが発表されている。これら
の大電力用デバイスには、複数個のＩＧＢＴチップが、
並列に収納されたモジュール型パッケージ、あるいは、
平型パッケージが適用されている。
【０００３】図１９は、従来のプレーナ型ＩＧＢＴ（以
下Ｐ−ＩＧＢＴと略す）の主要部断面図である。ｎ型で
低不純物濃度（すなわち高抵抗である）のｎドリフト層
１の一方の側の主表面の表面層にｐ型のｐウェル領域２
が選択的に形成され、そのｐウェル領域２の表面層に選
択的にｎ型のｎソース領域３が形成されている。ｎドリ
フト層１の表面露出部とｎソース領域３とに挟まれたｐ
ウェル領域２の表面上に、ゲート酸化膜６を介してゲー
ト電極１０が、ｐウェル領域２とｎソース領域３との表
面に共通に接触してエミッタ電極１１が設けられてい
る。また、ｎドリフト層１の他方の側の表面層にｐ型の
ｐコレクタ層４が、ｎドリフト層１とｐコレクタ層４と
の間にｎ型でｎドリフト層１より高不純物濃度のｎバッ
ファ層５が形成され、ｐコレクタ層４の表面に接触して
コレクタ電極１２が設けられている。
下Ｐ−ＩＧＢＴと略す）の主要部断面図である。ｎ型で
低不純物濃度（すなわち高抵抗である）のｎドリフト層
１の一方の側の主表面の表面層にｐ型のｐウェル領域２
が選択的に形成され、そのｐウェル領域２の表面層に選
択的にｎ型のｎソース領域３が形成されている。ｎドリ
フト層１の表面露出部とｎソース領域３とに挟まれたｐ
ウェル領域２の表面上に、ゲート酸化膜６を介してゲー
ト電極１０が、ｐウェル領域２とｎソース領域３との表
面に共通に接触してエミッタ電極１１が設けられてい
る。また、ｎドリフト層１の他方の側の表面層にｐ型の
ｐコレクタ層４が、ｎドリフト層１とｐコレクタ層４と
の間にｎ型でｎドリフト層１より高不純物濃度のｎバッ
ファ層５が形成され、ｐコレクタ層４の表面に接触して
コレクタ電極１２が設けられている。
【０００４】次にこのＩＧＢＴの動作を説明する。ま
ず、ターンオンモードについて説明する。コレクタ電極
１２を正、エミッタ電極１１を負（あるいは、アース）
とする電圧を印加した状態で、ゲート電極１０にあるし
きい値以上の正の電圧を印加すると、ｐウェル領域２の
表面層に反転層（以後チャネルと呼ぶ）が形成される。
このチャネルを経由して、ｎソース領域３からｎドリフ
ト層１に電子が注入される。この注入された電子によ
り、ｎバッファ層５の電位がｐコレクタ層４の電位に対
して低下し、ｎバッファ層５とｐコレクタ層４との間の
ｐｎ接合にかかる順方向電圧が約０．６Ｖのえん層電圧
以上になると、ｐコレクタ層４からｎバッファ層５を通
過してｎドリフト層１に正孔が注入される。この注入さ
れた電子と正孔とが、ｎドリフト層１に電気的な中性条
件を満たすように蓄積し、ｎドリフト層１は伝導度変調
を起こし、その抵抗は極めて小さくなり、オン状態とな
る。以降、オン状態においてｎドリフト層１に、過剰に
蓄積された電子・正孔を指して、蓄積キャリアと称す
る。オン状態でｐコレクタ層４から注入された正孔は、
ｐウェル領域２を通過して、ｐウェル領域２の表面に接
触するエミッタ電極１１から流出する。
ず、ターンオンモードについて説明する。コレクタ電極
１２を正、エミッタ電極１１を負（あるいは、アース）
とする電圧を印加した状態で、ゲート電極１０にあるし
きい値以上の正の電圧を印加すると、ｐウェル領域２の
表面層に反転層（以後チャネルと呼ぶ）が形成される。
このチャネルを経由して、ｎソース領域３からｎドリフ
ト層１に電子が注入される。この注入された電子によ
り、ｎバッファ層５の電位がｐコレクタ層４の電位に対
して低下し、ｎバッファ層５とｐコレクタ層４との間の
ｐｎ接合にかかる順方向電圧が約０．６Ｖのえん層電圧
以上になると、ｐコレクタ層４からｎバッファ層５を通
過してｎドリフト層１に正孔が注入される。この注入さ
れた電子と正孔とが、ｎドリフト層１に電気的な中性条
件を満たすように蓄積し、ｎドリフト層１は伝導度変調
を起こし、その抵抗は極めて小さくなり、オン状態とな
る。以降、オン状態においてｎドリフト層１に、過剰に
蓄積された電子・正孔を指して、蓄積キャリアと称す
る。オン状態でｐコレクタ層４から注入された正孔は、
ｐウェル領域２を通過して、ｐウェル領域２の表面に接
触するエミッタ電極１１から流出する。
【０００５】この動作状態は、ｐコレクタ層４−ｎドリ
フト層１−ｐウェル領域２からなるｐｎｐトランジスタ
の動作状態と同一である。オン状態においてある決めら
れた電流（一般的には、定格電流）を流した時のコレク
タ−エミッタ間の電圧降下を飽和電圧と呼ぶ。
フト層１−ｐウェル領域２からなるｐｎｐトランジスタ
の動作状態と同一である。オン状態においてある決めら
れた電流（一般的には、定格電流）を流した時のコレク
タ−エミッタ間の電圧降下を飽和電圧と呼ぶ。
【０００６】次に、ターンオフモードについて説明す
る。前記のゲート電極１０の正の電圧を減じると、ｎソ
ース領域３とｎドリフト層１との間のチャネルが消滅
し、ｎソース領域３からｎドリフト層１への電子の注入
が停止して、ｐコレクタ層４からｎバッファ層５を通過
してｎドリフト層１に注入されていた正孔が減じる。ｎ
ドリフト層１中の蓄積キャリアは、ｎドリフト層１中で
対となって消滅するか、あるいは、それぞれ、電子はｐ
コレクタ層４からコレクタ電極１２へ、正孔はｐウェル
領域２を通過してエミッタ電極１１へ流出する。蓄積キ
ャリアが全て消失すると、ｎドリフト層１の抵抗は極め
て高くなり、オフ状態となる。オン状態から、オフ状態
の遷移期間中に発生する損失をターンオフ損失と呼ぶ。
る。前記のゲート電極１０の正の電圧を減じると、ｎソ
ース領域３とｎドリフト層１との間のチャネルが消滅
し、ｎソース領域３からｎドリフト層１への電子の注入
が停止して、ｐコレクタ層４からｎバッファ層５を通過
してｎドリフト層１に注入されていた正孔が減じる。ｎ
ドリフト層１中の蓄積キャリアは、ｎドリフト層１中で
対となって消滅するか、あるいは、それぞれ、電子はｐ
コレクタ層４からコレクタ電極１２へ、正孔はｐウェル
領域２を通過してエミッタ電極１１へ流出する。蓄積キ
ャリアが全て消失すると、ｎドリフト層１の抵抗は極め
て高くなり、オフ状態となる。オン状態から、オフ状態
の遷移期間中に発生する損失をターンオフ損失と呼ぶ。
【０００７】このように、ＩＧＢＴのオン状態・オフ状
態はｎドリフト層１中の電子、正孔の挙動によって決定
されており、オン状態でｎドリフト層１中の蓄積キャリ
アが多い場合は、ｎドリフト層１の抵抗は小さくなるた
め飽和電圧は低くなるが、反面、ターンオフ時に排除す
べき蓄積キャリアが多いため、ターンオフ損失は大きく
なる。また、逆に、オン状態で半導体基板１中の蓄積キ
ャリアが少ない場合は、ターンオフ時に排除すべき蓄積
キャリアが少ないため、ターンオフ損失は小さくなる
が、反面、ｎドリフト層１の抵抗は大きくなるため飽和
電圧は高くなる。
態はｎドリフト層１中の電子、正孔の挙動によって決定
されており、オン状態でｎドリフト層１中の蓄積キャリ
アが多い場合は、ｎドリフト層１の抵抗は小さくなるた
め飽和電圧は低くなるが、反面、ターンオフ時に排除す
べき蓄積キャリアが多いため、ターンオフ損失は大きく
なる。また、逆に、オン状態で半導体基板１中の蓄積キ
ャリアが少ない場合は、ターンオフ時に排除すべき蓄積
キャリアが少ないため、ターンオフ損失は小さくなる
が、反面、ｎドリフト層１の抵抗は大きくなるため飽和
電圧は高くなる。
【０００８】このように、ＩＧＢＴの通電時の飽和電圧
とターンオフ時のターンオフ損失とは、一方を低減する
と他方が増大するトレードオフ関係にあり、半導体変換
装置への適用に当たっては、発生熱損失の観点から、そ
の飽和電圧−ターンオフ損失間のトレードオフ特性の向
上が課題である。
とターンオフ時のターンオフ損失とは、一方を低減する
と他方が増大するトレードオフ関係にあり、半導体変換
装置への適用に当たっては、発生熱損失の観点から、そ
の飽和電圧−ターンオフ損失間のトレードオフ特性の向
上が課題である。
【０００９】１９８０年代前半にＩＧＢＴが発明されて
以降、飽和電圧−ターンオフ損失のトレードオフ特性の
向上は、様々な手法でおこなわれている。例えば、ベー
ス層とコレクタ層の間にバッファ層を設ける手法や、ベ
ース層のライフタイムをコントロールする手法が代表的
である。
以降、飽和電圧−ターンオフ損失のトレードオフ特性の
向上は、様々な手法でおこなわれている。例えば、ベー
ス層とコレクタ層の間にバッファ層を設ける手法や、ベ
ース層のライフタイムをコントロールする手法が代表的
である。
【００１０】但し、オン状態においてｎドリフト層１に
注入されている電子・正孔の総量を変化させるだけでは
飽和電圧−ターンオフ損失トレードオフ特性の向上は困
難であり、半導体基板１中の電子・正孔の分布を変える
ことで、はじめて達成可能となる。一般的には、ＩＧＢ
Ｔのエミッタ電極側の蓄積キャリア量を増加させること
が、飽和電圧−ターンオフ損失トレードオフ特性の改善
のためには有利であるとされている。
注入されている電子・正孔の総量を変化させるだけでは
飽和電圧−ターンオフ損失トレードオフ特性の向上は困
難であり、半導体基板１中の電子・正孔の分布を変える
ことで、はじめて達成可能となる。一般的には、ＩＧＢ
Ｔのエミッタ電極側の蓄積キャリア量を増加させること
が、飽和電圧−ターンオフ損失トレードオフ特性の改善
のためには有利であるとされている。
【００１１】近年では、半導体基板表面層に形成された
トレンチ内にＭＯＳ構造のゲートを形成する手法によ
り、飽和電圧−ターンオフ損失トレードオフ特性を向上
させたＩＧＢＴ（以降、Ｔ−ＩＧＢＴと称する）も報告
されている。
トレンチ内にＭＯＳ構造のゲートを形成する手法によ
り、飽和電圧−ターンオフ損失トレードオフ特性を向上
させたＩＧＢＴ（以降、Ｔ−ＩＧＢＴと称する）も報告
されている。
【００１２】図２は、Ｔ−ＩＧＢＴの一例の主要部断面
図である。Ｐ−ＩＧＢＴと同様に低不純物濃度のｎドリ
フト層１の一方の側の表面層にｐウェル領域２、ｎソー
ス領域３が形成され、そのｎソース領域３の表面からｎ
ドリフト層１に達するトレンチ７が形成されている。そ
のトレンチ７の内側にゲート酸化膜６を介してゲート電
極層１０が埋め込まれている。ｎドリフト層１の他方の
側の表面層にｐコレクタ層４、ｎバッファ層５が形成さ
れている。ｎソース領域３とｐウェル領域２との表面に
共通に接触するエミッタ電極１１が設けられ、ｐコレク
タ層４の表面に接触するコレクタ電極１２が設けられて
いる。
図である。Ｐ−ＩＧＢＴと同様に低不純物濃度のｎドリ
フト層１の一方の側の表面層にｐウェル領域２、ｎソー
ス領域３が形成され、そのｎソース領域３の表面からｎ
ドリフト層１に達するトレンチ７が形成されている。そ
のトレンチ７の内側にゲート酸化膜６を介してゲート電
極層１０が埋め込まれている。ｎドリフト層１の他方の
側の表面層にｐコレクタ層４、ｎバッファ層５が形成さ
れている。ｎソース領域３とｐウェル領域２との表面に
共通に接触するエミッタ電極１１が設けられ、ｐコレク
タ層４の表面に接触するコレクタ電極１２が設けられて
いる。
【００１３】例えば、定格電圧４５００Ｖ、定格電流密
度は４０Ａ・ｃｍ-2のＴ−ＩＧＢＴとしては、次のよう
なディメンジョンをとる。ｎドリフト層１の比抵抗は約
３２０Ωｃｍ、厚さは４９０μｍ。トレンチ７の深さ６
μｍ、底部の短辺２μｍ、間隔１０μｍ。ｐウェル領域
２の表面不純物濃度４×１０17ｃｍ-3、深さ約５μｍ。
ｎソース領域３の表面不純物濃度１×１０20ｃｍ-3、深
さ約０．５μｍ、幅１μｍ。ゲート絶縁膜６の厚さ８０
ｎｍ。絶縁膜８の厚さ約１μｍ。ｎドリフト層１の一部
分にライフタイムキラーを導入している。このＴ−ＩＧ
ＢＴの４０Ａ・ｃｍ-2、１２５℃での飽和電圧は、約
６．３Ｖであった。
度は４０Ａ・ｃｍ-2のＴ−ＩＧＢＴとしては、次のよう
なディメンジョンをとる。ｎドリフト層１の比抵抗は約
３２０Ωｃｍ、厚さは４９０μｍ。トレンチ７の深さ６
μｍ、底部の短辺２μｍ、間隔１０μｍ。ｐウェル領域
２の表面不純物濃度４×１０17ｃｍ-3、深さ約５μｍ。
ｎソース領域３の表面不純物濃度１×１０20ｃｍ-3、深
さ約０．５μｍ、幅１μｍ。ゲート絶縁膜６の厚さ８０
ｎｍ。絶縁膜８の厚さ約１μｍ。ｎドリフト層１の一部
分にライフタイムキラーを導入している。このＴ−ＩＧ
ＢＴの４０Ａ・ｃｍ-2、１２５℃での飽和電圧は、約
６．３Ｖであった。
【００１４】ターンオン、ターンオフの動作原理はＰ−
ＩＧＢＴの動作原理と同一である。
ＩＧＢＴの動作原理と同一である。
【００１５】しかし、Ｐ−ＩＧＢＴのチャネルは、ｎド
リフト層１とｐウェル領域２との間のｐｎ接合よりエミ
ッタ電極１１側に生じるため、前記ｐｎ接合から広がる
空乏層によって電子電流の経路が狭められて（この作用
をＪ−ＦＥＴ効果と呼ぶことがある）飽和電圧が上昇す
る。そのためＰ−ＩＧＢＴでは飽和電圧−ターンオフ損
失トレードオフ特性が悪化するのに対し、Ｔ−ＩＧＢＴ
のチャネルはｎドリフト層１とｐウェル領域２との間の
ｐｎ接合よりもコレクタ電極側に生じるため、Ｊ−ＦＥ
Ｔ効果が現れない。
リフト層１とｐウェル領域２との間のｐｎ接合よりエミ
ッタ電極１１側に生じるため、前記ｐｎ接合から広がる
空乏層によって電子電流の経路が狭められて（この作用
をＪ−ＦＥＴ効果と呼ぶことがある）飽和電圧が上昇す
る。そのためＰ−ＩＧＢＴでは飽和電圧−ターンオフ損
失トレードオフ特性が悪化するのに対し、Ｔ−ＩＧＢＴ
のチャネルはｎドリフト層１とｐウェル領域２との間の
ｐｎ接合よりもコレクタ電極側に生じるため、Ｊ−ＦＥ
Ｔ効果が現れない。
【００１６】従ってＴ−ＩＧＢＴでは、ターンオフ損失
を増加させることなく飽和電圧を低減することができる
ため、飽和電圧−ターンオフ損失トレードオフ特性にお
いて有利であり、これはＴ−ＩＧＢＴの優れた点の１つ
である。
を増加させることなく飽和電圧を低減することができる
ため、飽和電圧−ターンオフ損失トレードオフ特性にお
いて有利であり、これはＴ−ＩＧＢＴの優れた点の１つ
である。
【００１７】特に、高耐圧のＩＧＢＴほど耐圧を支える
ためにｎドリフト層１の比抵抗を高く、かつ厚さを厚く
する必要があるため、Ｐ−ＩＧＢＴの飽和電圧−ターン
オフ損失トレードオフ特性はＴ−ＩＧＢＴと比較して、
高耐圧になるほど悪化し易い。
ためにｎドリフト層１の比抵抗を高く、かつ厚さを厚く
する必要があるため、Ｐ−ＩＧＢＴの飽和電圧−ターン
オフ損失トレードオフ特性はＴ−ＩＧＢＴと比較して、
高耐圧になるほど悪化し易い。
【００１８】
【発明が解決しようとする課題】しかし、Ｔ−ＩＧＢＴ
はＰ−ＩＧＢＴと比較して、エミッタ電極１１側にエミ
ッタ電極１１に接続したｐウェル領域２の占める面積の
比率が高い。このため、ｐコレクタ層４から注入された
正孔が拡散によってエミッタ電極１１に流れ出しやす
く、エミッタ電極１１側の蓄積キャリアの濃度が低下す
る。この点においては、飽和電圧−ターンオフ損失トレ
ードオフ特性をさらに改善する余地がある。
はＰ−ＩＧＢＴと比較して、エミッタ電極１１側にエミ
ッタ電極１１に接続したｐウェル領域２の占める面積の
比率が高い。このため、ｐコレクタ層４から注入された
正孔が拡散によってエミッタ電極１１に流れ出しやす
く、エミッタ電極１１側の蓄積キャリアの濃度が低下す
る。この点においては、飽和電圧−ターンオフ損失トレ
ードオフ特性をさらに改善する余地がある。
【００１９】これまでに、エミッタ電極１１側の蓄積キ
ャリアの濃度を増加させてＴ−ＩＧＢＴの飽和電圧−タ
ーンオフ損失トレードオフ特性を改善した例としては、
注入促進型絶縁ゲートバイポーラトランジスタ（ＩＥＧ
Ｔ）や、エミッタ電極と電気的に接触していないｐウェ
ル領域をもつＴ−ＩＧＢＴ等が学会で発表されている
が、いずれも構造が複雑で、量産には適しないものであ
った。
ャリアの濃度を増加させてＴ−ＩＧＢＴの飽和電圧−タ
ーンオフ損失トレードオフ特性を改善した例としては、
注入促進型絶縁ゲートバイポーラトランジスタ（ＩＥＧ
Ｔ）や、エミッタ電極と電気的に接触していないｐウェ
ル領域をもつＴ−ＩＧＢＴ等が学会で発表されている
が、いずれも構造が複雑で、量産には適しないものであ
った。
【００２０】このような状況に鑑み本発明の目的は、ト
レンチ構造のゲートを有するＩＧＢＴ［Ｔ−ＩＧＢＴ］
において、簡便な方法でエミッタ電極側の蓄積キャリア
の濃度を増加させ、飽和電圧−ターンオフ損失トレード
オフ特性を改善したＴ−ＩＧＢＴを提供することにあ
る。
レンチ構造のゲートを有するＩＧＢＴ［Ｔ−ＩＧＢＴ］
において、簡便な方法でエミッタ電極側の蓄積キャリア
の濃度を増加させ、飽和電圧−ターンオフ損失トレード
オフ特性を改善したＴ−ＩＧＢＴを提供することにあ
る。
【００２１】
【課題を解決するための手段】前記の課題解決のため本
発明は、第二導電型ウェル領域内に形成された第一導電
型エミッタ領域の表面から掘り下げられた第一導電型ド
リフト層に達するトレンチ内にゲート絶縁膜を介して埋
め込まれたゲート電極を有するＴ−ＩＧＢＴにおいて、
第二導電型ウェル領域が選択的に形成されており、第二
導電型ウェル領域が形成されていない部分で、第一導電
型ドリフト層が半導体基板の主表面に現れている構造と
する。
発明は、第二導電型ウェル領域内に形成された第一導電
型エミッタ領域の表面から掘り下げられた第一導電型ド
リフト層に達するトレンチ内にゲート絶縁膜を介して埋
め込まれたゲート電極を有するＴ−ＩＧＢＴにおいて、
第二導電型ウェル領域が選択的に形成されており、第二
導電型ウェル領域が形成されていない部分で、第一導電
型ドリフト層が半導体基板の主表面に現れている構造と
する。
【００２２】そのように、主表面の一部分が第二導電型
ウェル領域で覆われていない構造とすることによって、
第二導電型コレクタ層から注入された正孔の拡散による
エミッタ電極からの流出が抑制され、エミッタ電極側の
蓄積キャリア濃度を増加させることができる。蓄積キャ
リア濃度が増加すれば、伝導度変調が大きくなって飽和
電圧が低減される。
ウェル領域で覆われていない構造とすることによって、
第二導電型コレクタ層から注入された正孔の拡散による
エミッタ電極からの流出が抑制され、エミッタ電極側の
蓄積キャリア濃度を増加させることができる。蓄積キャ
リア濃度が増加すれば、伝導度変調が大きくなって飽和
電圧が低減される。
【００２３】第二導電型ウェル領域が形成されていない
部分に、不純物濃度が第一導電型ドリフト層よりも高い
第一導電型ドープ領域を形成すると良い。
部分に、不純物濃度が第一導電型ドリフト層よりも高い
第一導電型ドープ領域を形成すると良い。
【００２４】そのようにすると、従来Ｔ−ＩＧＢＴと比
較して、コレクタ領域から注入された正孔が拡散によっ
てエミッタ電極に流れ出すことを抑制するだけでなく、
第一導電型ドープ領域の電子を中和するため、第一導電
型ドープ領域近傍で正孔濃度が高くなって、蓄積キャリ
ア濃度が一層増加する。これらの効果のため、広い範囲
にわたって、エミッタ電極側の蓄積キャリア濃度を増加
させることができる。
較して、コレクタ領域から注入された正孔が拡散によっ
てエミッタ電極に流れ出すことを抑制するだけでなく、
第一導電型ドープ領域の電子を中和するため、第一導電
型ドープ領域近傍で正孔濃度が高くなって、蓄積キャリ
ア濃度が一層増加する。これらの効果のため、広い範囲
にわたって、エミッタ電極側の蓄積キャリア濃度を増加
させることができる。
【００２５】特に、第一導電型ドープ領域の表面不純物
濃度が１×１０16ｃｍ-3以下であるものとする。そのよ
うな不純物濃度であれば、第二導電型ウェル領域を反転
させることなく、しかも十分な量の正孔を誘起して第一
導電型ドープ領域近傍の正孔濃度を高くすることができ
る。
濃度が１×１０16ｃｍ-3以下であるものとする。そのよ
うな不純物濃度であれば、第二導電型ウェル領域を反転
させることなく、しかも十分な量の正孔を誘起して第一
導電型ドープ領域近傍の正孔濃度を高くすることができ
る。
【００２６】そして、第二導電型ウェル領域が形成され
ていない第一導電型ドリフト層の表面露出部上、または
第二導電型ドープ領域上に、補助ゲート絶縁膜を介して
ゲート電極を設けるとよい。
ていない第一導電型ドリフト層の表面露出部上、または
第二導電型ドープ領域上に、補助ゲート絶縁膜を介して
ゲート電極を設けるとよい。
【００２７】その補助ゲート電極を、オン状態時には正
電位、オフ状態時には、ゼロもしくは負電位になるよう
に制御すれば、補助ゲート電極直下の表面層に電子が蓄
積され、コレクタ領域から注入された正孔はクーロン力
によって蓄積層に引き寄せられて正孔濃度も高くなるの
で、蓄積キャリア濃度を一層増加させることができる。
ゲート電極と補助ゲート絶縁膜とを接続すれば、オン状
態時に補助ゲート電極に正電位を印加することができ、
かつゲート電源を一つにすることができる。
電位、オフ状態時には、ゼロもしくは負電位になるよう
に制御すれば、補助ゲート電極直下の表面層に電子が蓄
積され、コレクタ領域から注入された正孔はクーロン力
によって蓄積層に引き寄せられて正孔濃度も高くなるの
で、蓄積キャリア濃度を一層増加させることができる。
ゲート電極と補助ゲート絶縁膜とを接続すれば、オン状
態時に補助ゲート電極に正電位を印加することができ、
かつゲート電源を一つにすることができる。
【００２８】側壁に第二導電型ウェル領域および第一導
電型エミッタ領域の無いトレンチ部分があるものとすれ
ば、トレンチ内のゲート電極に電圧を印加するとトレン
チ側壁の表面層に電子が蓄積され、正孔濃度も高くなる
ので、蓄積キャリア濃度を一層増加させることができ
る。
電型エミッタ領域の無いトレンチ部分があるものとすれ
ば、トレンチ内のゲート電極に電圧を印加するとトレン
チ側壁の表面層に電子が蓄積され、正孔濃度も高くなる
ので、蓄積キャリア濃度を一層増加させることができ
る。
【００２９】トレンチおよび第二導電型ウェル領域の配
置については、トレンチおよび第二導電型ウェル領域が
ともにストライプ状であり、互いに垂直であるものとす
る。そのようにすれば、側壁に第二導電型ウェル領域お
よび第一導電型エミッタ領域の無いトレンチ部分を設け
ることが容易である。
置については、トレンチおよび第二導電型ウェル領域が
ともにストライプ状であり、互いに垂直であるものとす
る。そのようにすれば、側壁に第二導電型ウェル領域お
よび第一導電型エミッタ領域の無いトレンチ部分を設け
ることが容易である。
【００３０】第二導電型ウェル領域がトレンチにより分
断された短冊状であり、第一導電型エミッタ領域がトレ
ンチに平行であっても、トレンチに垂直であってもよ
い。また、トレンチが第二導電型ウェル領域で終端した
短冊状であり、その短編に沿って第一導電型エミッタ領
域が配置されていてもよい。
断された短冊状であり、第一導電型エミッタ領域がトレ
ンチに平行であっても、トレンチに垂直であってもよ
い。また、トレンチが第二導電型ウェル領域で終端した
短冊状であり、その短編に沿って第一導電型エミッタ領
域が配置されていてもよい。
【００３１】いずれの配置でも、側壁に第二導電型ウェ
ル領域および第一導電型エミッタ領域の無いトレンチ部
分を容易に設けることができる。また、Ｔ−ＩＧＢＴに
おいて、トレンチの幅Ｗt とトレンチ間の第二導電型ウ
ェル領域の幅Ｗp との比Ｗt ／Ｗp を１以上で２０以下
とする。
ル領域および第一導電型エミッタ領域の無いトレンチ部
分を容易に設けることができる。また、Ｔ−ＩＧＢＴに
おいて、トレンチの幅Ｗt とトレンチ間の第二導電型ウ
ェル領域の幅Ｗp との比Ｗt ／Ｗp を１以上で２０以下
とする。
【００３２】そのようにすれば、オン状態時に、トレン
チ下方に電子が蓄積され、コレクタ領域から注入された
正孔はクーロン力によって蓄積層に引き寄せられて正孔
濃度も高くなるので、蓄積キャリア濃度を一層増加させ
ることができる。
チ下方に電子が蓄積され、コレクタ領域から注入された
正孔はクーロン力によって蓄積層に引き寄せられて正孔
濃度も高くなるので、蓄積キャリア濃度を一層増加させ
ることができる。
【００３３】Ｗt ／Ｗp ＜１では、トレンチ下方に電子
が蓄積されず、従来のＴ−ＩＧＢＴとかわらない。ま
た、Ｗt ／Ｗp ＞２０では、単位面積当たりに入るトレ
ンチの数が少なくなり、チャネル抵抗成分の増大が大き
くなるため、実用的でない。
が蓄積されず、従来のＴ−ＩＧＢＴとかわらない。ま
た、Ｗt ／Ｗp ＞２０では、単位面積当たりに入るトレ
ンチの数が少なくなり、チャネル抵抗成分の増大が大き
くなるため、実用的でない。
【００３４】
【発明の実施の形態】以下、幾つかの実施例をもとに本
発明の実施の形態を説明する。図１９、２０と同じ記号
は同じ部分を意味するものとする。また、ｎまたはｐを
冠記した領域や層は、それぞれ電子、正孔を多数キャリ
アとする領域や層を表している。
発明の実施の形態を説明する。図１９、２０と同じ記号
は同じ部分を意味するものとする。また、ｎまたはｐを
冠記した領域や層は、それぞれ電子、正孔を多数キャリ
アとする領域や層を表している。
【００３５】［実施例１］図１は、この発明の第１実施
例のＴ−ＩＧＢＴ（以降、Ａ１−Ｔｙｐｅと称する）の
主要部の断面図である。以降、実施形態のＴ−ＩＧＢＴ
も全て定格電圧４５００Ｖ、定格電流密度４０Ａ・ｃｍ
-2のＩＧＢＴとする比抵抗約３２０Ωｃｍ、厚さ約４９
０μｍのｎドリフト層１の一方の側の主表面に、深さ６
μｍ、底部の短辺２μｍのトレンチ７が１００μｍ間隔
に形成され、これに並行に、かつ、接するように幅１０
μｍ、深さ約５μｍのｐウェル領域２が形成され、その
ｐウェル領域２の表面層に幅１μｍ、深さ約０．５μｍ
のｎソース領域３が形成されている。ｐウェル領域２、
ｎソース領域３は、例えばほう素と燐のイオン注入およ
び熱拡散により形成され、その表面不純物濃度はそれぞ
れ４×１０17ｃｍ-3、１×１０20ｃｍ-3である。トレン
チ７の内側に厚さ８０ｎｍの酸化膜を形成してゲート絶
縁膜６とし、多結晶シリコンからなるゲート電極１０が
埋め込まれている。ｎソース領域３およびｐウェル領域
２の表面の一部を除いて、厚さ約１μｍのほう素燐シリ
カガラスの絶縁膜８が主表面を覆っている。絶縁膜８に
設けられた窓を通じてｎソース領域３およびｐウェル領
域２の表面に接するエミッタ電極１１は、図のように絶
縁膜８の上に延長されることが多い。ｎドリフト層１の
他方の側には、ｎドリフト層１より高不純物濃度のｎ+
バッファ層５を介してｐコレクタ層４が形成され、その
表面にコレクタ電極１２が設けられている。ｎ+ バッフ
ァ層５、ｐコレクタ層４は、例えば不純物のイオン注入
および熱拡散により形成される。ｎ+ バッファ層５の最
高不純物濃度は２×１０17ｃｍ-3、厚さ５μｍ、ｐコレ
クタ層４の表面不純物濃度は２×１０19ｃｍ -3、厚さ１
μｍである。図示しない部分で、ゲート電極１０に接触
するゲート金属電極が設けられる。
例のＴ−ＩＧＢＴ（以降、Ａ１−Ｔｙｐｅと称する）の
主要部の断面図である。以降、実施形態のＴ−ＩＧＢＴ
も全て定格電圧４５００Ｖ、定格電流密度４０Ａ・ｃｍ
-2のＩＧＢＴとする比抵抗約３２０Ωｃｍ、厚さ約４９
０μｍのｎドリフト層１の一方の側の主表面に、深さ６
μｍ、底部の短辺２μｍのトレンチ７が１００μｍ間隔
に形成され、これに並行に、かつ、接するように幅１０
μｍ、深さ約５μｍのｐウェル領域２が形成され、その
ｐウェル領域２の表面層に幅１μｍ、深さ約０．５μｍ
のｎソース領域３が形成されている。ｐウェル領域２、
ｎソース領域３は、例えばほう素と燐のイオン注入およ
び熱拡散により形成され、その表面不純物濃度はそれぞ
れ４×１０17ｃｍ-3、１×１０20ｃｍ-3である。トレン
チ７の内側に厚さ８０ｎｍの酸化膜を形成してゲート絶
縁膜６とし、多結晶シリコンからなるゲート電極１０が
埋め込まれている。ｎソース領域３およびｐウェル領域
２の表面の一部を除いて、厚さ約１μｍのほう素燐シリ
カガラスの絶縁膜８が主表面を覆っている。絶縁膜８に
設けられた窓を通じてｎソース領域３およびｐウェル領
域２の表面に接するエミッタ電極１１は、図のように絶
縁膜８の上に延長されることが多い。ｎドリフト層１の
他方の側には、ｎドリフト層１より高不純物濃度のｎ+
バッファ層５を介してｐコレクタ層４が形成され、その
表面にコレクタ電極１２が設けられている。ｎ+ バッフ
ァ層５、ｐコレクタ層４は、例えば不純物のイオン注入
および熱拡散により形成される。ｎ+ バッファ層５の最
高不純物濃度は２×１０17ｃｍ-3、厚さ５μｍ、ｐコレ
クタ層４の表面不純物濃度は２×１０19ｃｍ -3、厚さ１
μｍである。図示しない部分で、ゲート電極１０に接触
するゲート金属電極が設けられる。
【００３６】図２０に示した従来のＴ−ＩＧＢＴと異な
っているのは、ｐウェル領域２が選択的に形成されてい
て、ｎドリフト層１が表面に達している点である。表面
に達しているｎドリフト層１の幅は、約８０μｍであ
る。
っているのは、ｐウェル領域２が選択的に形成されてい
て、ｎドリフト層１が表面に達している点である。表面
に達しているｎドリフト層１の幅は、約８０μｍであ
る。
【００３７】本実施例のＡ１−Ｔｙｐｅにおいて、ター
ンオフ損失を約４００ｍＪとしたとき、４０Ａ・ｃ
ｍ-2、１２５℃での飽和電圧は、約６．２Ｖであった。
すなわち飽和電圧−ターンオフ損失のトレードオフ特性
が改善されたことになる。以後の例でも同じターンオフ
損失としたときの飽和電圧を比較することにする。
ンオフ損失を約４００ｍＪとしたとき、４０Ａ・ｃ
ｍ-2、１２５℃での飽和電圧は、約６．２Ｖであった。
すなわち飽和電圧−ターンオフ損失のトレードオフ特性
が改善されたことになる。以後の例でも同じターンオフ
損失としたときの飽和電圧を比較することにする。
【００３８】図５に、実施例１と後述する実施例２〜４
のＴ−ＩＧＢＴ、および比較のための従来のＴ−ＩＧＢ
Ｔにおける半導体内部の正孔の濃度分布を示した。縦軸
は正孔の濃度、横軸は表面からの深さであり、左がエミ
ッタ電極側、右がコレクタ電極側に当たる。ディメンジ
ョンはそれぞれの実施例のＴ−ＩＧＢＴの通りとし、４
０Ａ・ｃｍ-2、１２５℃の条件でシミュレーションした
結果である。
のＴ−ＩＧＢＴ、および比較のための従来のＴ−ＩＧＢ
Ｔにおける半導体内部の正孔の濃度分布を示した。縦軸
は正孔の濃度、横軸は表面からの深さであり、左がエミ
ッタ電極側、右がコレクタ電極側に当たる。ディメンジ
ョンはそれぞれの実施例のＴ−ＩＧＢＴの通りとし、４
０Ａ・ｃｍ-2、１２５℃の条件でシミュレーションした
結果である。
【００３９】Ａ１−Ｔｙｐｅでは、特にエミッタ電極側
で従来のＴ−ＩＧＢＴに比べ正孔濃度が高く保たれてい
ることがわかる。中性条件によりほぼ同じ量の電子濃度
が存在するので、ｎドリフト層１内の蓄積キャリア濃度
が多くなる。こうしてｎドリフト領域１の導電率変調が
起きて、ＩＧＢＴとしては低い飽和電圧になり、飽和電
圧−ターンオフ損失のトレードオフ特性が改善されるこ
とが理解できる。
で従来のＴ−ＩＧＢＴに比べ正孔濃度が高く保たれてい
ることがわかる。中性条件によりほぼ同じ量の電子濃度
が存在するので、ｎドリフト層１内の蓄積キャリア濃度
が多くなる。こうしてｎドリフト領域１の導電率変調が
起きて、ＩＧＢＴとしては低い飽和電圧になり、飽和電
圧−ターンオフ損失のトレードオフ特性が改善されるこ
とが理解できる。
【００４０】［実施例２］図２は、この発明の第２の実
施例のＴ−ＩＧＢＴ（以降、Ａ２−Ｔｙｐｅと称する）
の主要部の断面図である。ｎドリフト層１のトレンチ７
の形成された側の主表面全域にｎドリフト層１より高濃
度のｎ+ ドープ領域９が形成されている点でのみ、実施
例１と異なっている。ｎ+ ドープ領域９は例えば不純物
のイオン注入および熱拡散により形成され、表面濃度約
１．０×１０15ｃｍ-3、深さ約５μｍである。ｐウェル
領域２の表面濃度は、このｎ+ ドープ領域９の表面濃度
よりも２桁以上高いために、ｐウェル領域２はｎ型には
ならない。このＡ２−Ｔｙｐｅで同じターンオフ損失と
したとき、４０Ａ・ｃｍ-2、１２５℃での飽和電圧は、
約６．０Ｖであった。
施例のＴ−ＩＧＢＴ（以降、Ａ２−Ｔｙｐｅと称する）
の主要部の断面図である。ｎドリフト層１のトレンチ７
の形成された側の主表面全域にｎドリフト層１より高濃
度のｎ+ ドープ領域９が形成されている点でのみ、実施
例１と異なっている。ｎ+ ドープ領域９は例えば不純物
のイオン注入および熱拡散により形成され、表面濃度約
１．０×１０15ｃｍ-3、深さ約５μｍである。ｐウェル
領域２の表面濃度は、このｎ+ ドープ領域９の表面濃度
よりも２桁以上高いために、ｐウェル領域２はｎ型には
ならない。このＡ２−Ｔｙｐｅで同じターンオフ損失と
したとき、４０Ａ・ｃｍ-2、１２５℃での飽和電圧は、
約６．０Ｖであった。
【００４１】図５に、本実施例２のＡ２−Ｔｙｐｅにお
ける半導体内部の正孔の濃度分布をも示した。４０Ａ・
ｃｍ-2、１２５℃の条件でシミュレーションした結果で
ある。このＡ２−Ｔｙｐｅでは、左端近傍でＡ１−Ｔｙ
ｐｅより正孔濃度が高くなっている。これは、ｎ+ ドー
プ領域９の電子を中性化するための正孔である。このた
め、半導体内部で正孔濃度が高く保たれ、ｎドリフト層
１内の蓄積キャリア濃度が更に多くなる。これにより、
低い飽和電圧が得られることが理解できる。
ける半導体内部の正孔の濃度分布をも示した。４０Ａ・
ｃｍ-2、１２５℃の条件でシミュレーションした結果で
ある。このＡ２−Ｔｙｐｅでは、左端近傍でＡ１−Ｔｙ
ｐｅより正孔濃度が高くなっている。これは、ｎ+ ドー
プ領域９の電子を中性化するための正孔である。このた
め、半導体内部で正孔濃度が高く保たれ、ｎドリフト層
１内の蓄積キャリア濃度が更に多くなる。これにより、
低い飽和電圧が得られることが理解できる。
【００４２】［実施例３］図３は、この発明の第３の実
施例のＴ−ＩＧＢＴ（以降、Ａ３−Ｔｙｐｅと称する）
の主要部の断面図である。Ａ１−Ｔｙｐｅと異なってい
るのは、ｎドリフト層１が表面に達している部分で、厚
さ８０ｎｍの酸化膜からなる補助ゲート絶縁膜６ａを介
して、厚さ１μｍの多結晶シリコンからなる補助ゲート
電極１３が設けられている点である。そして、この補助
ゲート電極１３は、ゲート電極１０と電気的に接続され
ている。このＡ３−Ｔｙｐｅで同じターンオフ損失とし
たとき、４０Ａ・ｃｍ-2、１２５℃での飽和電圧は、約
５．７Ｖであった。
施例のＴ−ＩＧＢＴ（以降、Ａ３−Ｔｙｐｅと称する）
の主要部の断面図である。Ａ１−Ｔｙｐｅと異なってい
るのは、ｎドリフト層１が表面に達している部分で、厚
さ８０ｎｍの酸化膜からなる補助ゲート絶縁膜６ａを介
して、厚さ１μｍの多結晶シリコンからなる補助ゲート
電極１３が設けられている点である。そして、この補助
ゲート電極１３は、ゲート電極１０と電気的に接続され
ている。このＡ３−Ｔｙｐｅで同じターンオフ損失とし
たとき、４０Ａ・ｃｍ-2、１２５℃での飽和電圧は、約
５．７Ｖであった。
【００４３】図５に、Ａ３−Ｔｙｐｅにおける半導体内
部の正孔の濃度分布をも示した。４０Ａ・ｃｍ-2、１２
５℃の条件でシミュレーションした結果である。このＡ
３−Ｔｙｐｅでは、左端部分で正孔濃度が高くなってい
る。これは、補助ゲート電極１３の下方に蓄積された電
子を中性化するための正孔である。半導体内部でもＡ２
−Ｔｙｐｅより更に正孔濃度が高く保たれている。これ
により、ｎドリフト層１内の蓄積キャリア濃度が一層多
くなり、低い飽和電圧が得られて、飽和電圧−ターンオ
フ損失のトレードオフ特性が一層改善される。
部の正孔の濃度分布をも示した。４０Ａ・ｃｍ-2、１２
５℃の条件でシミュレーションした結果である。このＡ
３−Ｔｙｐｅでは、左端部分で正孔濃度が高くなってい
る。これは、補助ゲート電極１３の下方に蓄積された電
子を中性化するための正孔である。半導体内部でもＡ２
−Ｔｙｐｅより更に正孔濃度が高く保たれている。これ
により、ｎドリフト層１内の蓄積キャリア濃度が一層多
くなり、低い飽和電圧が得られて、飽和電圧−ターンオ
フ損失のトレードオフ特性が一層改善される。
【００４４】［実施例４］図４は、この発明の第４の実
施例のＴ−ＩＧＢＴ（以降、Ａ４−Ｔｙｐｅと称する）
の主要部の断面図である。Ａ２−ＴｙｐｅとＡ３−Ｔｙ
ｐｅとを組み合わせた形のＴ−ＩＧＢＴである。このＡ
３−Ｔｙｐｅで同じターンオフ損失としたとき、４０Ａ
・ｃｍ-2、１２５℃での飽和電圧は、約５．５Ｖであっ
た。
施例のＴ−ＩＧＢＴ（以降、Ａ４−Ｔｙｐｅと称する）
の主要部の断面図である。Ａ２−ＴｙｐｅとＡ３−Ｔｙ
ｐｅとを組み合わせた形のＴ−ＩＧＢＴである。このＡ
３−Ｔｙｐｅで同じターンオフ損失としたとき、４０Ａ
・ｃｍ-2、１２５℃での飽和電圧は、約５．５Ｖであっ
た。
【００４５】図５に、Ａ４−Ｔｙｐｅにおける半導体内
部の正孔の濃度分布をも示した。４０Ａ・ｃｍ-2、１２
５℃の条件でシミュレーションした結果である。このＡ
４−Ｔｙｐｅでは、Ａ２−ＴｙｐｅとＡ３−Ｔｙｐｅと
の効果が合わせて得られ、半導体内部での正孔濃度が高
くなっている。こうしてｎドリフト層１内の蓄積キャリ
ア濃度が一層多くなるため、飽和電圧が低減されると考
えられる。表１に、Ａ１、Ａ２、Ａ３、Ａ４−Ｔｙｐｅ
のＴ−ＩＧＢＴの１２５℃、４０Ａ・ｃｍ-2の時の飽和
電圧を従来Ｔ−ＩＧＢＴのそれとともに示す。
部の正孔の濃度分布をも示した。４０Ａ・ｃｍ-2、１２
５℃の条件でシミュレーションした結果である。このＡ
４−Ｔｙｐｅでは、Ａ２−ＴｙｐｅとＡ３−Ｔｙｐｅと
の効果が合わせて得られ、半導体内部での正孔濃度が高
くなっている。こうしてｎドリフト層１内の蓄積キャリ
ア濃度が一層多くなるため、飽和電圧が低減されると考
えられる。表１に、Ａ１、Ａ２、Ａ３、Ａ４−Ｔｙｐｅ
のＴ−ＩＧＢＴの１２５℃、４０Ａ・ｃｍ-2の時の飽和
電圧を従来Ｔ−ＩＧＢＴのそれとともに示す。
【００４６】
【表１】 Ａ１−Ｔｙｐｅにｎ+ ドープ領域９や、補助ゲート電極
１３をを設けたＡ２−Ｔｙｐｅ、Ａ３−Ｔｙｐｅでは、
飽和電圧が効果的に低減され、両方を併設したＡ４−Ｔ
ｙｐｅでは一段と低い飽和電圧が得られている。
１３をを設けたＡ２−Ｔｙｐｅ、Ａ３−Ｔｙｐｅでは、
飽和電圧が効果的に低減され、両方を併設したＡ４−Ｔ
ｙｐｅでは一段と低い飽和電圧が得られている。
【００４７】また、図５において、Ａ１、Ａ２、Ａ３、
Ａ４−Ｔｙｐｅと飽和電圧の低いＴｙｐｅのＴ−ＩＧＢ
Ｔほど、表面側の蓄積キャリア濃度が増加していること
がわかる。
Ａ４−Ｔｙｐｅと飽和電圧の低いＴｙｐｅのＴ−ＩＧＢ
Ｔほど、表面側の蓄積キャリア濃度が増加していること
がわかる。
【００４８】［実施例５］図６（ａ）は、この発明の第
５の実施例のＴ−ＩＧＢＴ（以降、Ｂ１１−Ｔｙｐｅと
称する）の主要部の斜視図である。また、図６（ｂ）、
図７（ａ）〜（ｃ）は、各々、Ｂ１１−Ｔｙｐｅの半導
体表面での平面図、断面Ａ、断面Ｂ、断面Ｃにおける断
面図である。
５の実施例のＴ−ＩＧＢＴ（以降、Ｂ１１−Ｔｙｐｅと
称する）の主要部の斜視図である。また、図６（ｂ）、
図７（ａ）〜（ｃ）は、各々、Ｂ１１−Ｔｙｐｅの半導
体表面での平面図、断面Ａ、断面Ｂ、断面Ｃにおける断
面図である。
【００４９】比抵抗約３２０Ωｃｍのｎドリフト層１の
一方の側の主表面に、深さ６μｍ、底部の短辺２μｍの
トレンチ７が１０μｍ間隔に形成され、これに垂直に幅
２０μｍ、深さ約５μｍのｐウェル領域２が８０μｍ間
隔に形成され、そのｐウェル領域２の表面層に幅１μ
ｍ、長さ１０μｍ、深さ約０．５μｍのｎソース領域３
が形成されている。トレンチ７の内側に厚さ８０ｎｍの
酸化膜を形成してゲート絶縁膜６とし、多結晶シリコン
からなるゲート電極層１０が埋め込まれている。ｎソー
ス領域３およびｐウェル領域２の表面の一部を除いて、
厚さ約１μｍのほう素燐シリカガラスの絶縁膜８が主表
面を覆っている。絶縁膜８に設けられた開口を通じてｎ
ソース領域３およびｐウェル領域２の表面に接するエミ
ッタ電極１１は、図のように絶縁膜８の上に延長される
ことが多い。ｎドリフト層１の他方の側には、ｎ+ バッ
ファ層５を介してｐコレクタ層４が形成され、その表面
にコレクタ電極１２が設けられている。図６（ｂ）に見
られるようにこの例では、トレンチ７とｐウェル領域２
とが直交するように形成されている。ｎソース領域３は
トレンチ７に平行である。
一方の側の主表面に、深さ６μｍ、底部の短辺２μｍの
トレンチ７が１０μｍ間隔に形成され、これに垂直に幅
２０μｍ、深さ約５μｍのｐウェル領域２が８０μｍ間
隔に形成され、そのｐウェル領域２の表面層に幅１μ
ｍ、長さ１０μｍ、深さ約０．５μｍのｎソース領域３
が形成されている。トレンチ７の内側に厚さ８０ｎｍの
酸化膜を形成してゲート絶縁膜６とし、多結晶シリコン
からなるゲート電極層１０が埋め込まれている。ｎソー
ス領域３およびｐウェル領域２の表面の一部を除いて、
厚さ約１μｍのほう素燐シリカガラスの絶縁膜８が主表
面を覆っている。絶縁膜８に設けられた開口を通じてｎ
ソース領域３およびｐウェル領域２の表面に接するエミ
ッタ電極１１は、図のように絶縁膜８の上に延長される
ことが多い。ｎドリフト層１の他方の側には、ｎ+ バッ
ファ層５を介してｐコレクタ層４が形成され、その表面
にコレクタ電極１２が設けられている。図６（ｂ）に見
られるようにこの例では、トレンチ７とｐウェル領域２
とが直交するように形成されている。ｎソース領域３は
トレンチ７に平行である。
【００５０】図７（ａ）の断面Ａは、図２０のＴ−ＩＧ
ＢＴの断面図と全く同様であり、トレンチ７間には全面
にｐウェル領域２が形成されている。同図（ｂ）の断面
Ｂは、トレンチ７に沿った断面であり、これも従来のＴ
−ＩＧＢＴのトレンチに沿った断面と同じである。同図
（ｃ）の断面Ｃは、従来のＴ−ＩＧＢＴと違って、互い
に分離されたｐウェル領域２が見られる。
ＢＴの断面図と全く同様であり、トレンチ７間には全面
にｐウェル領域２が形成されている。同図（ｂ）の断面
Ｂは、トレンチ７に沿った断面であり、これも従来のＴ
−ＩＧＢＴのトレンチに沿った断面と同じである。同図
（ｃ）の断面Ｃは、従来のＴ−ＩＧＢＴと違って、互い
に分離されたｐウェル領域２が見られる。
【００５１】このＢ１１−Ｔｙｐｅにおいて、ターンオ
フ損失を４００ｍＪとしたとき、４０Ａ・ｃｍ-2、１２
５℃での飽和電圧は、約４．８Ｖであった。このＢ１１
−Ｔｙｐｅでは、ゲート電極層１０が埋め込まれたトレ
ンチ７の壁面にあたるｎドリフト層１のうち、ｐウェル
領域２の形成されていない部分に電子が蓄積され、それ
に伴って正孔濃度が高くなり、ｎドリフト層１内の蓄積
キャリア濃度が一層多くなるため飽和電圧が低くなるの
である。
フ損失を４００ｍＪとしたとき、４０Ａ・ｃｍ-2、１２
５℃での飽和電圧は、約４．８Ｖであった。このＢ１１
−Ｔｙｐｅでは、ゲート電極層１０が埋め込まれたトレ
ンチ７の壁面にあたるｎドリフト層１のうち、ｐウェル
領域２の形成されていない部分に電子が蓄積され、それ
に伴って正孔濃度が高くなり、ｎドリフト層１内の蓄積
キャリア濃度が一層多くなるため飽和電圧が低くなるの
である。
【００５２】［実施例６］図８は、この発明の第６の実
施例のＴ−ＩＧＢＴ（以降、Ｂ１２−Ｔｙｐｅと称す
る）の主要部分の斜視図である。Ｂ１１−Ｔｙｐｅと異
なっているのは、ｎドリフト層１のトレンチ７の形成さ
れた側の主表面全域にｎ+ ドープ領域９が形成されてい
る点である。ｎ+ ドープ領域９は例えば表面濃度約１．
０×１０15ｃｍ-3、深さ約５μｍである。
施例のＴ−ＩＧＢＴ（以降、Ｂ１２−Ｔｙｐｅと称す
る）の主要部分の斜視図である。Ｂ１１−Ｔｙｐｅと異
なっているのは、ｎドリフト層１のトレンチ７の形成さ
れた側の主表面全域にｎ+ ドープ領域９が形成されてい
る点である。ｎ+ ドープ領域９は例えば表面濃度約１．
０×１０15ｃｍ-3、深さ約５μｍである。
【００５３】このＢ１２−Ｔｙｐｅの４０Ａ・ｃｍ-2、
１２５℃での飽和電圧は、約４．５Ｖであった。これ
は、Ａ２−Ｔｙｐｅのところで説明したような機構によ
って、ｎドリフト層１内でＢ１１−Ｔｙｐｅより更に蓄
積キャリア濃度が高く保たれているためである。
１２５℃での飽和電圧は、約４．５Ｖであった。これ
は、Ａ２−Ｔｙｐｅのところで説明したような機構によ
って、ｎドリフト層１内でＢ１１−Ｔｙｐｅより更に蓄
積キャリア濃度が高く保たれているためである。
【００５４】［実施例７］図９は、この発明の第７の実
施例のＴ−ＩＧＢＴ（以降、Ｂ１３−Ｔｙｐｅと称す
る）の主要部分の斜視図である。Ｂ１１−Ｔｙｐｅと異
なっているのは、ｎドリフト層１が表面に達している部
分で、厚さ８０ｎｍの酸化膜からなる補助ゲート絶縁膜
６ａを介して、厚さ１μｍの多結晶シリコンからなる補
助ゲート電極１３が設けられている点である。そして、
この補助ゲート電極１３は、ゲート電極１０と電気的に
接続されている。なお、この図のように、ｎソース領域
３をトレンチ７と垂直に、ｐウェル領域２と平行にする
こともできる。
施例のＴ−ＩＧＢＴ（以降、Ｂ１３−Ｔｙｐｅと称す
る）の主要部分の斜視図である。Ｂ１１−Ｔｙｐｅと異
なっているのは、ｎドリフト層１が表面に達している部
分で、厚さ８０ｎｍの酸化膜からなる補助ゲート絶縁膜
６ａを介して、厚さ１μｍの多結晶シリコンからなる補
助ゲート電極１３が設けられている点である。そして、
この補助ゲート電極１３は、ゲート電極１０と電気的に
接続されている。なお、この図のように、ｎソース領域
３をトレンチ７と垂直に、ｐウェル領域２と平行にする
こともできる。
【００５５】このＢ１３−Ｔｙｐｅの４０Ａ・ｃｍ-2、
１２５℃での飽和電圧は、約４．２Ｖであった。これ
は、Ａ３−Ｔｙｐｅのところで説明したような機構によ
って、半導体内部でＢ１２−Ｔｙｐｅより更に蓄積キャ
リア濃度が高く保たれているためである。
１２５℃での飽和電圧は、約４．２Ｖであった。これ
は、Ａ３−Ｔｙｐｅのところで説明したような機構によ
って、半導体内部でＢ１２−Ｔｙｐｅより更に蓄積キャ
リア濃度が高く保たれているためである。
【００５６】［実施例８］図１０は、この発明の第８実
施例のＴ−ＩＧＢＴ（以降、Ｂ１４−Ｔｙｐｅと称す
る）の主要部分の概略俯瞰図である。Ｂ１２−Ｔｙｐｅ
とＢ１３−Ｔｙｐｅとを組み合わせた形のＴ−ＩＧＢＴ
であり、主表面全域に表面濃度約１．０×１０15ｃ
ｍ-3、深さ約５μｍのｎ+ ドープ領域９が形成されてお
り、８０ｎｍの補助ゲート絶縁膜６ａを介して、厚さ１
μｍの補助ゲート電極層１３が設けられている。補助ゲ
ート電極層１３はゲート電極層１０と電気的に接続され
ている。
施例のＴ−ＩＧＢＴ（以降、Ｂ１４−Ｔｙｐｅと称す
る）の主要部分の概略俯瞰図である。Ｂ１２−Ｔｙｐｅ
とＢ１３−Ｔｙｐｅとを組み合わせた形のＴ−ＩＧＢＴ
であり、主表面全域に表面濃度約１．０×１０15ｃ
ｍ-3、深さ約５μｍのｎ+ ドープ領域９が形成されてお
り、８０ｎｍの補助ゲート絶縁膜６ａを介して、厚さ１
μｍの補助ゲート電極層１３が設けられている。補助ゲ
ート電極層１３はゲート電極層１０と電気的に接続され
ている。
【００５７】このＢ１４−Ｔｙｐｅの４０Ａ・ｃｍ-2、
１２５℃での飽和電圧は、約４．０Ｖであった。このＢ
１４−Ｔｙｐｅでは、Ｂ１２−ＴｙｐｅとＢ１３−Ｔｙ
ｐｅとの効果が合わせて得られ、半導体内部での蓄積キ
ャリア濃度が高くなっている。これにより、低い飽和電
圧が得られることが理解できる。
１２５℃での飽和電圧は、約４．０Ｖであった。このＢ
１４−Ｔｙｐｅでは、Ｂ１２−ＴｙｐｅとＢ１３−Ｔｙ
ｐｅとの効果が合わせて得られ、半導体内部での蓄積キ
ャリア濃度が高くなっている。これにより、低い飽和電
圧が得られることが理解できる。
【００５８】［実施例９］図１１（ａ）は、この発明の
第９の実施例のＴ−ＩＧＢＴ（以降、Ｂ２１−Ｔｙｐｅ
と称する）の主要部の斜視図である。また、図１１
（ｂ）、図１２（ａ）、（ｂ）は各々、Ｂ２１−Ｔｙｐ
ｅの半導体表面に於ける平面図、断面Ａ、断面Ｂにおけ
る断面図である。
第９の実施例のＴ−ＩＧＢＴ（以降、Ｂ２１−Ｔｙｐｅ
と称する）の主要部の斜視図である。また、図１１
（ｂ）、図１２（ａ）、（ｂ）は各々、Ｂ２１−Ｔｙｐ
ｅの半導体表面に於ける平面図、断面Ａ、断面Ｂにおけ
る断面図である。
【００５９】比抵抗約３２０Ωｃｍのｎドリフト層１
に、深さ６μｍ、底部の短辺２μｍ、底部の長辺２５μ
ｍのトレンチ７が１０μｍ間隔に形成されている。トレ
ンチ７の短辺に接するように幅１０μｍ、深さ約５μｍ
のｐウェル領域２が形成され、そのｐウェル領域２の表
面層に幅１μｍ、深さ約０．５μｍのｎソース領域３が
形成されている。トレンチ７の内側に厚さ８０ｎｍの酸
化膜を形成してゲート絶縁膜６とし、多結晶シリコンか
らなるゲート電極層１０が埋め込まれている。ｎソース
領域３およびｐウェル領域２の表面の一部を除いて、厚
さ約１μｍのほう素燐シリカガラスの絶縁膜８が主表面
を覆っている。ｎソース領域３およびｐウェル領域２の
表面に接して設けられたエミッタ電極１１は、図のよう
に絶縁膜８の上に延長されることが多い。ｎドリフト層
１の他方の側には、ｎ+ バッファ層５を介してｐコレク
タ層４が形成され、その表面にコレクタ電極１２が設け
られている。
に、深さ６μｍ、底部の短辺２μｍ、底部の長辺２５μ
ｍのトレンチ７が１０μｍ間隔に形成されている。トレ
ンチ７の短辺に接するように幅１０μｍ、深さ約５μｍ
のｐウェル領域２が形成され、そのｐウェル領域２の表
面層に幅１μｍ、深さ約０．５μｍのｎソース領域３が
形成されている。トレンチ７の内側に厚さ８０ｎｍの酸
化膜を形成してゲート絶縁膜６とし、多結晶シリコンか
らなるゲート電極層１０が埋め込まれている。ｎソース
領域３およびｐウェル領域２の表面の一部を除いて、厚
さ約１μｍのほう素燐シリカガラスの絶縁膜８が主表面
を覆っている。ｎソース領域３およびｐウェル領域２の
表面に接して設けられたエミッタ電極１１は、図のよう
に絶縁膜８の上に延長されることが多い。ｎドリフト層
１の他方の側には、ｎ+ バッファ層５を介してｐコレク
タ層４が形成され、その表面にコレクタ電極１２が設け
られている。
【００６０】図１１（ｂ）に見られるようにこの例で
も、トレンチ７とｐウェル領域２とが直交するように形
成されている。Ｂ１１−Ｔｙｐｅと違ってｎソース領域
３もトレンチ７に直交している。
も、トレンチ７とｐウェル領域２とが直交するように形
成されている。Ｂ１１−Ｔｙｐｅと違ってｎソース領域
３もトレンチ７に直交している。
【００６１】図１２（ａ）の断面Ａは、トレンチ７の長
辺方向に沿った断面であり、トレンチ７が断続している
様子が見られる。トレンチ７の間には、ｐウェル領域２
が形成されている。同図（ｃ）の断面Ｂには、互いに分
離されたｐウェル領域２とその表面層のｎソース領域３
とが見られる。
辺方向に沿った断面であり、トレンチ７が断続している
様子が見られる。トレンチ７の間には、ｐウェル領域２
が形成されている。同図（ｃ）の断面Ｂには、互いに分
離されたｐウェル領域２とその表面層のｎソース領域３
とが見られる。
【００６２】このＢ２１−Ｔｙｐｅの４０Ａ・ｃｍ-2、
１２５℃での飽和電圧は、約５．１Ｖであった。このＢ
２１−Ｔｙｐｅでも、ゲート電極層１０が埋め込まれた
トレンチ７の壁面にあたるｎドリフト層１のうち、ｐウ
ェル領域２の形成されていない部分に電子が蓄積され、
それに伴って正孔濃度が高くなり、半導体内部の蓄積キ
ャリア濃度が一層多くなるため飽和電圧が低くなる。
１２５℃での飽和電圧は、約５．１Ｖであった。このＢ
２１−Ｔｙｐｅでも、ゲート電極層１０が埋め込まれた
トレンチ７の壁面にあたるｎドリフト層１のうち、ｐウ
ェル領域２の形成されていない部分に電子が蓄積され、
それに伴って正孔濃度が高くなり、半導体内部の蓄積キ
ャリア濃度が一層多くなるため飽和電圧が低くなる。
【００６３】［実施例１０］図１３は、この発明の第１
０の実施例のＴ−ＩＧＢＴ（以降、Ｂ２２−Ｔｙｐｅと
称する）の主要部分の斜視図である。Ｂ２１−Ｔｙｐｅ
と異なっているのは、ｎドリフト層１のトレンチ７の形
成された側の主表面全域にｎ+ ドープ領域９が形成され
ている点である。ｎ+ ドープ領域９の表面濃度約１．０
×１０15ｃｍ -3、深さ約５μｍである。
０の実施例のＴ−ＩＧＢＴ（以降、Ｂ２２−Ｔｙｐｅと
称する）の主要部分の斜視図である。Ｂ２１−Ｔｙｐｅ
と異なっているのは、ｎドリフト層１のトレンチ７の形
成された側の主表面全域にｎ+ ドープ領域９が形成され
ている点である。ｎ+ ドープ領域９の表面濃度約１．０
×１０15ｃｍ -3、深さ約５μｍである。
【００６４】このＢ２２−Ｔｙｐｅの４０Ａ・ｃｍ-2、
１２５℃での飽和電圧は、約４．８Ｖであった。これ
は、Ａ２−Ｔｙｐｅのところで説明したような機構によ
って、半導体内部でＢ２１−Ｔｙｐｅより更に正孔濃度
が高く保たれているためである。
１２５℃での飽和電圧は、約４．８Ｖであった。これ
は、Ａ２−Ｔｙｐｅのところで説明したような機構によ
って、半導体内部でＢ２１−Ｔｙｐｅより更に正孔濃度
が高く保たれているためである。
【００６５】［実施例１１］図１４は、この発明の第１
１実施例（以降、Ｂ２３−Ｔｙｐｅと称す）のＴ−ＩＧ
ＢＴの主要部分の斜視図である。Ｂ２１−Ｔｙｐｅと異
なっているのは、ｎドリフト層１が表面に達している部
分で、厚さ８０ｎｍの酸化膜からなる補助ゲート絶縁膜
６ａを介して、厚さ１μｍの多結晶シリコンからなる補
助ゲート電極１３が設けられている点である。そして、
この補助ゲート電極１３は、ゲート電極１０と電気的に
接続されている。
１実施例（以降、Ｂ２３−Ｔｙｐｅと称す）のＴ−ＩＧ
ＢＴの主要部分の斜視図である。Ｂ２１−Ｔｙｐｅと異
なっているのは、ｎドリフト層１が表面に達している部
分で、厚さ８０ｎｍの酸化膜からなる補助ゲート絶縁膜
６ａを介して、厚さ１μｍの多結晶シリコンからなる補
助ゲート電極１３が設けられている点である。そして、
この補助ゲート電極１３は、ゲート電極１０と電気的に
接続されている。
【００６６】このＢ２３−Ｔｙｐｅの４０Ａ・ｃｍ-2、
１２５℃での飽和電圧は、約４．６Ｖであった。これ
は、Ａ３−Ｔｙｐｅのところで説明したような機構によ
って、半導体内部でＢ１２−Ｔｙｐｅより更に正孔濃度
が高く保たれているためである。
１２５℃での飽和電圧は、約４．６Ｖであった。これ
は、Ａ３−Ｔｙｐｅのところで説明したような機構によ
って、半導体内部でＢ１２−Ｔｙｐｅより更に正孔濃度
が高く保たれているためである。
【００６７】［実施例１２］図１５は、この発明の第１
２の実施例のＴ−ＩＧＢＴ（以降、Ｂ２４−Ｔｙｐｅと
称する）の主要部分の斜視図である。Ｂ２２−Ｔｙｐｅ
とＢ２３−Ｔｙｐｅとを組み合わせた形のＴ−ＩＧＢＴ
であり、主表面全域に表面濃度約１．０×１０15ｃ
ｍ-3、深さ約５μｍのｎ+ ドープ領域９が形成されてお
り、８０ｎｍの補助ゲート絶縁膜６ａを介して、厚さ１
μｍの補助ゲート電極層１３が設けられている。補助ゲ
ート電極層１３はゲート電極層１０と電気的に接続され
ている。
２の実施例のＴ−ＩＧＢＴ（以降、Ｂ２４−Ｔｙｐｅと
称する）の主要部分の斜視図である。Ｂ２２−Ｔｙｐｅ
とＢ２３−Ｔｙｐｅとを組み合わせた形のＴ−ＩＧＢＴ
であり、主表面全域に表面濃度約１．０×１０15ｃ
ｍ-3、深さ約５μｍのｎ+ ドープ領域９が形成されてお
り、８０ｎｍの補助ゲート絶縁膜６ａを介して、厚さ１
μｍの補助ゲート電極層１３が設けられている。補助ゲ
ート電極層１３はゲート電極層１０と電気的に接続され
ている。
【００６８】このＢ２４−Ｔｙｐｅの４０Ａｃｍ-2、１
２５℃での飽和電圧は、約４．４Ｖであった。このＢ２
４−Ｔｙｐｅでは、Ｂ２２−ＴｙｐｅとＢ２３−Ｔｙｐ
ｅとの効果が合わせて得られ、半導体内部での正孔濃度
が高くなっている。これにより、低い飽和電圧が得られ
たことが理解できる。
２５℃での飽和電圧は、約４．４Ｖであった。このＢ２
４−Ｔｙｐｅでは、Ｂ２２−ＴｙｐｅとＢ２３−Ｔｙｐ
ｅとの効果が合わせて得られ、半導体内部での正孔濃度
が高くなっている。これにより、低い飽和電圧が得られ
たことが理解できる。
【００６９】表２に、Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１
４、Ｂ２１、Ｂ２２、Ｂ２３、Ｂ２４−ＴｙｐｅのＴ−
ＩＧＢＴの１２５℃、４０Ａｃｍ-2の時の飽和電圧を示
す。
４、Ｂ２１、Ｂ２２、Ｂ２３、Ｂ２４−ＴｙｐｅのＴ−
ＩＧＢＴの１２５℃、４０Ａｃｍ-2の時の飽和電圧を示
す。
【００７０】
【表２】 いづれの実施例のＴ−ＩＧＢＴの飽和電圧も、従来のＴ
−ＩＧＢＴより低くなっていることがわかる。また、ｎ
+ ドープ領域９、あるいは、補助ゲート電極１３、もし
くは、それらを併用することで、飽和電圧は効果的に低
減されている。
−ＩＧＢＴより低くなっていることがわかる。また、ｎ
+ ドープ領域９、あるいは、補助ゲート電極１３、もし
くは、それらを併用することで、飽和電圧は効果的に低
減されている。
【００７１】［実施例１３］図１６は、この発明の第１
３の実施例のＴ−ＩＧＢＴ（以降、Ｃ１−Ｔｙｐｅと称
する）の主要部の断面図である。
３の実施例のＴ−ＩＧＢＴ（以降、Ｃ１−Ｔｙｐｅと称
する）の主要部の断面図である。
【００７２】比抵抗約３２０Ωｃｍのｎ型半導体基板１
の一方の主表面に、深さ６μｍ、底部の短辺２５μｍの
トレンチ７が５μｍ間隔で形成され、その間に深さ約５
μｍのｐウェル領域２が形成されている。そのｐウェル
領域２の表面層に幅１μｍ、深さ約０．５μｍのｎ型の
ソース領域３が形成されている。トレンチ７の内側に厚
さ８０ｎｍの酸化膜を形成してゲート絶縁膜６とし、多
結晶シリコンからなるゲート電極層１０が埋め込まれて
いる。ｎソース領域３およびｐウェル領域２の表面の一
部を除いて、厚さ約１μｍのほう素燐シリカガラスの絶
縁膜８が主表面を覆っている。ｎソース領域３およびｐ
ウェル領域２の表面に接して設けられたエミッタ電極１
１は、図のように絶縁膜８の上に延長されることが多
い。ｎドリフト層１の他方の側には、ｎ+ バッファ層５
を介してｐコレクタ層４が形成され、その表面にコレク
タ電極１２が設けられている。他に、トレンチ７底部の
幅を２．５〜４５．０μｍ迄変化させたＴ−ＩＧＢＴを
試作した。トレンチ７間のｐウェル領域２の幅は５μｍ
で一定とした。
の一方の主表面に、深さ６μｍ、底部の短辺２５μｍの
トレンチ７が５μｍ間隔で形成され、その間に深さ約５
μｍのｐウェル領域２が形成されている。そのｐウェル
領域２の表面層に幅１μｍ、深さ約０．５μｍのｎ型の
ソース領域３が形成されている。トレンチ７の内側に厚
さ８０ｎｍの酸化膜を形成してゲート絶縁膜６とし、多
結晶シリコンからなるゲート電極層１０が埋め込まれて
いる。ｎソース領域３およびｐウェル領域２の表面の一
部を除いて、厚さ約１μｍのほう素燐シリカガラスの絶
縁膜８が主表面を覆っている。ｎソース領域３およびｐ
ウェル領域２の表面に接して設けられたエミッタ電極１
１は、図のように絶縁膜８の上に延長されることが多
い。ｎドリフト層１の他方の側には、ｎ+ バッファ層５
を介してｐコレクタ層４が形成され、その表面にコレク
タ電極１２が設けられている。他に、トレンチ７底部の
幅を２．５〜４５．０μｍ迄変化させたＴ−ＩＧＢＴを
試作した。トレンチ７間のｐウェル領域２の幅は５μｍ
で一定とした。
【００７３】図１７は、トレンチ７底部の幅を変化させ
た時の飽和電圧の変化を示す特性図である。縦軸は接合
温度１２５℃、電流密度４０Ａ・ｃｍ-2の場合の飽和電
圧、横軸は、トレンチ底部の幅（Ｗt ）とｐウェル領域
２の幅（Ｗp ）との比Ｗt ／Ｗp である。
た時の飽和電圧の変化を示す特性図である。縦軸は接合
温度１２５℃、電流密度４０Ａ・ｃｍ-2の場合の飽和電
圧、横軸は、トレンチ底部の幅（Ｗt ）とｐウェル領域
２の幅（Ｗp ）との比Ｗt ／Ｗp である。
【００７４】Ｗt ／Ｗp ≧１［すなわちトレンチ底部の
幅が５．０μｍ以上］で効果的に飽和電圧が低下してい
る。なお、従来の一般的な、Ｔ−ＩＧＢＴのＷt ／Ｗp
は０．２５程度であった。
幅が５．０μｍ以上］で効果的に飽和電圧が低下してい
る。なお、従来の一般的な、Ｔ−ＩＧＢＴのＷt ／Ｗp
は０．２５程度であった。
【００７５】図１８に、Ｃ１−Ｔｙｐｅおよび類似の幾
つかのＴ−ＩＧＢＴ、および比較のための従来のＴ−Ｉ
ＧＢＴにおける半導体内部の正孔の濃度分布を示した。
縦軸は正孔の濃度、横軸は表面からの深さである。４０
Ａ／ｃｍ2 、１２５℃の条件でシミュレーションした結
果である。Ｗt ／Ｗp が大きい程、半導体内部の正孔濃
度が高く保たれていることがわかる。これにより、低い
飽和電圧が得られることが理解できる。
つかのＴ−ＩＧＢＴ、および比較のための従来のＴ−Ｉ
ＧＢＴにおける半導体内部の正孔の濃度分布を示した。
縦軸は正孔の濃度、横軸は表面からの深さである。４０
Ａ／ｃｍ2 、１２５℃の条件でシミュレーションした結
果である。Ｗt ／Ｗp が大きい程、半導体内部の正孔濃
度が高く保たれていることがわかる。これにより、低い
飽和電圧が得られることが理解できる。
【００７６】これまで、ｎチャネル型の絶縁ゲートバイ
ポーラトランジスタの例を取り上げたが、ｎ型、ｐ型を
反転したｐチャネル型の絶縁ゲートバイポーラトランジ
スタにも全く同様に適用できることはいうまでも無い。
ポーラトランジスタの例を取り上げたが、ｎ型、ｐ型を
反転したｐチャネル型の絶縁ゲートバイポーラトランジ
スタにも全く同様に適用できることはいうまでも無い。
【００７７】
【発明の効果】以上説明したように本発明によれば、ト
レンチ内にゲート絶縁膜を介してゲート電極を埋め込ん
だ形のトレンチ型絶縁ゲートバイポーラトランジスタに
おいて、下記のような構造とすることにより、飽和電圧
−ターンオフ損失のトレードオフ特性を改善できること
を示した。 第二導電型ウェル領域を選択的に形成し、第一導電型
ドリフト層の一部が表面に達する。 第二導電型ウェル領域を選択的に形成し、第二導電型
ウェル領域が形成されていない部分に第一導電型ドリフ
ト層より高濃度の第一導電型ドープ領域を形成する。 第一導電型ドリフト層の表面露出部、または第一導電
型ドープ領域上に補助ゲート絶縁膜を介して補助ゲート
電極を設ける。 側壁に第二導電型ウェル領域および第一導電型エミッ
タ領域の無いトレンチ部分を設ける。 トレンチの幅Ｗt とトレンチ間の第二導電型ウェル領
域の幅Ｗp との比Ｗt ／Ｗp を１以上で２０以下とす
る。
レンチ内にゲート絶縁膜を介してゲート電極を埋め込ん
だ形のトレンチ型絶縁ゲートバイポーラトランジスタに
おいて、下記のような構造とすることにより、飽和電圧
−ターンオフ損失のトレードオフ特性を改善できること
を示した。 第二導電型ウェル領域を選択的に形成し、第一導電型
ドリフト層の一部が表面に達する。 第二導電型ウェル領域を選択的に形成し、第二導電型
ウェル領域が形成されていない部分に第一導電型ドリフ
ト層より高濃度の第一導電型ドープ領域を形成する。 第一導電型ドリフト層の表面露出部、または第一導電
型ドープ領域上に補助ゲート絶縁膜を介して補助ゲート
電極を設ける。 側壁に第二導電型ウェル領域および第一導電型エミッ
タ領域の無いトレンチ部分を設ける。 トレンチの幅Ｗt とトレンチ間の第二導電型ウェル領
域の幅Ｗp との比Ｗt ／Ｗp を１以上で２０以下とす
る。
【００７８】これらの構造は、いずれも蓄積キャリア濃
度を増すことに寄与し、その結果飽和電圧を低減するこ
とになる。本発明は、単に絶縁ゲートバイポーラトラン
ジスタのスイッチング損失の低減に止まらず、広く電力
変換装置の損失低減に大きく貢献するものである。
度を増すことに寄与し、その結果飽和電圧を低減するこ
とになる。本発明は、単に絶縁ゲートバイポーラトラン
ジスタのスイッチング損失の低減に止まらず、広く電力
変換装置の損失低減に大きく貢献するものである。
【図１】本発明実施例１のＴ−ＩＧＢＴ（Ａ１−Ｔｙｐ
ｅ）の概略断面図
ｅ）の概略断面図
【図２】本発明実施例２のＴ−ＩＧＢＴ（Ａ２−Ｔｙｐ
ｅ）の概略断面図
ｅ）の概略断面図
【図３】本発明実施例３のＴ−ＩＧＢＴ（Ａ３−Ｔｙｐ
ｅ）の概略断面図
ｅ）の概略断面図
【図４】本発明実施例４のＴ−ＩＧＢＴ（Ａ４−Ｔｙｐ
ｅ）の概略断面図
ｅ）の概略断面図
【図５】Ａ１〜Ａ４−Ｔｙｐｅおよび従来のＴ−ＩＧＢ
Ｔにおける蓄積キャリア分布図
Ｔにおける蓄積キャリア分布図
【図６】（ａ）は本発明実施例５のＴ−ＩＧＢＴ（Ｂ１
１−Ｔｙｐｅ）の概略俯瞰図、（ｂ）はＢ１１−Ｔｙｐ
ｅのシリコン表面の平面図
１−Ｔｙｐｅ）の概略俯瞰図、（ｂ）はＢ１１−Ｔｙｐ
ｅのシリコン表面の平面図
【図７】（ａ）はＢ１１−Ｔｙｐｅの断面Ａにおける断
面図、（ｂ）は断面Ｂにおける断面図、（ｃ）は断面Ｃ
における断面図
面図、（ｂ）は断面Ｂにおける断面図、（ｃ）は断面Ｃ
における断面図
【図８】本発明実施例６のＴ−ＩＧＢＴ（Ｂ１２−Ｔｙ
ｐｅ）の概略俯瞰図
ｐｅ）の概略俯瞰図
【図９】本発明実施例７のＴ−ＩＧＢＴ（Ｂ１３−Ｔｙ
ｐｅ）の概略俯瞰図
ｐｅ）の概略俯瞰図
【図１０】本発明実施例８のＴ−ＩＧＢＴ（Ｂ１４−Ｔ
ｙｐｅ）の概略俯瞰図
ｙｐｅ）の概略俯瞰図
【図１１】（ａ）は本発明実施例９のＴ−ＩＧＢＴ（Ｂ
２１−Ｔｙｐｅ）の概略俯瞰図、（ｂ）はＢ２１−Ｔｙ
ｐｅのシリコン表面の平面図
２１−Ｔｙｐｅ）の概略俯瞰図、（ｂ）はＢ２１−Ｔｙ
ｐｅのシリコン表面の平面図
【図１２】（ａ）はＢ２１−Ｔｙｐｅの断面Ａにおける
断面図、（ｂ）は断面Ｂにおける断面図
断面図、（ｂ）は断面Ｂにおける断面図
【図１３】本発明実施例１０のＴ−ＩＧＢＴ（Ｂ２２−
Ｔｙｐｅ）の概略俯瞰図
Ｔｙｐｅ）の概略俯瞰図
【図１４】本発明実施例１１のＴ−ＩＧＢＴ（Ｂ２３−
Ｔｙｐｅ）の概略俯瞰図
Ｔｙｐｅ）の概略俯瞰図
【図１５】本発明実施例１２のＴ−ＩＧＢＴ（Ｂ２４−
Ｔｙｐｅ）の概略俯瞰図
Ｔｙｐｅ）の概略俯瞰図
【図１６】本発明実施例１３のＴ−ＩＧＢＴ（Ｃ１−Ｔ
ｙｐｅ）の概略断面図
ｙｐｅ）の概略断面図
【図１７】Ｃ１−Ｔｙｐｅの（トレンチ底部幅／ｐウェ
ル領域幅）と飽和電圧との関係を示す特性図
ル領域幅）と飽和電圧との関係を示す特性図
【図１８】Ｃ１−Ｔｙｐｅおよび従来のＴ−ＩＧＢＴに
おける蓄積キャリア分布図
おける蓄積キャリア分布図
【図１９】従来のＰ−ＩＧＢＴの概略断面図
【図２０】従来のＴ−ＩＧＢＴの概略断面図
１ ｎドリフト層 ２ ｐウェル領域 ３ ｎソース領域 ４ ｐコレクタ層 ５ ｎ+ バッファ層 ６ ゲート絶縁膜 ６ａ 補助ゲート絶縁膜 ７ トレンチ ８ 絶縁膜 ９ ｎ+ ドープ領域 １０ ゲート電極 １１ エミッタ電極 １２ コレクタ電極 １３ 補助ゲート電極
Claims (13)
- 【請求項１】第一導電型ドリフト層の表面層に形成され
た第二導電型ウェル領域と、その第二導電型ウェル領域
内に形成された第一導電型エミッタ領域と、第一導電型
エミッタ領域の表面から掘り下げられた第一導電型ドリ
フト層に達するトレンチと、そのトレンチ内にゲート絶
縁膜を介して埋め込まれたゲート電極と、第一導電型エ
ミッタ領域と第二導電型ウェル領域との表面に共通に接
触して設けられたエミッタ電極と、第一導電型ドリフト
層の裏面側に形成された第二導電型コレクタ層と、その
第二導電型コレクタ層の表面に設けられたコレクタ電極
とを有するトレンチ型絶縁ゲートバイポーラトランジス
タにおいて、第二導電型ウェル領域が選択的に形成さ
れ、第一導電型ドリフト層の一部が表面に達することを
特徴とするトレンチ型絶縁ゲートバイポーラトランジス
タ。 - 【請求項２】表面に達する第一導電型ドリフト層上に補
助ゲート絶縁膜を介して補助ゲート電極を設けることを
特徴とする請求項１記載のトレンチ型絶縁ゲートバイポ
ーラトランジスタ。 - 【請求項３】第一導電型ドリフト層の表面層に形成され
た第二導電型ウェル領域と、その第二導電型ウェル領域
内に形成された第一導電型エミッタ領域と、第一導電型
エミッタ領域の表面から掘り下げられた第一導電型ドリ
フト層に達するトレンチと、そのトレンチ内にゲート絶
縁膜を介して埋め込まれたゲート電極と、第一導電型エ
ミッタ領域と第二導電型ウェル領域との表面に共通に接
触して設けられたエミッタ電極と、第一導電型ドリフト
層の裏面側に形成された第二導電型コレクタ層と、その
第二導電型コレクタ層の表面に設けられたコレクタ電極
とを有するトレンチ型絶縁ゲートバイポーラトランジス
タにおいて、第二導電型ウェル領域が選択的に形成さ
れ、第一導電型ドリフト層の表面層の第二導電型ウェル
領域が形成されていない部分に第一導電型ドリフト層よ
り高濃度の第一導電型ドープ領域が形成されていること
を特徴とするトレンチ型絶縁ゲートバイポーラトランジ
スタ。 - 【請求項４】第一導電型ドープ領域の表面不純物濃度が
１×１０16ｃｍ-3以下であることを特徴とする請求項３
記載のトレンチ型絶縁ゲートバイポーラトランジスタ。 - 【請求項５】第一導電型ドープ領域上に補助ゲート絶縁
膜を介して補助ゲート電極を設けることを特徴とする請
求項３または４に記載のトレンチ型絶縁ゲートバイポー
ラトランジスタ。 - 【請求項６】ゲート電極と補助ゲート電極とを接続する
ことを特徴とする請求項２または５に記載のトレンチ型
絶縁ゲートバイポーラトランジスタ。 - 【請求項７】側壁に第二導電型ウェル領域および第一導
電型エミッタ領域の無いトレンチ部分があることを特徴
とする請求項１ないし６のいずれかに記載のトレンチ型
絶縁ゲートバイポーラトランジスタ。 - 【請求項８】トレンチおよび第二導電型ウェル領域がと
もにストライプ状であり、互いに垂直であることを特徴
とする請求項７記載のトレンチ型絶縁ゲートバイポーラ
トランジスタ。 - 【請求項９】第二導電型ウェル領域がトレンチにより分
断された短冊状であることを特徴とする請求項８記載の
トレンチ型絶縁ゲートバイポーラトランジスタ。 - 【請求項１０】第一導電型エミッタ領域が短冊状であ
り、トレンチに平行であることを特徴とする請求項９記
載のトレンチ型絶縁ゲートバイポーラトランジスタ。 - 【請求項１１】第一導電型エミッタ領域が短冊状であ
り、トレンチに垂直であることを特徴とする請求項９記
載のトレンチ型絶縁ゲートバイポーラトランジスタ。 - 【請求項１２】トレンチが第二導電型ウェル領域で終端
した短冊状であり、その短編に沿って第一導電型エミッ
タ領域が配置されていることを特徴とする請求項８記載
のトレンチ型絶縁ゲートバイポーラトランジスタ。 - 【請求項１３】第一導電型ドリフト層の表面層に形成さ
れた第二導電型ウェル領域と、その第二導電型ウェル領
域内に形成された第一導電型エミッタ領域と、第一導電
型エミッタ領域の表面から掘り下げられた第一導電型ド
リフト層に達するトレンチと、そのトレンチ内にゲート
絶縁膜を介して埋め込まれたゲート電極と、第一導電型
エミッタ領域と第二導電型ウェル領域との表面に共通に
接触して設けられたエミッタ電極と、第一導電型ドリフ
ト層の裏面側に形成された第二導電型コレクタ層と、そ
の第二導電型コレクタ層の表面に設けられたコレクタ電
極とを有するトレンチ型絶縁ゲートバイポーラトランジ
スタにおいて、トレンチの幅Ｗt とトレンチ間の第二導
電型ウェル領域の幅Ｗp との比Ｗt ／Ｗp を１以上で２
０以下とすることを特徴とするトレンチ型絶縁ゲートバ
イポーラトランジスタ。
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