JP2000230964A - 半導体装置 - Google Patents

半導体装置

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JP2000230964A
JP2000230964A JP11031712A JP3171299A JP2000230964A JP 2000230964 A JP2000230964 A JP 2000230964A JP 11031712 A JP11031712 A JP 11031712A JP 3171299 A JP3171299 A JP 3171299A JP 2000230964 A JP2000230964 A JP 2000230964A
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semiconductor
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純一 疋田
Hiroo Mochida
博雄 持田
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    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
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    • H10W72/90—Bond pads, in general
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】機能テストを経た後における他の半導体チップ
などとの接続を良好に行うことができる半導体装置を提
供する。 【解決手段】子チップＤの表面２１上には、チップ・オ
ン・チップ接合される親チップとの接続のためのチップ
接続用パッドＰＤが形成されている。チップ接続用パッ
ドＰＤには、金属配線３０を介してテスト用パッドＰＴ
が接続されている。子チップＤの内部回路の機能テスト
の際には、テストプローブ５０がテスト用パッドＰＴに
押し当てられる。チップ接続用パッドＰＤ上には、バン
プＢが形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体チップな
どを接続するための接続用パッドを半導体基板上に有す
る半導体装置に関する。
【０００２】
【従来の技術】半導体装置において、小型化および高集
積化を目指すため、従来の二次元構造から三次元構造に
向かう提案がされている。しかし、連続した製造プロセ
スで三次元構造の半導体装置を形成しようとすると、歩
留まりが悪く、困難なことが多い。
【０００３】そこで、本願の発明者等は、第１の半導体
チップの表面と第２の半導体チップの表面とを重ね合わ
せて複数の半導体チップを２層の積層構造に接合する、
いわゆるチップ・オン・チップ構造の半導体装置の実用
化を研究してきた。一対の半導体チップの接合のため
に、たとえば、一方の半導体チップのパッドには、金な
どの耐酸化性金属からなるバンプが形成される。このバ
ンプを介して一対の半導体チップの各内部回路間の電気
接続が達成され、かつ、両半導体チップの機械的接合が
達成される。
【０００４】図４は、半導体チップのバンプ付近の構成
を拡大して示す斜視図である。半導体チップ１００にお
いて、トランジスタ等の素子が形成された活性表層領域
が存在する側の面である表面１０１には、半導体チップ
１００の内部に形成された内部回路（図示せず）に接続
されたパッド１０２が形成されており、このパッド１０
２上に、金等のバンプ１０３が隆起して形成されてい
る。
【０００５】半導体チップ１００は、別の半導体チップ
を接合して組み立てられる前に、単体で、動作確認のた
めの機能テストが行われる。この機能テストは、バンプ
１０３にテストプローブ１１０の先端を押し当てて行わ
れる。
【０００６】
【発明が解決しようとする課題】ところが、テストプロ
ーブ１１０を押し当てることにより、参照符号Ａで示す
ように、バンプ１０３が損傷を受け、バンプ１０３の表
面形状が変形したり、バンプ１０３の材料がえぐり取ら
れたり捲れ上がったりする場合がある。とくに、たとえ
ば、異なる温度条件下で２〜３回の機能テストを繰り返
し行う必要がある場合には、テストプローブ１１０を複
数回に渡ってバンプ１０３に押し当てる必要がある。し
たがって、機能テストを経た半導体チップ１０１では、
バンプ１０３が相当な損傷を受けている場合がある。
【０００７】このように損傷を受けたバンプ１０３で
は、他の半導体チップとの接合を良好に行うことができ
ず、結果として、半導体チップ同士の電気接続が不良に
なり、チップ・オン・チップ構造の半導体装置が全体と
して不良品となる。バンプ１０３を形成する前に機能テ
ストを行えば、バンプ１０３の損傷は回避できるが、こ
の場合には、テストプローブ１１０をパッド１０２に押
し当てることになるので、パッド１０２の損傷が不可避
である。この損傷を受けたパッド１０２上にバンプ１０
３を形成しようとしても、その形成を良好に行うことは
困難であり、結果として、半導体チップ同士の良好な接
合が阻害される。バンプ１０３を相当な厚膜状に形成す
れば、損傷を受けたパッド１０２上であっても良好なバ
ンプ１０３の形成が可能かもしれないが、バンプ材料を
多く必要とし、かつ、バンプの形成に時間がかかるか
ら、好ましい解決方法とは言えない。
【０００８】そこで、この発明の目的は、上述の技術的
課題を解決し、機能テストを経た後の接続を良好に行う
ことができる半導体装置を提供することである。
【０００９】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板上に形成された内部回路と、上記半導体基板上に形成
され、上記内部回路に接続された接続用パッドと、上記
半導体基板上で上記接続用パッドに接続されて形成さ
れ、上記内部回路の機能テストのために用いられるテス
ト用パッドとを含むことを特徴とする半導体装置であ
る。
【００１０】上記の構成によれば、内部回路に接続され
た接続用パッドには、テスト用パッドが接続されてい
る。したがって、半導体装置の機能テストは、テスト用
パッドを用いて行うこととすれば、接続用パッドは、損
傷を受けることがない。したがって、機能テスト後の当
該半導体装置と、別の半導体チップなどとの接続は、良
好に行うことができる。
【００１１】また、テスト用パッドは機能テストのため
に最適な位置に形成することができ、接続用パッドは他
の半導体チップなどとの接続のために最適な位置に形成
することができるので、他の半導体チップなどとの接続
位置を自由に設定することができる。請求項２記載の発
明は、上記接続用パッド上に形成され、他のチップ（半
導体チップやセラミック素子など）を上記半導体基板の
表面に重ね合わせて接合するための装置間接続部材をさ
らに含むことを特徴とする請求項１記載の半導体装置で
ある。
【００１２】この構成によれば、接続用パッド上に形成
された装置間接続部材（バンプや金属蒸着膜など）によ
り、半導体チップを重ね合わせて接合することにより、
いわゆるチップ・オン・チップ構造の半導体装置を構成
できる。内部回路の機能テストは、テスト用パッドを用
いて行われるので、装置間接続部材は、半導体チップの
接合前に損傷を受けることがない。そのため、半導体チ
ップとの接合を良好に行うことができ、チップ・オン・
チップ構造の半導体装置を良好な歩留まりで生産するこ
とができる。
【００１３】装置間接続部材は、機能テスト前または機
能テスト後のいずれであっても良好に形成することがで
き、機能テスト前に形成された装置間接続部材が機能テ
ストによって損傷を受けることも、機能テスト後におけ
る装置間接続部材の形成が困難になることもない。よっ
て、装置間接続部材の形成は、機能テスト前または機能
テスト後のいずれでも構わないので、工程の設計が容易
になる。
【００１４】また、機能テスト時に接続用パッドまたは
その表面に形成される装置間接続部材が損傷を受けるこ
とがないので、装置間接続部材は、バンプのような厚膜
状のものである必要がなく、バンプよりもはるかに薄膜
の金属蒸着膜のようなものであってもよい。これによ
り、装置間接続部材の材料が少なくてすみ、また、その
形成も短時間で行える。
【００１５】請求項３記載の発明は、上記テスト用パッ
ドは、上記半導体基板表面の周縁領域に形成されてお
り、上記接続用パッドは、上記テスト用パッドよりも上
記半導体基板表面の内方の領域に形成されていることを
特徴とする請求項１または２記載の半導体装置である。
この構成によれば、テスト用パッドが、接続用パッドよ
りも半導体基板表面の周縁の領域に形成されているの
で、請求項４記載のように、テストプローブをテスト用
パッドに押し当てて機能テストが行われる場合に、この
機能テストを良好に実行できる。
【００１６】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の構成を一部分解し
て示す斜視図である。この半導体装置は、第１の半導体
チップとしての親チップＭの表面１１に、第２の半導体
チップとしての子チップＤ１，Ｄ２，Ｄ３（以下、総称
するときには「子チップＤ」という。）をそれぞれ重ね
合わせて接合した、いわゆるチップ・オン・チップ（Ch
ip-On-Chip）構造を有している。
【００１７】親チップＭは、たとえばシリコンチップか
らなっている。表面１１は、親チップＭの基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、子チップＤ
の接合領域１５（子チップＤ１に対応するもののみを図
示した。）が設定されており、この接合領域１５には、
子チップＤとの接続のためのチップ接続用パッドＰＭ
（接続用パッド）が、複数個配置されている。
【００１８】子チップＤは、たとえばシリコンチップか
らなる。この子チップＤの基体をなす半導体基板におい
てトランジスタなどの機能素子が形成された活性表層領
域側の表面である表面２１は、絶縁物の保護膜で覆われ
ている。この保護膜上には、親チップＭのチップ接続用
パッドＰＭに対応する位置に、複数個のチップ接続用パ
ッドＰＤ（接続用パッド）が露出して形成されている。
各パッドＰＤ上には、耐酸化性の金属、たとえば、金、
鉛、プラチナ、銀またはイリジウムからなるバンプＢ
（チップ間接続部材、装置間接続部材）がそれぞれ形成
されている。
【００１９】子チップＤは、表面２１を親チップＭの表
面１１に対向させた状態で親チップＭに接合される。こ
の接合は、バンプＢを接合領域１５のチップ接続用パッ
ドＰＭにそれぞれ当接させた状態で、親チップＭと子チ
ップＤとを相互に圧着することにより達成される。この
圧着の際、必要に応じて親チップＭおよび／または子チ
ップＤに超音波振動を与えることにより、バンプＢとチ
ップ接続用パッドＰＭとの確実な接合が達成される。
【００２０】たとえば、親チップＭには、ゲートアレイ
やロジック回路が形成されている。そして、たとえば、
第１の子チップＤ１は、ＣＰＵであり、第２の子チップ
Ｄ２は、Ａ／Ｄ変換素子であり、第３の子チップＤ３
は、メモリ素子（フラッシュメモリ、ＥＥＰＲＯＭ、強
誘電体メモリ、ダイナミックＲＡＭなど）である。親チ
ップＭは、たとえば、図示しない外部接続用パッド、お
よびこの外部接続用パッドに接続されるボンディングワ
イヤにより、リードフレームに接続されている。
【００２１】図２は、子チップＤのパッドＰＤの近傍の
構成を拡大して示す斜視図であり、図３はチップ接続用
パッドＰＤの近傍の構成を示す断面図である。子チップ
Ｄの表面２１において、チップ接続用パッドＰＤの近傍
には、テスト用パッドＰＴが設けられている。そして、
チップ接続用パッドＰＤとこれに対応するテスト用パッ
ドＰＴとは、金属配線３０により相互に接続されて対を
成している。テスト用パッドＰＴは、テストプローブ５
０を押し当てやすいように、子チップＤの表面２１の周
縁領域に形成されており、チップ接続用パッドＰＤは、
テスト用パッドＰＴよりも表面２１の内方の領域に形成
されている。
【００２２】図３に示されているように、子チップＤの
基体をなす半導体基板４０上には、絶縁層４１上にアル
ミニウム配線４２が形成されていて、このアルミニウム
配線４２が、たとえば、半導体基板４０の表層の活性領
域に形成された素子（図示せず）に接続されている。ア
ルミニウム配線４２は、保護膜４３で被覆されていて、
この保護膜４３には、チップ接続用パッドＰＤおよびテ
スト用パッドＰＴの位置に、開口４４，４５が形成され
ている。保護膜４３の上方には、開口４４，４５におい
てアルミニウム配線４２に接触するバリアメタル膜４６
（たとえば、ＴｉＷからなる。）が形成されている。こ
のバリアメタル膜４６により、テスト用パッドＰＴおよ
びチップ接続用パッドＰＤの表層部分が形成されてい
る。そして、金属配線３０は、テスト用パッドおよびチ
ップ接続用パッドＰＤの間のバリアメタル膜４６および
それらの間のアルミニウム配線４２によって形成されて
いる。
【００２３】なお、バリアメタル膜４６は、隣接する膜
間の材料の相互拡散を防止し、界面が合金化することを
防止するためのものである。子チップＤは、親チップＭ
に接合される前に、単体で、内部回路の動作確認のため
の機能テストが行われる。この機能テストにおいては、
図２に示すように、テスト用パッドＰＴにテストプロー
ブ５０が押し当てられる。必要に応じて、たとえば、異
なる温度条件の下で、２回、３回と繰り返し同様なテス
トが行われる。
【００２４】親チップＭについても、単体での機能テス
トが行われる。この親チップＭにおいて、機能テストの
際にテストプローブが電気的に接続されるべきチップ接
続用パッドＰＭに関する構成は、子チップＤのチップ接
続用パッドＰＤに関連する構成と同様になっている。す
なわち、テストプローブが接続されるべきチップ接続用
パッドＰＭの近傍には、テスト用パッドＰＭＴが対をな
すように設けられていて、これらは、金属配線３０Ｍに
よって相互に接続されている。そして、機能テストの際
には、チップ接続用パッドＰＭではなく、テスト用パッ
ドＰＭＴにテストプローブが押し当てられる。このテス
ト用パッドＰＭＴは、親チップＭの表面１１の周縁領域
に形成されており、チップ接続用パッドＰＭは、テスト
用パッドＰＭＴよりも表面１１の内方の領域に形成され
ている。
【００２５】このようにこの実施形態によれば、親チッ
プＭおよび子チップＤの機能テストを行うためのテスト
プローブは、チップ接続用パッドＰＭ，ＰＤに接続され
たテスト用パッドＰＭＴ，ＰＴに押し当てられ、これに
より、親チップＭおよび子チップＤの内部回路の動作確
認が行われる。したがって、機能テストの際に親チップ
Ｍのチップ接続用パッドＰＭや子チップＤのバンプＢが
損傷を受けるおそれがない。そのため、親チップＭの表
面に子チップＤを接合してチップ・オン・チップ構造の
半導体装置を組み立てる際に、親チップＭと子チップＤ
との接続不良が生じることがない。これにより、チップ
・オン・チップ構造の半導体装置を良好な歩留まりで生
産することができる。
【００２６】また、バンプＢは、機能テスト前に形成さ
れても損傷を受けることがなく、また、機能テスト後に
形成されても、損傷のないチップ接続用パッドＰＤ上に
良好に形成することができる。したがって、バンプＢの
形成は、機能テスト前でも機能テスト後でもよいので、
製造工程の設計が容易になる。さらに、バンプＢは、損
傷のないチップ接続用パッドＰＤ上に形成することがで
きるので、さほど厚膜に形成する必要がない。したがっ
て、バンプＢの材料が少なくてすみ、かつ、バンプＢの
形成を短時間で行える。また、一般に電解めっきや無電
解めっきで形成される厚膜状のバンプＢの代わりに、金
属蒸着膜などの薄膜を適用することも可能であり、この
ようにすることによって、チップ間接続部材の材料を節
約できる。
【００２７】また、チップ接続用パッドＰＭ，ＰＤを親
チップＭと子チップＤとの接続のために最適な位置に形
成し、テスト用パッドＰＭＴ，ＰＴは機能テストのため
に最適な位置（たとえば、チップＭ，Ｄの表面の周縁付
近）に形成することができる。これにより、親チップＭ
と子チップＤとの接続位置を自由に設定でき、かつ、機
能テストも良好に行うことができる。
【００２８】この発明の一実施形態について説明した
が、この発明は、他の形態でも実施することができる。
たとえば、上記の実施形態では、親チップＭと子チップ
ＤとをバンプＢ等を介して接続したチップ・オン・チッ
プ構造の半導体装置を例にとったが、複数の半導体チッ
プ間の接続はボンディングワイヤで行われてもよく、ま
た、相互に接続される複数の半導体チップは必ずしも重
ね合わせて配置される必要はない。さらに、この発明
は、単体で使用される半導体チップにも適用可能であ
り、リードフレームにワイヤボンディングにより接続さ
れる外部接続用パッドに付随してテスト用パッドを設け
てもよい。
【００２９】また、上記の実施形態では、子チップＤに
バンプＢを設けているが、親チップＭ側に同様のバンプ
を設けてもよく、親チップＭおよび子チップＤの両方に
バンプを設けて、バンプ同士を接合することによって親
チップＭおよび子チップＤのチップ・オン・チップ接合
を達成してもよい。さらに、上記の実施形態では、親チ
ップＭの表面１１に３つの子チップＤが接合される場合
について説明したが、親チップＭの表面１１に接合され
る子チップの数は必要とされるシステム構成に応じて定
められればよい。
【００３０】さらに、上記の実施形態では、親チップＭ
および子チップＤは、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、ガリウム砒素
半導体やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップをこの発明の半導体装置に適用
することができる。この場合に、第１の半導体チップと
第２の半導体チップとの半導体材料は、同じでもよいし
異なっていてもよい。
【００３１】さらに、チップ接続用パッドとテスト用パ
ッドとをつなぐ配線は、金属配線ではなく、ポリシリコ
ン配線等を用いてもよいし、テスト用パッド部にもバン
プを形成するようにしてもよい。このようにすると、テ
スト用パッドから腐食が進んでも、チップ接続用パッド
まで容易には到達しないようにすることができる。その
他、特許請求の範囲に記載された事項の範囲で種々の設
計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の構成
を一部分解して示す斜視図である。
【図２】チップ接続用パッドの近傍の構成を拡大して示
す斜視図である。
【図３】チップ接続用パッドの近傍の構成を示す断面図
である。
【図４】従来の半導体チップのバンプ付近の構成を拡大
して示す斜視図である。
【符号の説明】
Ｍ 親チップ Ｄ，Ｄ１，Ｄ２，Ｄ３ 子チップ ＰＭ チップ接続用パッド（接続用パッド） ＰＭＴ テスト用パッド ＰＤ チップ接続用パッド（接続用パッド） ＰＴ テスト用パッド Ｂ バンプ（装置間接続部材） １５ 接合領域 ３０，３０Ｍ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18 (72)発明者 柴田 和孝 京都市右京区西院溝崎町21番地 ローム株 式会社内 Ｆターム(参考） 2G003 AA07 AG03 AH00 AH07 4M106 AA02 AD01 AD08 AD09 AD30 BA14 CA70

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された内部回路と、 上記半導体基板上に形成され、上記内部回路に接続され
    た接続用パッドと、 上記半導体基板上で上記接続用パッドに接続されて形成
    され、上記内部回路の機能テストのために用いられるテ
    スト用パッドとを含むことを特徴とする半導体装置。
  2. 【請求項２】上記接続用パッド上に形成され、他のチッ
    プを上記半導体基板の表面に重ね合わせて接合するため
    の装置間接続部材をさらに含むことを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】上記テスト用パッドは、上記半導体基板表
    面の周縁領域に形成されており、上記接続用パッドは、
    上記テスト用パッドよりも上記半導体基板表面の内方の
    領域に形成されていることを特徴とする請求項１または
    ２記載の半導体装置。
  4. 【請求項４】上記テスト用パッドは、テストプローブを
    当てて上記内部回路の機能テストを行うためのものであ
    ることを特徴とする請求項１ないし３のいずれかに記載
    の半導体装置。
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