JPS63211751A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63211751A JPS63211751A JP62044975A JP4497587A JPS63211751A JP S63211751 A JPS63211751 A JP S63211751A JP 62044975 A JP62044975 A JP 62044975A JP 4497587 A JP4497587 A JP 4497587A JP S63211751 A JPS63211751 A JP S63211751A
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- JP
- Japan
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- gate insulating
- transistors
- transistor
- trs
- insulating films
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特に集積度が高くデータ保
持特性の良好なメモリ装置に関する。
持特性の良好なメモリ装置に関する。
本発明のメモリ装置は、フリップフロップ回路を構成す
るトランジスタのゲート絶縁膜をスイッチングトランジ
スタのゲート絶縁膜よりも薄くすることにより、高集積
度かつ、良好なデータ保持特性を得ることができるよう
にしたものである。
るトランジスタのゲート絶縁膜をスイッチングトランジ
スタのゲート絶縁膜よりも薄くすることにより、高集積
度かつ、良好なデータ保持特性を得ることができるよう
にしたものである。
第４図は従来のＳＲＡＭセルパターンである。なお図面
の第１図乃至第４図の符号において、従来例、実施例と
も共通の部分は同一の符号を用いることにする。
の第１図乃至第４図の符号において、従来例、実施例と
も共通の部分は同一の符号を用いることにする。
フリップフロップ回路とスイッチングトランジスタで構
成されたメモリ装置には、例えばスタスティックＭＯ３
ＲＡＭ （ＳＲＡＭ ”）などがあり、これは第３図の
ＳＲＡＭの回路図に示す如く、データ保持を行う２個の
ドライバトランジスタＴ＋ ＋ Ｔｔ ｓメモリセルに
データを・読み書きする２個のアクセストランジスタＴ
、、Ｔ、および２個の負荷抵抗ＲＩ。
成されたメモリ装置には、例えばスタスティックＭＯ３
ＲＡＭ （ＳＲＡＭ ”）などがあり、これは第３図の
ＳＲＡＭの回路図に示す如く、データ保持を行う２個の
ドライバトランジスタＴ＋ ＋ Ｔｔ ｓメモリセルに
データを・読み書きする２個のアクセストランジスタＴ
、、Ｔ、および２個の負荷抵抗ＲＩ。
Ｒｇから構成されている。
従来のＳＲＡＭセルパターンは第４図に示す如きもので
、トランジスタのチャネル幅をＷ１チャネル長をＬとす
るとく図中アクティブ領域は砂地、第１ポリシリコン部
分は太線枠、ゲート絶縁膜の面積部分はハツチングで表
してあり、Ｗはアクティブ領域の幅、Ｌは第１ポリシリ
コンの幅に相当する。）、従来はアクセストランジスタ
Ｔ ！、 Ｔ ａとドライバトランジスタＴ＋ 、Ｔｔ
のＬをほぼ同じにし、Ｗを変えて、即ち面積比をとって
、トランジスタの電流駆動能力比を得ていた。例えば通
常は、ドライバトランジスタＴ、、Ｔ、のＷをアクセス
トランジスタＴ３．Ｔ４のＷよりも２．５倍以上大きく
してトランジスタの面積比を２．５倍以上とることが行
われている。
、トランジスタのチャネル幅をＷ１チャネル長をＬとす
るとく図中アクティブ領域は砂地、第１ポリシリコン部
分は太線枠、ゲート絶縁膜の面積部分はハツチングで表
してあり、Ｗはアクティブ領域の幅、Ｌは第１ポリシリ
コンの幅に相当する。）、従来はアクセストランジスタ
Ｔ ！、 Ｔ ａとドライバトランジスタＴ＋ 、Ｔｔ
のＬをほぼ同じにし、Ｗを変えて、即ち面積比をとって
、トランジスタの電流駆動能力比を得ていた。例えば通
常は、ドライバトランジスタＴ、、Ｔ、のＷをアクセス
トランジスタＴ３．Ｔ４のＷよりも２．５倍以上大きく
してトランジスタの面積比を２．５倍以上とることが行
われている。
これはトランジスタのゲート絶縁膜の面積比をとること
によって、データの読み書きをするアクセストランジス
タＴ５．Ｔ４の電流駆動能力よりも、データを保持する
ドライバトランジスタの電流駆動能力を充分に大きくし
ておかないと、ワード線でメモリセルを活性化した際に
、メモリセルの情報を入出力させるビット線の電位の影
響をドライバトランジスタが受け、保持データが反転す
るおそれがあるためである。
によって、データの読み書きをするアクセストランジス
タＴ５．Ｔ４の電流駆動能力よりも、データを保持する
ドライバトランジスタの電流駆動能力を充分に大きくし
ておかないと、ワード線でメモリセルを活性化した際に
、メモリセルの情報を入出力させるビット線の電位の影
響をドライバトランジスタが受け、保持データが反転す
るおそれがあるためである。
トランジスタの電流駆動能力は次式のチャネルコンダク
タンス（ｇ）で表すことができ、Ｗはトランジスタのア
クティブ領域の幅、Ｌはトランジスタのポリシリコンの
幅、μは電子の移動度、Ｃｏｘはゲート酸化膜（絶縁膜
）の静電容量、■、はゲートに引加される電圧、Ｖ丁Ｈ
はトランジスタがＯＮするしきい値電圧である。
タンス（ｇ）で表すことができ、Ｗはトランジスタのア
クティブ領域の幅、Ｌはトランジスタのポリシリコンの
幅、μは電子の移動度、Ｃｏｘはゲート酸化膜（絶縁膜
）の静電容量、■、はゲートに引加される電圧、Ｖ丁Ｈ
はトランジスタがＯＮするしきい値電圧である。
ｇ ＝ ／ｊ Ｃｏｘ （Ｖａ ＶｔＮ）この
式から、従来はゲート絶縁膜の面積を広くとることによ
って、静電容量（Ｃｏｘ ）を増やし、トランジスタの
電流駆動能力比をとっていることがわかる。
式から、従来はゲート絶縁膜の面積を広くとることによ
って、静電容量（Ｃｏｘ ）を増やし、トランジスタの
電流駆動能力比をとっていることがわかる。
上記の如〈従来のメモリ装置は、メモリセルの保持デー
タの反転を防止するためアクセストランジスタＴ３ 、
ＴａよりもドライバトランジスタＴｌ１Ｔｔのチャネル
幅Ｗを２．５倍以上とって電流駆動能力比をとる必要が
あった。このためメモリのセル面積が大きくなり、集積
度が低下するという問題があった。
タの反転を防止するためアクセストランジスタＴ３ 、
ＴａよりもドライバトランジスタＴｌ１Ｔｔのチャネル
幅Ｗを２．５倍以上とって電流駆動能力比をとる必要が
あった。このためメモリのセル面積が大きくなり、集積
度が低下するという問題があった。
本発明は上記問題点に鑑みて創作されたもので、本発明
の目的は、集積度が高くデータ保持特性の良好なメモリ
装置を提供することにある。
の目的は、集積度が高くデータ保持特性の良好なメモリ
装置を提供することにある。
上記問題点を解決するため、本発明のメモリ装置は、メ
モリセルが少なくともフリップフロップ回路とスイッチ
ングトランジスタで構成されたメモリ装置において、上
記フリップフロップ回路を構成するトランジスタのゲー
ト絶縁膜が上記スイッチングトランジスタのゲート絶縁
膜よりも薄い構成とする。
モリセルが少なくともフリップフロップ回路とスイッチ
ングトランジスタで構成されたメモリ装置において、上
記フリップフロップ回路を構成するトランジスタのゲー
ト絶縁膜が上記スイッチングトランジスタのゲート絶縁
膜よりも薄い構成とする。
本発明の構成は第１図及び第２図でみると、フリップフ
ロップ回路を構成するトランジスタＴｌ１Ｔ３のゲート
絶縁膜２ａ、２ｂがスイッチングトランジスタ’Ｔ’ｓ
、 Ｔａのゲート絶縁膜３ａ、 ３ｂよりも薄いもの
である。
ロップ回路を構成するトランジスタＴｌ１Ｔ３のゲート
絶縁膜２ａ、２ｂがスイッチングトランジスタ’Ｔ’ｓ
、 Ｔａのゲート絶縁膜３ａ、 ３ｂよりも薄いもの
である。
従来はトランジスタのゲート電極の面積比によって電流
駆動能力比（２，５倍以上）を得ていたが、上記本発明
の構成の如くゲート絶縁膜の膜厚を薄くする手段によっ
ても電流駆動能力を高められ、所望の電流駆動能力比が
得られることがわかった。
駆動能力比（２，５倍以上）を得ていたが、上記本発明
の構成の如くゲート絶縁膜の膜厚を薄くする手段によっ
ても電流駆動能力を高められ、所望の電流駆動能力比が
得られることがわかった。
つまり、従来広くとっていたトランジスタＴｌ１Ｔ！の
ゲート絶縁膜の面積をスイッチングトランジスタＴ ｓ
、 Ｔ ａ と同じ面積に縮小しても、ゲート絶縁膜２
ａ 、 ２ｂと３ａ、３ｂとの膜厚比を２ ： ５ （
２，５倍）とすることによって所望の電流駆動能力比が
得られ、良好なデータ保持特性が維持できることになる
。
ゲート絶縁膜の面積をスイッチングトランジスタＴ ｓ
、 Ｔ ａ と同じ面積に縮小しても、ゲート絶縁膜２
ａ 、 ２ｂと３ａ、３ｂとの膜厚比を２ ： ５ （
２，５倍）とすることによって所望の電流駆動能力比が
得られ、良好なデータ保持特性が維持できることになる
。
本発明のメモリ装置は、フリップフロップ回路を構成す
るトランジスタＴ、、Ｔ、のゲート絶縁膜２ａ、２ｂを
スイッチングトランジスタＴｓ 、 Ｔ４のゲート絶縁
膜３ａ、３ｂよりも薄くすることによって、トランジス
タの電流駆動能力が向上し、データ保持特性を良好にす
るため、トランジスタのセ小面積を小にして集積度を上
げることができる。
るトランジスタＴ、、Ｔ、のゲート絶縁膜２ａ、２ｂを
スイッチングトランジスタＴｓ 、 Ｔ４のゲート絶縁
膜３ａ、３ｂよりも薄くすることによって、トランジス
タの電流駆動能力が向上し、データ保持特性を良好にす
るため、トランジスタのセ小面積を小にして集積度を上
げることができる。
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。なお当然のことであるが、以下の実施例は一例
であり、この例にのみ限定されない。
明する。なお当然のことであるが、以下の実施例は一例
であり、この例にのみ限定されない。
本実施例ではスタスティンクＭＯＳ ＲＡＭ （ＳＲＡ
Ｍ ’）を用いて実施した。
Ｍ ’）を用いて実施した。
第１図は本発明の一実施例のメモリセルパターンであり
、第２図は第１図のＡ−Ａ ′線断面図であり、第３図
はＳＲＡＭの回路図である。
、第２図は第１図のＡ−Ａ ′線断面図であり、第３図
はＳＲＡＭの回路図である。
本実施例は、第３図の回路図に示す如く、メモリセル１
の記憶回路であるフリップフロップ回路を構成する２個
のトランジスタ（ここではドライバトランジスタを使用
）Ｔ＋ 、Ｔｚで構成され、スイッチングトランジスタ
（ここではアクセストランジスタを使用）はＴ３．Ｔ４
の２個で構成され、また負荷抵抗Ｒ，，Ｒ１やそれ以外
の回路構成についても従来のＳＲＡＭと同様のものとし
た。
の記憶回路であるフリップフロップ回路を構成する２個
のトランジスタ（ここではドライバトランジスタを使用
）Ｔ＋ 、Ｔｚで構成され、スイッチングトランジスタ
（ここではアクセストランジスタを使用）はＴ３．Ｔ４
の２個で構成され、また負荷抵抗Ｒ，，Ｒ１やそれ以外
の回路構成についても従来のＳＲＡＭと同様のものとし
た。
従来例と異なる点は、
■第１図のセルパターンに示す如く、トランジスタのチ
ャネル幅をＷ１チャネル長をＬとすると（図中アクティ
ブ領域は砂地、第１ポリシリコン部分は太線枠、ゲート
絶縁膜の面積部分はハツチングで表してあり、Ｗはアク
ティブ領域の幅、Ｌは第１ポリシリコンの幅に相当する
。）、アクセストランジスタＴ３．Ｔ４とドライバトラ
ンジスタＴ、、’ｒｚのＬと同様にＷもほぼ同じ長さく
面積比は約１：１）とし、セル面積を小さくして集積度
を向上させていることと、 ■ドライバトランジスタＴ、、Ｔ、のゲート絶縁膜２ａ
、２ｂの膜厚を薄くしてアクセストランジスタスタＴ
３ 、 Ｔ ａのゲート絶縁膜３ａ、３ｂとの膜厚比を
約２ ： ５ （２，５倍）以上とすることとにより、
所望のトランジスタの電流駆動能力比が得られ、良好な
データ保持特性が維持できる点である。
ャネル幅をＷ１チャネル長をＬとすると（図中アクティ
ブ領域は砂地、第１ポリシリコン部分は太線枠、ゲート
絶縁膜の面積部分はハツチングで表してあり、Ｗはアク
ティブ領域の幅、Ｌは第１ポリシリコンの幅に相当する
。）、アクセストランジスタＴ３．Ｔ４とドライバトラ
ンジスタＴ、、’ｒｚのＬと同様にＷもほぼ同じ長さく
面積比は約１：１）とし、セル面積を小さくして集積度
を向上させていることと、 ■ドライバトランジスタＴ、、Ｔ、のゲート絶縁膜２ａ
、２ｂの膜厚を薄くしてアクセストランジスタスタＴ
３ 、 Ｔ ａのゲート絶縁膜３ａ、３ｂとの膜厚比を
約２ ： ５ （２，５倍）以上とすることとにより、
所望のトランジスタの電流駆動能力比が得られ、良好な
データ保持特性が維持できる点である。
第１図のメモリセルパターンのＡ−Ａ’線断面を示す第
２図で見られるように、アクセストランジスタＴ４より
もドライバトランジスタＴ２のゲート絶縁膜の膜厚が薄
く構成されていることがわかる。
２図で見られるように、アクセストランジスタＴ４より
もドライバトランジスタＴ２のゲート絶縁膜の膜厚が薄
く構成されていることがわかる。
次に本実施例メモリ装置の製造工程を第２図を参照して
簡単に説明する。
簡単に説明する。
■シリコン基板４表面にＳｉＯ□膜を形成し、ＬＯＣＯ
５法により更に選択酸化をおこない素子間分離領域を形
成する。
５法により更に選択酸化をおこない素子間分離領域を形
成する。
■ゲート部分（ゲート絶縁膜となる２ａ、２ｂ、３ａ、
３ｂ部分）の絶縁膜を除去後、第１のゲート酸化を行う
。（この時点ではＴ４とＴ２のゲート絶縁膜は同じ厚さ
である。） ■レジストを用いてドライバトランジスタＴ１１Ｔ２領
域のゲート絶縁膜２ａ、２ｂだけを選択的に除去し、さ
らに第２のゲート酸化を行うことによりアクセストラン
ジスタＴ３＝７４は酸化が追加され、ドライバトランジ
スタＴ、、Ｔ、よりも厚いゲート絶縁膜 （ＳｉＯ□）
が形成される。（ここでゲート絶縁膜の膜厚比をとる。
３ｂ部分）の絶縁膜を除去後、第１のゲート酸化を行う
。（この時点ではＴ４とＴ２のゲート絶縁膜は同じ厚さ
である。） ■レジストを用いてドライバトランジスタＴ１１Ｔ２領
域のゲート絶縁膜２ａ、２ｂだけを選択的に除去し、さ
らに第２のゲート酸化を行うことによりアクセストラン
ジスタＴ３＝７４は酸化が追加され、ドライバトランジ
スタＴ、、Ｔ、よりも厚いゲート絶縁膜 （ＳｉＯ□）
が形成される。（ここでゲート絶縁膜の膜厚比をとる。
）
■これ以降の工程は、従来のＭＯＳ ＩＣの製造工程と
同様であり、第１ポリシリコン４をＣＶＤ成長してゲー
ト電極を形成し、ソース、ドレにンのｎ゛領域形成する
ためのリン拡散を行い、ソース。
同様であり、第１ポリシリコン４をＣＶＤ成長してゲー
ト電極を形成し、ソース、ドレにンのｎ゛領域形成する
ためのリン拡散を行い、ソース。
ドレイン電極のコンタクト用窓開けを行って第２ポリシ
リコンロを形成し、Ａ１７のメタライゼーシヨンを行っ
てパターンニングして完成させる。
リコンロを形成し、Ａ１７のメタライゼーシヨンを行っ
てパターンニングして完成させる。
層間を絶縁するＳｉｎｇ膜８．９は適宜ＣＶＤ成長によ
って形成される。
って形成される。
本実施例ではドライバトランジスタＴＩ 、Ｔ。
のゲート絶縁膜２ａ、２ｂとアクセストランジスタスタ
’ｒ、、’ｒ４のゲート絶縁膜３ａ、３ｂとの膜厚を（
１） １５０人：４００人（約２．７倍）（２）
２００人：５００人（２，５倍）として膜厚比をとった
が（１） （２）とも所望のトランジスタの電流駆動能
力比が得られ、良好なデータ保持特性が維持できると共
に集積度を上げることが可能となった。
’ｒ、、’ｒ４のゲート絶縁膜３ａ、３ｂとの膜厚を（
１） １５０人：４００人（約２．７倍）（２）
２００人：５００人（２，５倍）として膜厚比をとった
が（１） （２）とも所望のトランジスタの電流駆動能
力比が得られ、良好なデータ保持特性が維持できると共
に集積度を上げることが可能となった。
セル形状を従来と同じにしてゲート絶縁膜の膜厚比を変
えることによってデータ保持特性の改善を行うことも可
能である。
えることによってデータ保持特性の改善を行うことも可
能である。
本実施例では高抵抗負荷型セルで説明したが、これ以外
のＦｕｌｌ ＣＭＯ５型Ｏ５などに対してそのまま適用
することが可能である。
のＦｕｌｌ ＣＭＯ５型Ｏ５などに対してそのまま適用
することが可能である。
上記したように、本発明のメモリ装置とすることによっ
て、集積度の高いデータ保持特性の良好なメモリ装置と
することが可能である。
て、集積度の高いデータ保持特性の良好なメモリ装置と
することが可能である。
第１図は本発明の一実施例のメモリセルパターンであり
、第２図は第１図のＡ−Ａ ’線断面図であり、第３図
はＳＲＡＭの回路図であり、第４図は従来のＳＲＡＭセ
ルパターンである。 １・・・・メモリセル、２ａ、２ｂ・・・・ゲート絶縁
膜、３ａ、３ｂ・・・・・・ゲート絶縁膜、Ｔ＋ Ｔｔ
・・フリップフロップ回路を構成するトランジスタ（ド
ライバトランジスタ）、Ｔ５．Ｔ４・・・・・・スイッ
チングトランジスタ（アクセストランジスタ）。
、第２図は第１図のＡ−Ａ ’線断面図であり、第３図
はＳＲＡＭの回路図であり、第４図は従来のＳＲＡＭセ
ルパターンである。 １・・・・メモリセル、２ａ、２ｂ・・・・ゲート絶縁
膜、３ａ、３ｂ・・・・・・ゲート絶縁膜、Ｔ＋ Ｔｔ
・・フリップフロップ回路を構成するトランジスタ（ド
ライバトランジスタ）、Ｔ５．Ｔ４・・・・・・スイッ
チングトランジスタ（アクセストランジスタ）。
Claims (1)
- 【特許請求の範囲】 メモリセルが少なくともフリップフロップ回路とスイ
ッチングトランジスタで構成されたメモリ装置において
、 上記フリップフロップ回路を構成するトランジスタのゲ
ート絶縁膜が上記スイッチングトランジスタのゲート絶
縁膜よりも薄いことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044975A JP2526566B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044975A JP2526566B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211751A true JPS63211751A (ja) | 1988-09-02 |
| JP2526566B2 JP2526566B2 (ja) | 1996-08-21 |
Family
ID=12706472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044975A Expired - Fee Related JP2526566B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526566B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521755A (ja) * | 1991-07-10 | 1993-01-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5384731A (en) * | 1993-02-10 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
| JP2000232168A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体記憶装置 |
| EP1443553A1 (en) * | 2003-01-30 | 2004-08-04 | Brilliance Semiconductor, Inc. | Fabrication method of static random access memory cell |
-
1987
- 1987-02-27 JP JP62044975A patent/JP2526566B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521755A (ja) * | 1991-07-10 | 1993-01-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
| US5384731A (en) * | 1993-02-10 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | SRAM memory structure and manufacturing method thereof |
| JP2000232168A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体記憶装置 |
| EP1443553A1 (en) * | 2003-01-30 | 2004-08-04 | Brilliance Semiconductor, Inc. | Fabrication method of static random access memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526566B2 (ja) | 1996-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |