JPH0521755A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0521755A JPH0521755A JP3168573A JP16857391A JPH0521755A JP H0521755 A JPH0521755 A JP H0521755A JP 3168573 A JP3168573 A JP 3168573A JP 16857391 A JP16857391 A JP 16857391A JP H0521755 A JPH0521755 A JP H0521755A
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- film
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Abstract
(57)【要約】
【目的】 SRAM等に関し，スプリットワード線型のセル
を採用してSRAMのセルサイズを縮小し，SRAMの性能向上
と高集積化に寄与することを目的とする。 【構成】 １）２本のワード線を有するスプリットワー
ド線型SRAMセルを有し，トランスファトランジスタのゲ
ート絶縁膜の厚さがドライバトランジスタのゲート絶縁
膜より厚いように構成する。２）メモリセルと周辺回路
を有し，入出力回路のトランジスタのゲート絶縁膜の厚
さがその他の周辺回路のゲート絶縁膜の厚さより厚いよ
うに構成する。３）半導体基板１の活性領域に１層目ゲ
ート酸化膜３を形成する工程と，厚いゲート酸化膜を形
成しようとするトランジスタ上にレジスト膜４を形成す
る工程と，該レジスト膜をエッチングマスクにして１層
目ゲート酸化膜をエッチング除去する工程と，該レジス
ト膜を除去して，該活性領域に２層目ゲート酸化膜５を
形成する工程とを有するように構成する。
を採用してSRAMのセルサイズを縮小し，SRAMの性能向上
と高集積化に寄与することを目的とする。 【構成】 １）２本のワード線を有するスプリットワー
ド線型SRAMセルを有し，トランスファトランジスタのゲ
ート絶縁膜の厚さがドライバトランジスタのゲート絶縁
膜より厚いように構成する。２）メモリセルと周辺回路
を有し，入出力回路のトランジスタのゲート絶縁膜の厚
さがその他の周辺回路のゲート絶縁膜の厚さより厚いよ
うに構成する。３）半導体基板１の活性領域に１層目ゲ
ート酸化膜３を形成する工程と，厚いゲート酸化膜を形
成しようとするトランジスタ上にレジスト膜４を形成す
る工程と，該レジスト膜をエッチングマスクにして１層
目ゲート酸化膜をエッチング除去する工程と，該レジス
ト膜を除去して，該活性領域に２層目ゲート酸化膜５を
形成する工程とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り,
特にSRAMに関する。近年, SRAMのチップサイズは記憶容
量の増加に伴い増大する一方である。そのためセルサイ
ズは縮小され, 製造プロセスへの負担はますます増加し
ている。
特にSRAMに関する。近年, SRAMのチップサイズは記憶容
量の増加に伴い増大する一方である。そのためセルサイ
ズは縮小され, 製造プロセスへの負担はますます増加し
ている。
【０００２】SRAMセルにおいて, １個のセルに対して２
本のワード線を通すスプリットワード線型のセルは活性
領域に行き止まり部分がなく，素子分離にLCOS（選択酸
化）法を使用できるため従来型のセルに対して有利であ
るが，チップサイズが大きくなり，何らかの対策が要求
されている。
本のワード線を通すスプリットワード線型のセルは活性
領域に行き止まり部分がなく，素子分離にLCOS（選択酸
化）法を使用できるため従来型のセルに対して有利であ
るが，チップサイズが大きくなり，何らかの対策が要求
されている。
【０００３】本発明はこの要求に対応したSRAMとして利
用できる。
用できる。
【０００４】
【従来の技術】図２はSRAMセルの等価回路図である。図
において，Ｑ1,Ｑ2 はドライバトランジスタでｎチャネ
ルFET ，Ｑ3,Ｑ4 はトランスファトランジスタでｎチャ
ネルFET ，Ｐ1,Ｐ2 は負荷トランジスタでｐチャネルFE
T （負荷はポリシリコン抵抗で置き換えられる場合もあ
る），WLはワード線でトランスファトランジスタＱ3,Ｑ
4 のゲート,BLはビット線で上層の金属配線, VCC, VSS
は電源線である。
において，Ｑ1,Ｑ2 はドライバトランジスタでｎチャネ
ルFET ，Ｑ3,Ｑ4 はトランスファトランジスタでｎチャ
ネルFET ，Ｐ1,Ｐ2 は負荷トランジスタでｐチャネルFE
T （負荷はポリシリコン抵抗で置き換えられる場合もあ
る），WLはワード線でトランスファトランジスタＱ3,Ｑ
4 のゲート,BLはビット線で上層の金属配線, VCC, VSS
は電源線である。
【０００５】図４(A),(B) は従来例によるSRAMセルの平
面図である。図において，Ｑ1,Ｑ2 はドライバトランジ
スタ，Ｑ3,Ｑ4 はトランスファトランジスタ，WLはワー
ド線でトランスファトランジスタＱ3,Ｑ4 のゲート,
Ｄ，Ｄ’は図の縦方向のセルサイズ，Ｗ，Ｗ’はドライ
バトランジスタのチャネル幅，分離酸化膜２に囲まれた
斜線部は活性領域である。
面図である。図において，Ｑ1,Ｑ2 はドライバトランジ
スタ，Ｑ3,Ｑ4 はトランスファトランジスタ，WLはワー
ド線でトランスファトランジスタＱ3,Ｑ4 のゲート,
Ｄ，Ｄ’は図の縦方向のセルサイズ，Ｗ，Ｗ’はドライ
バトランジスタのチャネル幅，分離酸化膜２に囲まれた
斜線部は活性領域である。
【０００６】図から分かるように分離酸化膜２に囲まれ
た活性領域は行き止まり部分があり，また左右のドライ
バトランジスタＱ1,Ｑ2 の駆動能力（駆動ドレイン電
流，ゲート幅）が非対称になりやすい構造である。
た活性領域は行き止まり部分があり，また左右のドライ
バトランジスタＱ1,Ｑ2 の駆動能力（駆動ドレイン電
流，ゲート幅）が非対称になりやすい構造である。
【０００７】セルサイズを縮小するために，トランスフ
ァトランジスタのゲート絶縁膜（酸化膜）厚をドライバ
トランジスタのそれより厚くした場合を図４(B) に示
す。この場合，セルサイズの縦方向の縮小分ΔＤ＝Ｄ−
Ｄ’は，ドライバトランジスタのチャネル幅の縮小分Δ
Ｗ＝Ｗ−Ｗ’のみである。
ァトランジスタのゲート絶縁膜（酸化膜）厚をドライバ
トランジスタのそれより厚くした場合を図４(B) に示
す。この場合，セルサイズの縦方向の縮小分ΔＤ＝Ｄ−
Ｄ’は，ドライバトランジスタのチャネル幅の縮小分Δ
Ｗ＝Ｗ−Ｗ’のみである。
【０００８】これは，レイアウト上２つのドライバトラ
ンジスタが横に並列に並んでいるため，チャネル幅の縮
小分は１個分しか有効でないからである。そのために，
ドライバトランジスタとトランスファトランジスタのゲ
ート酸化膜の厚さを変えても，セルサイズを大きく縮小
できなかった。
ンジスタが横に並列に並んでいるため，チャネル幅の縮
小分は１個分しか有効でないからである。そのために，
ドライバトランジスタとトランスファトランジスタのゲ
ート酸化膜の厚さを変えても，セルサイズを大きく縮小
できなかった。
【０００９】
【発明が解決しようとする課題】前記のように，高性能
であるがセルサイズの大きいスプリットワード線型セル
を採用し，SRAMセルのチップサイズの縮小率を従来型セ
ルより大きくすることが望まれる。
であるがセルサイズの大きいスプリットワード線型セル
を採用し，SRAMセルのチップサイズの縮小率を従来型セ
ルより大きくすることが望まれる。
【００１０】本発明はスプリットワード線型のセルを採
用してSRAMセルのセルサイズを縮小し，SRAMの性能向上
と高集積化に寄与することを目的とする。
用してSRAMセルのセルサイズを縮小し，SRAMの性能向上
と高集積化に寄与することを目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，１）
２本のワード線を有するスプリットワード線型SRAM（ス
タティックランダムアクセスメモリ）セルを有し，トラ
ンスファトランジスタのゲート絶縁膜の厚さがドライバ
トランジスタのゲート絶縁膜より厚い半導体装置，ある
いは２）メモリセルと周辺回路を有し，入出力回路のト
ランジスタのゲート絶縁膜の厚さがその他の周辺回路の
ゲート絶縁膜の厚さより厚い半導体装置，あるいは３）
半導体基板(1) の活性領域に１層目ゲート酸化膜(3）を
形成する工程と，厚いゲート酸化膜を形成しようとする
トランジスタ上にレジスト膜(4）を形成する工程と，該
レジスト膜(4）をエッチングマスクにして該１層目ゲー
ト酸化膜(3）をエッチング除去する工程と，該レジスト
膜(4）を除去して，該活性領域に２層目ゲート酸化膜
(5) を形成する工程とを有する半導体装置の製造方法に
より達成される。
２本のワード線を有するスプリットワード線型SRAM（ス
タティックランダムアクセスメモリ）セルを有し，トラ
ンスファトランジスタのゲート絶縁膜の厚さがドライバ
トランジスタのゲート絶縁膜より厚い半導体装置，ある
いは２）メモリセルと周辺回路を有し，入出力回路のト
ランジスタのゲート絶縁膜の厚さがその他の周辺回路の
ゲート絶縁膜の厚さより厚い半導体装置，あるいは３）
半導体基板(1) の活性領域に１層目ゲート酸化膜(3）を
形成する工程と，厚いゲート酸化膜を形成しようとする
トランジスタ上にレジスト膜(4）を形成する工程と，該
レジスト膜(4）をエッチングマスクにして該１層目ゲー
ト酸化膜(3）をエッチング除去する工程と，該レジスト
膜(4）を除去して，該活性領域に２層目ゲート酸化膜
(5) を形成する工程とを有する半導体装置の製造方法に
より達成される。
【００１２】
【作用】図１(A),(B) は本発明の原理説明図である。図
はスプリットワード線型SRAMセルの平面図である。
はスプリットワード線型SRAMセルの平面図である。
【００１３】図において，Ｑ1,Ｑ2 はドライバトランジ
スタ，Ｑ3,Ｑ4 はトランスファトランジスタ，WLはワー
ド線でトランスファトランジスタＱ3,Ｑ4 のゲート,
Ｄ，Ｄ’は図の縦方向のセルサイズ，Ｗ，Ｗ’はドライ
バトランジスタのチャネル幅，分離酸化膜２に囲まれた
斜線部は活性領域である。
スタ，Ｑ3,Ｑ4 はトランスファトランジスタ，WLはワー
ド線でトランスファトランジスタＱ3,Ｑ4 のゲート,
Ｄ，Ｄ’は図の縦方向のセルサイズ，Ｗ，Ｗ’はドライ
バトランジスタのチャネル幅，分離酸化膜２に囲まれた
斜線部は活性領域である。
【００１４】SRAMセルにおいては，ドライバトランジス
タの駆動能力はトランスファトランジスタの数倍（セル
レシオ）に設定する必要がある。そのために，ドライバ
トランジスタは広いチャネル幅が要求され，トランスフ
ァトランジスタは長いチャネル長が要求される。
タの駆動能力はトランスファトランジスタの数倍（セル
レシオ）に設定する必要がある。そのために，ドライバ
トランジスタは広いチャネル幅が要求され，トランスフ
ァトランジスタは長いチャネル長が要求される。
【００１５】ここで，ドライバトランジスタのゲート酸
化膜をトランスファトランジスタのそれより薄く形成す
ることによってドライバトランジスタのチャネル幅Ｗを
ある程度狭くすることができる。
化膜をトランスファトランジスタのそれより薄く形成す
ることによってドライバトランジスタのチャネル幅Ｗを
ある程度狭くすることができる。
【００１６】この場合，従来型のセルでは図４のように
縦方向の縮小分ΔＤはΔＷであるが，スプリットワード
線型のセルを採用することにより，図１より明らかなよ
うにに, 縦方向の縮小分ΔＤは２×ΔＷとなり，図４の
従来型セルの２倍縮小することができる。
縦方向の縮小分ΔＤはΔＷであるが，スプリットワード
線型のセルを採用することにより，図１より明らかなよ
うにに, 縦方向の縮小分ΔＤは２×ΔＷとなり，図４の
従来型セルの２倍縮小することができる。
【００１７】これは，レイアウト上２つのドライバトラ
ンジスタが縦に並んでいるため，チャネル幅の縮小分は
２個分が有効となるからである。この結果，本発明では
スプリットワード線型のセルとゲート酸化膜を２種類形
成する手法を併用することにより，セルサイズを大きく
縮小するこはができる。
ンジスタが縦に並んでいるため，チャネル幅の縮小分は
２個分が有効となるからである。この結果，本発明では
スプリットワード線型のセルとゲート酸化膜を２種類形
成する手法を併用することにより，セルサイズを大きく
縮小するこはができる。
【００１８】
【実施例】図３ (A)〜(E) は本発明の一実施例の説明図
である。図３(A) は原理図の図１(B) と同様の平面図，
図３ (B)〜(E) はプロセスフローを示すA-A 断面図であ
る。
である。図３(A) は原理図の図１(B) と同様の平面図，
図３ (B)〜(E) はプロセスフローを示すA-A 断面図であ
る。
【００１９】いま，ドライバトランジスタのゲート酸化
膜厚を 130Å, トランスファトランジスタのゲート酸化
膜厚を 200Åとすると, 図１(A) と同じセルレシオを保
ちながらドライバトランジスタのチャネル幅を65％に縮
小することができる。
膜厚を 130Å, トランスファトランジスタのゲート酸化
膜厚を 200Åとすると, 図１(A) と同じセルレシオを保
ちながらドライバトランジスタのチャネル幅を65％に縮
小することができる。
【００２０】以下にその説明をする。トランジスタのド
レイン電流Ｉd は次式で表される。 Ｉd ＝Ｗμeff ε（Ｖg −Ｖth)2／２Ｌｄ， ここに， Ｗ：チャネル幅 Ｌ：チャネル長 μeff ：キャリアの実効移動度 ε：酸化膜の誘電率 Ｖg ：ゲート電圧 Ｖth：しきい値電圧 上式において，セルレシオ＝３とし，トランスファトラ
ンジスタのＩd をＩdTとし，ドライバトランジスタのＩ
d をＩdDとすれば， ＩdT＝１→0.65 (ゲート酸化膜が 130Å→200 Åによ
り) ＩdD＝３→1.95 となり，ドライバトランジスタのゲート幅Ｗを0.65倍に
縮小できる。
レイン電流Ｉd は次式で表される。 Ｉd ＝Ｗμeff ε（Ｖg −Ｖth)2／２Ｌｄ， ここに， Ｗ：チャネル幅 Ｌ：チャネル長 μeff ：キャリアの実効移動度 ε：酸化膜の誘電率 Ｖg ：ゲート電圧 Ｖth：しきい値電圧 上式において，セルレシオ＝３とし，トランスファトラ
ンジスタのＩd をＩdTとし，ドライバトランジスタのＩ
d をＩdDとすれば， ＩdT＝１→0.65 (ゲート酸化膜が 130Å→200 Åによ
り) ＩdD＝３→1.95 となり，ドライバトランジスタのゲート幅Ｗを0.65倍に
縮小できる。
【００２１】そのため, セルの縦方向の長さをＷ×（１
−0.65）×２だけ縮められる。例えば，Ｗ＝0.7 μｍの
ときは, セルの縦方向の長さを0.49μｍだけ縮められ
る。
−0.65）×２だけ縮められる。例えば，Ｗ＝0.7 μｍの
ときは, セルの縦方向の長さを0.49μｍだけ縮められ
る。
【００２２】次に, ２種類の厚さのゲート酸化膜を形成
するプロセスについて説明する。図３(B) において，シ
リコン(Si)基板１をLOCOS 法により分離酸化膜２を形成
し，活性領域に熱酸化による厚さ 140Åの１層目ゲート
酸化膜３を形成する。
するプロセスについて説明する。図３(B) において，シ
リコン(Si)基板１をLOCOS 法により分離酸化膜２を形成
し，活性領域に熱酸化による厚さ 140Åの１層目ゲート
酸化膜３を形成する。
【００２３】LOCOS 法は, 950 ℃の塩酸酸化による厚さ
100Åの熱酸化膜上に形成された厚さ1150Åの窒化シリ
コン(Si3N4) 膜を耐酸化マスクにしてして行う。１層目
ゲート酸化膜３を形成するための酸化は1000℃の窒素(N
2)分圧酸化による。
100Åの熱酸化膜上に形成された厚さ1150Åの窒化シリ
コン(Si3N4) 膜を耐酸化マスクにしてして行う。１層目
ゲート酸化膜３を形成するための酸化は1000℃の窒素(N
2)分圧酸化による。
【００２４】図３(C) において，トランスファトランジ
スタ上にエッチングマスクとしてレジスト膜４（図３
(A) にも記載）を形成する。図３(D) において，レジス
ト膜４をマスクにして１層目ゲート酸化膜３を1/10の緩
衝フッ酸でエッチング除去する。
スタ上にエッチングマスクとしてレジスト膜４（図３
(A) にも記載）を形成する。図３(D) において，レジス
ト膜４をマスクにして１層目ゲート酸化膜３を1/10の緩
衝フッ酸でエッチング除去する。
【００２５】図３(E) において，レジスト膜４を除去
し，活性領域に熱酸化による厚さ 110Åの２層目ゲート
酸化膜５を形成すると，トランスファトランジスタのゲ
ート酸化膜は１層目ゲート酸化膜３と２層目ゲート酸化
膜５の２層となり，ドライバトランジスタのゲート酸化
膜は２層目ゲート酸化膜５のみとなる。
し，活性領域に熱酸化による厚さ 110Åの２層目ゲート
酸化膜５を形成すると，トランスファトランジスタのゲ
ート酸化膜は１層目ゲート酸化膜３と２層目ゲート酸化
膜５の２層となり，ドライバトランジスタのゲート酸化
膜は２層目ゲート酸化膜５のみとなる。
【００２６】上記の２層目ゲート酸化膜３を形成するた
めの酸化は1050℃の窒素分圧酸化による。次に, 周辺回
路に対する一実施例を説明する。
めの酸化は1050℃の窒素分圧酸化による。次に, 周辺回
路に対する一実施例を説明する。
【００２７】周辺回路の入出力トランジスタのゲート酸
化膜の厚さはセルのトランスファトランジスタのゲート
酸化膜と同じ厚さとして静電気耐性の強い入出力回路を
形成し，その他の周辺回路のトランジスタのゲート酸化
膜の厚さはセルのドライバトランジスタのゲート酸化膜
と同じ厚さにすると, 回路スピードを確保することがで
きる。
化膜の厚さはセルのトランスファトランジスタのゲート
酸化膜と同じ厚さとして静電気耐性の強い入出力回路を
形成し，その他の周辺回路のトランジスタのゲート酸化
膜の厚さはセルのドライバトランジスタのゲート酸化膜
と同じ厚さにすると, 回路スピードを確保することがで
きる。
【００２８】
【発明の効果】スプリットワード線型のセルを採用して
SRAMセルのセルサイズを縮小することができた。また，
周辺回路の性能向上も達成できた。
SRAMセルのセルサイズを縮小することができた。また，
周辺回路の性能向上も達成できた。
【００２９】この結果，SRAMの性能向上と高集積化に寄
与することができた。
与することができた。
【図１】 本発明の原理説明図
【図２】 SRAMセルの等価回路図
【図３】 本発明の一実施例の説明図
【図４】 従来例の平面図
Ｑ1,Ｑ2 ドライバトランジスタ
Ｑ3,Ｑ4 トランスファトランジスタ
WL ワード線でトランスファトランジスタＱ3,Ｑ4 のゲ
ート Ｄ，Ｄ’ 縦方向のセルサイズ Ｗ，Ｗ’ ドライバトランジスタのチャネル幅 １ シリコン(Si)基板 ２ 分離酸化膜 ３ １層目ゲート酸化膜 ４ レジスト膜 ５ ２層目ゲート酸化膜
ート Ｄ，Ｄ’ 縦方向のセルサイズ Ｗ，Ｗ’ ドライバトランジスタのチャネル幅 １ シリコン(Si)基板 ２ 分離酸化膜 ３ １層目ゲート酸化膜 ４ レジスト膜 ５ ２層目ゲート酸化膜
Claims (3)
- 【請求項１】 ２本のワード線を有するスプリットワー
ド線型SRAM（スタティックランダムアクセスメモリ）セ
ルを有し，トランスファトランジスタのゲート絶縁膜の
厚さがドライバトランジスタのゲート絶縁膜より厚いこ
とを特徴とする半導体装置。 - 【請求項２】 メモリセルと周辺回路を有し，入出力回
路のトランジスタのゲート絶縁膜の厚さがその他の周辺
回路のゲート絶縁膜の厚さより厚いことを特徴とする半
導体装置。 - 【請求項３】半導体基板(1) の活性領域に１層目ゲート
酸化膜(3）を形成する工程と，厚いゲート酸化膜を形成
しようとするトランジスタ上にレジスト膜(4）を形成す
る工程と， 該レジスト膜(4）をエッチングマスクにして該１層目ゲ
ート酸化膜(3）をエッチング除去する工程と， 該レジスト膜(4）を除去して，該活性領域に２層目ゲー
ト酸化膜(5)を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168573A JP2827588B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168573A JP2827588B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521755A true JPH0521755A (ja) | 1993-01-29 |
| JP2827588B2 JP2827588B2 (ja) | 1998-11-25 |
Family
ID=15870552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168573A Expired - Lifetime JP2827588B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827588B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232168A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168954A (ja) * | 1985-01-22 | 1986-07-30 | Sumitomo Electric Ind Ltd | 半導体集積回路 |
| JPS63211751A (ja) * | 1987-02-27 | 1988-09-02 | Sony Corp | メモリ装置 |
| JPH02312271A (ja) * | 1989-05-29 | 1990-12-27 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
-
1991
- 1991-07-10 JP JP3168573A patent/JP2827588B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168954A (ja) * | 1985-01-22 | 1986-07-30 | Sumitomo Electric Ind Ltd | 半導体集積回路 |
| JPS63211751A (ja) * | 1987-02-27 | 1988-09-02 | Sony Corp | メモリ装置 |
| JPH02312271A (ja) * | 1989-05-29 | 1990-12-27 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232168A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2827588B2 (ja) | 1998-11-25 |
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Legal Events
| Date | Code | Title | Description |
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