JP2000232209A - 大容量キャパシタの製造方法 - Google Patents

大容量キャパシタの製造方法

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JP2000232209A JP2000011199A JP2000011199A JP2000232209A JP 2000232209 A JP2000232209 A JP 2000232209A JP 2000011199 A JP2000011199 A JP 2000011199A JP 2000011199 A JP2000011199 A JP 2000011199A JP 2000232209 A JP2000232209 A JP 2000232209A
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Abstract

(57)【要約】 【課題】 製造工程におけるアラインメントを容易に
し、大容量で信頼性の高いキャパシタの製造を可能にす
る大容量キャパシタの製造方法を提供する。 【解決手段】 半導体基板1の上面に、第1ポリシリコン
層パターン51a及びタングステンシリサイド膜パターン5
2aを形成し、タングステンシリサイド膜パターン52a上
に第1絶縁膜53及び第2絶縁膜54を順次形成し、コンタク
トホール56を形成し、半導体基板1をフッ化水素溶液及
び緩衝化されたフッ化水素内に順次浸漬し、タングステ
ンシリサイド膜パターン52a上の第1絶縁膜53を除去し、
第2絶縁膜パターン54aの上面一部及びコンタクトホール
56の内壁を包含したタングステンシリサイド膜パターン
52aの上面にキャパシタの下部電極60を形成し、下部電
極60の表面全体に誘電体層61及びキャパシタの上部電極
62を順次形成して大容量キャパシタを製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子用キャ
パシタの製造方法に関し、特に、大容量で信頼性の高い
キャパシタの製造を可能にする大容量キャパシタの製造
方法に関する。
【０００２】
【従来の技術】近年、半導体製造技術の高集積化に伴
い、半導体素子の容積の縮小化に伴うキャパシタの容量
の減少に対処するため、キャパシタの半導体基板上の占
有面積を減らしつつ容量を増加させる為の研究が盛んに
行なわれている。
【０００３】このような大容量キャパシタの一例とし
て、ノード電極を半導体基板上の不純物層に接続させ
て、ゲート電極上方まで延長形成し、該ノード電極上に
誘電体層及びプレート電極を形成した積層型キャパシタ
が提案されており、その積層型キャパシタの例として、
ピン型キャパシタが広く用いられている。
【０００４】そして、従来のピン型キャパシタにおいて
は、図2(g)に示すように、半導体基板1上にゲート絶縁
膜2を介してゲート電極3が形成され、該ゲート電極3の
両側の半導体基板1の表面に不純物層4が形成され、前記
ゲート電極3の上面に絶縁層5が形成され、前記不純物層
4中の何れかの部位でキャパシタのノード電極30に接続
され、該ノード電極30は斜め方向にゲート電極3の上方
まで延長され、その表面に誘電体層31及びキャパシタの
プレート電極32が形成されて構成されていた。
【０００５】以下、このように構成された従来のピン型
キャパシタの製造方法について図面を用いて説明する。
先ず、図2(a)に示すように、半導体基板1上にゲート絶
縁膜2及びゲート電極3を順次形成し、該ゲート電極3の
両側の半導体基板1の表面に不純物層4を形成した後、図
2(b)に示したように、前記半導体基板1の全体構造物上
に絶縁層5を形成する。
【０００６】その後、前記絶縁層5上に第１絶縁膜6、第
1ポリシリコン層7及び第２絶縁膜8を順次形成して多層
膜10を形成するが、この場合、前記第１絶縁膜6、第２
絶縁膜8は、前記第1ポリシリコン層7に対してエッチン
グ選択比が大きい材料、例えば、化学気相蒸着法を施し
て蒸着するシリコン酸化膜を用いる。
【０００７】その後、図2(c)に示すように、前記不純物
層4が露出されるように、前記不純物層4上の多層膜10を
エッチングしてコンタクトホール20を形成する。その
後、図2(d)に示すように、図2（c）の前記半導体基板1
の全体上に第2ポリシリコン層９を形成し、不純物層4を
覆ってコンタクトホール20の内側壁にまで延長した後、
第1ポリシリコン層7と電気的に接続させる。
【０００８】その後、図2(e)に示すように、前記第2ポ
リシリコン層9を包含した多層膜10に対し、キャパシタ
のノード電極形成用マスク（図示されず）を用いて乾式
エッチングを施してパターニングを行う。
【０００９】その後、湿式エッチングを施し前記第1ポ
リシリコン層７、及び第2ポリシリコン層9を残して第1
絶縁膜６、及び第2絶縁膜8を除去し、図2(f)に示すよう
に、ピン型キャパシタのノード電極30を形成する。
【００１０】その後、図2(g)に示すように、前記ノード
電極30の表面全体に誘電体層31を形成するが、この場
合、図2(f)の半導体基板1の全体上にシリコン窒化膜（S
i3N4）を蒸着させることにより誘電体層31を形成する。
【００１１】この際、ガスを利用して化学気相蒸着を施
すことにより、前記キャパシタのノード電極30の第1ポ
リシリコン層7と第2ポリシリコン層9間の空隙部に沿っ
て第1ポリシリコン層７、及び第2ポリシリコン層9の表
面全体に誘電体層31を形成することもできる。
【００１２】又、前記キャパシタのノード電極30の第1
ポリシリコン層７、及び第2ポリシリコン層9を酸化し
て、自己整合的に誘電体層31を形成することもできる。
その後、前記誘電体層31の表面にキャパシタのプレート
電極32を形成するが、該プレート電極32はポリシリコン
層であって、化学気相蒸着により形成される。
【００１３】
【発明が解決しようとする課題】然るに、このような従
来のピン型キャパシタ及びその製造方法においては、半
導体素子の規格寸法の縮小化に伴い、リソグラフィ工程
の解像力に対する要求も厳しくなり、製造工程における
アラインメントの許容範囲が低下するという不都合があ
った。
【００１４】又、湿式エッチングを施して、各ポリシリ
コン層間の絶縁層を除去するため、除去される絶縁層の
上方或い下方に面したポリシリコンまで部分的に除去さ
れることがあり、ピンを構成するポリシリコンが部分的
に欠落することによってピンが離脱しやすくなり、半導
体素子製品の不良率が増加するという不都合があった。
【００１５】そこで、本発明は、このような従来の課題
に鑑み、キャパシタ容量を増加させると共に、製造工程
におけるアラインメントを容易にし、以て製品の信頼性
を向上し得る大容量キャパシタの製造方法を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る大容量キャパシタの製造方法は、
半導体基板の表面に不純物層を形成する工程と、前記半
導体基板の上面全体に絶縁層を形成する工程と、前記不
純物層上に第1コンタクトホールを形成する工程と、前
記第1コンタクトホールの内部及び前記絶縁層の上面に
第1ポリシリコン層を形成する工程と、前記第1ポリシリ
コン層に砒素イオンをドーピングする工程と、前記第1
ポリシリコン層上にタングステンシリサイド膜を蒸着す
る工程と、前記タングステンシリサイド膜及び前記第1
ポリシリコン層をパターニングして、前記第1コンタク
トホールの内部及び前記絶縁膜の上面一部を覆う第1ポ
リシリコン層パターン及びタングステンシリサイド膜パ
ターンを順次形成する工程と、前記半導体基板を熱処理
する工程と、前記タングステンシリサイド膜パターン及
び絶縁層の上面に第1絶縁膜を形成する工程と、該第1絶
縁層の上面に第2絶縁膜を形成する工程と、前記タング
ステンシリサイド膜パターンの一部が露出されるよう
に、前記タングステンシリサイド膜パターン上の所定部
位に第2コンタクトホールを形成して、第1絶縁膜パター
ン及び第2絶縁膜パターンを形成する工程と、前記タン
グステンシリサイド膜パターンに当接する前記第1絶縁
膜パターンを除去してタングステンシリサイド膜パター
ンと第2絶縁膜パターンの間に空隙を形成する工程と、
前記第2絶縁膜パターンの上面一部並びに、前記第2コン
タクトホールの内側壁面及び前記空隙の内側壁面を包含
した前記タングステンシリサイド膜パターンの上面にキ
ャパシタの下部電極を形成する工程と、前記下部電極の
表面に誘電体層を形成する工程と、該誘電体層の表面を
包含した前記第2絶縁膜パターンの上面に上部電極を形
成する工程と、を順次行うようになっている。
【００１７】前記第2絶縁膜は、リン化ホウ素シリケー
トガラス膜であってもよい。前記タングステンシリサイ
ド膜パターンに当接する前記第1絶縁膜パターンを除去
する工程では、前記半導体基板をフッ化水素溶液に浸漬
する工程と、前記半導体基板を緩衝酸化エッチング溶液
に浸漬する工程とを順次行ってもよい。
【００１８】前記誘電体層を形成する工程は、前記キャ
パシタの下部電極を酸化する工程であってもよい。前記
誘電体層を形成する工程は、窒素ガスを用い化学気相蒸
着を施してシリコン窒化膜を形成する工程であってもよ
い。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図1(a)〜(g)は、DRAMセルのキャ
パシタの製造方法を示す工程図であるが、本発明に係る
大容量キャパシタの製造方法は、DRAMセルに限定され
ず、キャパシタを備えた通常の半導体素子にも適用する
ことができる。
【００２０】先ず、図1(a)に示すように、半導体基板1
の上面所定部位にゲート絶縁膜2及びゲート電極3を順次
形成し、該ゲート電極3の両側の半導体基板1の表面に不
純物層4を形成する。尚、この不純物層4は一般にソース
又はドレインになる。
【００２１】その後、前記半導体基板1上の全体構造物
上に絶縁層5を形成した後、該絶縁層5を部分的に除去し
て、前記不純物層4の所定領域に第1コンタクトホール50
を形成し、該半導体基板1上の全体構造物の上面に化学
気相蒸着を施して第1ポリシリコン層51を形成する。即
ち、前記第1コンタクトホール50の内部及び絶縁層5の上
面に前記第1ポリシリコン層51が形成される。
【００２２】その後、前記第1ポリシリコン層51に対
し、濃度が1×10１６〜5×10１６（dose）以上の砒素イ
オン（As+）を用いて80Kevのエネルギーでイオン注入を
行うが、このようにイオン注入を施しておくと、後に前
記第1ポリシリコン層51に接合される他の層との接触抵
抗が低下される。
【００２３】次いで、前記第1ポリシリコン層51に形成
された自然酸化膜を除去した後、該第1ポリシリコン層5
1の上面にタングステンシリサイド膜（WSiX）52を形成
するが、この場合、前記タングステンシリサイド膜52
は、シラン（SiH４）ガス及びフッ化タングステン（WF
６）ガスを用いて350〜400℃の温度下で低温化学気相蒸
着を施して形成する。
【００２４】その後、前記半導体基板1を850〜950℃の
温度に維持し、窒素（N2）ガス雰囲気下で30分の間アニ
ーリングするが、このようにアニーリングを施す間、前
記第1ポリシリコン層51にドーピングされた砒素イオン
がタングステンシリサイド膜52に拡散される。
【００２５】その後、図1(c)に示したように、前記第1
ポリシリコン層51及びタングステンシリサイド膜52をパ
ターニングして、前記第1コンタクトホール50の内部、
及び該第1コンタクトホール50に隣接する絶縁層5の上面
の一部を残し、他の部分を除去することにより、第1ポ
リシリコン層パターン51a及びタングステンシリサイド
膜パターン52aを形成する。
【００２６】その後、図1(d)に示したように、図1(c)の
半導体基板1の全体構造物上に、第1絶縁膜53及び第2絶
縁膜54を順次形成する。この際、前記第1絶縁膜53は、
約700℃の温度下で四エチルオルトシリケート（Tetra
Ethyl Ortho Silicate、以下「TEOS」という）及び酸
素（O2）ガスを用い、化学気相蒸着を施して形成される
シリコン酸化膜とする。又、前記第2絶縁膜54は、平坦
化のための絶縁膜であって、通常、リン化ホウ素シリケ
ートガラス（Boron Phosphorous SilicateGlass、以
下「BPSG」という）又は、リン化シリケートガラス（Ph
osphorous Silicate Glass、以下「PSG」という）な
どを用いて形成する。
【００２７】その後、前記第2絶縁膜54の上面にコンタ
クトホール50に対応する部位にのみ開口部を有するマス
ク（図示されず）を用いてパターンを形成し、該コンタ
クトホール50の上面の前記第1絶縁膜53、及び第2絶縁膜
54を順次除去して、第2コンタクトホール56を形成し、
図1(e)に示したように、第1絶縁膜パターン53a及び第2
絶縁膜パターン54aを形成する。
【００２８】その後、図1(e)に示した構造の半導体基板
をフッ化水素(HF)溶液に20秒〜60秒の間浸漬した後、緩
衝酸化エッチング（buffered oxide etchant、即ち、
酸化膜をエッチングするための溶液であって、フッ化水
素(HF)溶液に緩衝剤としての水酸化アンモニウム(NH4O
H)溶液を攪拌したもの、以下「BOE」という）溶液に45
秒〜60秒の間浸漬すると、図1(f)に示すように、タング
ステンシリサイド膜パターン52a上のシリコン酸化膜(Si
O2)が揮発されて、タングステンシリサイド膜パターン5
2aと第2絶縁膜パターン54a間に空隙55が形成される。
【００２９】このような空隙55が形成される原理につい
て、より詳しく説明すると次のようである。即ち、前述
の第1ポリシリコン層51に対するイオン注入工程によ
り、第1ポリシリコン層パターン51aには砒素イオン（As
+）が存在するようになるが、この砒素イオン（As+）
は、後続する高温の熱処理工程において、タングステン
シリサイド膜パターン52aを経て第1絶縁膜53に浸透す
る。従って、第1ポリシリコン層パターン51aの上方の第
1絶縁膜53部位に砒素イオンが存在する状態で、図1(e)
の工程として、フッ化水素(HF)溶液に半導体基板1を浸
漬させると、前記第1絶縁膜パターン53a内の砒素イオン
（As+）とフッ素イオン(F()とが結合する。
【００３０】次いで、砒素イオン（As+）とフッ素イオ
ン(F()とが結合したフッ化砒素(AsF)は揮発性が強いた
め、タングステンシリサイド膜パターン52aに当接して
いる第1絶縁膜パターン53aの部位が揮発されて除去され
る。
【００３１】更に、前記第1絶縁膜パターン53aとしての
シリコン酸化膜のシリコン(Si)とフッ化水素(HF)溶液の
フッ素(F)とが結合することによってフッ化シリコン(Si
F)が形成され、このフッ化シリコン(SiF)もやはり揮発
性を有するため、同様に除去される。
【００３２】即ち、砒素イオンを包含したタングステン
シリサイド膜パターン52aの上方の第1絶縁膜パターン53
aが除去されて、自然にタングステンシリサイド膜パタ
ーン52aと第2絶縁膜54a間には空隙55が形成される。
【００３３】従って、本発明では、従来のように、エッ
チング溶液でポリシリコン層間の絶縁膜を除去すること
によりピン型のキャパシタを形成するのではなく、揮発
作用によりタングステンシリサイド膜52a上の絶縁膜53a
を除去し空隙55を形成することによってキャパシタを形
成するので、ピンのポリシリコンまでもが部分的に除去
されることはなく、延いてはピンの離脱現象を防ぐこと
ができる。
【００３４】その後、本発明の後続工程として、図1(g)
に示すように、図1(f)の半導体基板1の全体上に、第3ポ
リシリコン層（図示されず）を形成してパターニング
し、キャパシタの下部電極60を形成する。この際、前記
第3ポリシリコン層は前記空隙55の内側壁及びコンタク
トホール50の側壁に形成される。
【００３５】その後、前記キャパシタの下部電極60の全
表面上に誘電体層61を形成するが、該誘電体層61は、化
学気相蒸着を施して形成されるシリコン窒化膜(Si3N
４)、又は、前記下部電極60のポリシリコン層を酸化さ
せて形成されるシリコン酸化膜とする。
【００３６】その後、前記誘電体層61の全表面上及び前
記第2絶縁膜パターン54aの上面に、第4ポリシリコン層
をキャパシタの上部電極62として形成し、本発明に係る
大容量キャパシタの製造を終了する。前記上部電極62の
形成により前記空隙55は完全に埋め立てられることとな
る。
【００３７】
【発明の効果】以上説明したように、請求項1に係る発
明によれば、タングステンシリサイド膜上の絶縁膜を揮
発作用により除去するため、製造工程におけるアライン
メントを容易にし、以てピンの離脱現象を防止して半導
体素子の信頼性を向上させることができる。
【００３８】又、請求項2に係る発明によれば、平坦化
膜を形成するため、リソグラフィ工程の解像力が向上さ
れ、以て配線不良を防止して半導体素子の信頼性を向上
することができる。
【００３９】更に、請求項3に係る発明によれば、タン
グステンシリサイド膜上の絶縁膜をフッ化砒素又はフッ
化シリコンの揮発作用により除去するため、ピンの離脱
を防止して製品の歩留まりを格段に向上できる。
【００４０】又、請求項4に係る発明によれば、下部電
極の酸化工程のみを施して誘電体層を形成するため、製
造工程が一層容易で、アラインメントを向上できるとい
う効果がある。
【００４１】又、請求項5に係る発明によれば、誘電率
の高いシリコン窒化膜を用いて誘電体層を形成するた
め、キャパシタの容量を増大し得るという効果がある。
【図面の簡単な説明】
【図１】 本発明に係る大容量のキャパシタの製造方法
を示した工程図である。
【図２】 従来のピン型キャパシタの製造方法を示した
工程図である。
【符号の説明】
１：半導体基板 ２：ゲート絶縁膜 ３：ゲート電極 ４：不純物層 ５：絶縁層 ５０：第1コンタクトホール ５１：第1ポリシリコン層 ５１ａ：第1ポリシリコン層パターン ５２：タングステンシリサイド膜 ５２ａ：タングステンシリサイド膜パターン ５３：第1絶縁膜 ５３ａ：第1絶縁膜パターン ５４：第2絶縁膜 ５４ａ：第2絶縁膜パターン ５５：空隙 ５６：第2コンタクトホール ６０：下部電極 ６１：誘電体層 ６２：上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に不純物層を形成する
    工程と、 前記半導体基板の上面全体に絶縁層を形成する工程と、 前記不純物層上に第1コンタクトホールを形成する工程
    と、 前記第1コンタクトホールの内部及び前記絶縁層の上面
    に第1ポリシリコン層を形成する工程と、 前記第1ポリシリコン層に砒素イオンをドーピングする
    工程と、 前記第1ポリシリコン層上にタングステンシリサイド膜
    を蒸着する工程と、 前記タングステンシリサイド膜及び前記第1ポリシリコ
    ン層をパターニングして、前記第1コンタクトホールの
    内部及び前記絶縁層の上面一部を覆う第1ポリシリコン
    層パターン及びタングステンシリサイド膜パターンを順
    次形成する工程と、 前記半導体基板を熱処理する工程と、 前記タングステンシリサイド膜パターン及び前記絶縁層
    の上面に第1絶縁膜を形成する工程と、 該第1絶縁膜の上面に第2絶縁膜を形成する工程と、 前記タングステンシリサイド膜パターンの一部が露出さ
    れるように、前記タングステンシリサイド膜パターン上
    の所定部位に第2コンタクトホールを形成して、第1絶縁
    膜パターン及び第2絶縁膜パターンを形成する工程と、 前記タングステンシリサイド膜パターンに当接する前記
    第1絶縁膜パターンを除去してタングステンシリサイド
    膜パターンと第2絶縁膜パターン間に空隙を形成する工
    程と、 前記第2絶縁膜パターンの上面一部並びに、前記第2コン
    タクトホールの内側壁面及び前記空隙の内側壁面を包含
    した前記タングステンシリサイド膜パターンの上面に下
    部電極を形成する工程と、 前記下部電極の表面に誘電体層を形成する工程と、 該誘電体層の表面を包含した前記第2絶縁膜パターンの
    上面に上部電極を形成する工程と、を順次行うことを特
    徴とする大容量キャパシタの製造方法。
  2. 【請求項２】 前記第2絶縁膜は、リン化ホウ素シリケ
    ートガラス膜であることを特徴とする請求項1記載の大
    容量キャパシタの製造方法。
  3. 【請求項３】 前記タングステンシリサイド膜パターン
    に当接する前記第1絶縁膜パターンを除去する工程で
    は、前記半導体基板をフッ化水素溶液に浸漬する工程
    と、 前記半導体基板を緩衝酸化エッチング溶液に浸漬する工
    程とが順次行われることを特徴とする請求項1記載の大
    容量キャパシタの製造方法。
  4. 【請求項４】 前記誘電体層を形成する工程は、前記キ
    ャパシタの下部電極を酸化する工程であることを特徴と
    する請求項1記載の大容量キャパシタの製造方法。
  5. 【請求項５】 前記誘電体層を形成する工程は、窒素ガ
    スを用い化学気相蒸着を施してシリコン窒化膜を形成す
    る工程であることを特徴とする請求項1記載の大容量キ
    ャパシタの製造方法。
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