JPH0677428A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0677428A JPH0677428A JP4225997A JP22599792A JPH0677428A JP H0677428 A JPH0677428 A JP H0677428A JP 4225997 A JP4225997 A JP 4225997A JP 22599792 A JP22599792 A JP 22599792A JP H0677428 A JPH0677428 A JP H0677428A
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/482—Bit lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/01—Manufacture or treatment
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Abstract
(57)【要約】
【目的】 メモリセルの面積を小さくする為に容量蓄積
電極とゲート電極の間隔を縮少する場合に、容量蓄積電
極とゲート電極の電気的短絡を防止すると共に容量蓄積
電極の下の層間絶縁膜の平坦化を行なう。 【構成】 半導体基板の上に形成したＭＯＳトランジス
タの上に表面が滑らかになるように層間絶縁膜を形成
し、その後容量蓄積電極の一部と成る第１の導電膜と第
２の導電膜から成るサイドウォールをマスクとして層間
絶縁膜をエッチングしてＰ型シリコン基板上のｎ+ 型ド
レイン領域にコンタクトする為の窓を形成するようにし
たので、容量蓄積電極とゲート電極との電気的絶縁を保
つのに充分な間隔を取ることができると共に容量蓄積電
極の下の層間絶縁膜を平坦にすることができ、その結果
容量蓄積電極やビット線の加工が容易になる。
電極とゲート電極の間隔を縮少する場合に、容量蓄積電
極とゲート電極の電気的短絡を防止すると共に容量蓄積
電極の下の層間絶縁膜の平坦化を行なう。 【構成】 半導体基板の上に形成したＭＯＳトランジス
タの上に表面が滑らかになるように層間絶縁膜を形成
し、その後容量蓄積電極の一部と成る第１の導電膜と第
２の導電膜から成るサイドウォールをマスクとして層間
絶縁膜をエッチングしてＰ型シリコン基板上のｎ+ 型ド
レイン領域にコンタクトする為の窓を形成するようにし
たので、容量蓄積電極とゲート電極との電気的絶縁を保
つのに充分な間隔を取ることができると共に容量蓄積電
極の下の層間絶縁膜を平坦にすることができ、その結果
容量蓄積電極やビット線の加工が容易になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、特にメモリセルとしてスタックトキャ
パシタ型セルを使用する半導体記憶装置及びその製造方
法に関する。
製造方法に関し、特にメモリセルとしてスタックトキャ
パシタ型セルを使用する半導体記憶装置及びその製造方
法に関する。
【０００２】
【従来の技術】近年、高集積のＤＲＡＭにおいては、メ
モリセルとして自己整合（セルファライン）コンタクト
を有するスタックトキャパシタ型セルを用いたものが知
られている。このスタックトキャパシタ型セルの構造が
得られるまでを図６を参照して、製造方法に沿って説明
する。
モリセルとして自己整合（セルファライン）コンタクト
を有するスタックトキャパシタ型セルを用いたものが知
られている。このスタックトキャパシタ型セルの構造が
得られるまでを図６を参照して、製造方法に沿って説明
する。
【０００３】Ｐ型シリコン基板１にフィールド酸化膜２
を形成した後、ゲート酸化膜３を形成する。続いて全面
にｎ+ 型多結晶シリコン膜、マスク酸化膜２２を堆積
し、パターニングしてゲート電極４を形成する。ゲート
電極の上面にはマスク酸化膜２２が残っている。次に、
全面にシリコン酸化膜を堆積し、これをエッチバックす
ることによりゲート電極４の側壁に酸化膜サイドウォー
ル２１を形成し、続いて、ヒ素（Ａｓ）あるいはリン
（Ｐ）のイオン注入によりｎ+ 型ソース領域５ａ、ｎ+
型ドレイン領域５ｂを形成する。次に、全面に例えばシ
リコン酸化膜から成る層間絶縁膜６及び容量蓄積電極を
構成する第１の導電膜８を堆積する（図６（ａ）参
照）。
を形成した後、ゲート酸化膜３を形成する。続いて全面
にｎ+ 型多結晶シリコン膜、マスク酸化膜２２を堆積
し、パターニングしてゲート電極４を形成する。ゲート
電極の上面にはマスク酸化膜２２が残っている。次に、
全面にシリコン酸化膜を堆積し、これをエッチバックす
ることによりゲート電極４の側壁に酸化膜サイドウォー
ル２１を形成し、続いて、ヒ素（Ａｓ）あるいはリン
（Ｐ）のイオン注入によりｎ+ 型ソース領域５ａ、ｎ+
型ドレイン領域５ｂを形成する。次に、全面に例えばシ
リコン酸化膜から成る層間絶縁膜６及び容量蓄積電極を
構成する第１の導電膜８を堆積する（図６（ａ）参
照）。
【０００４】次にフォトレジスト１９をマスクにしたエ
ッチングによりメモリセル部のｎ+型ドレイン領域５ｂ
上の第１の導電膜及び層間絶縁膜６を除去し容量蓄積電
極コンタクト７を形成する（図６（ｂ）参照）。
ッチングによりメモリセル部のｎ+型ドレイン領域５ｂ
上の第１の導電膜及び層間絶縁膜６を除去し容量蓄積電
極コンタクト７を形成する（図６（ｂ）参照）。
【０００５】次にフォトレジスト１９を除去した後、容
量蓄積電極を構成する第２の導電膜として全面にｎ+ 型
の多結晶シリコン膜１０を堆積し、フォトレジスト２０
をマスクにしてこの多結晶シリコン膜をエッチングを行
ない、スタックトキャパシタ型セルの容量蓄積電極を形
成する（図６（ｃ）参照）。
量蓄積電極を構成する第２の導電膜として全面にｎ+ 型
の多結晶シリコン膜１０を堆積し、フォトレジスト２０
をマスクにしてこの多結晶シリコン膜をエッチングを行
ない、スタックトキャパシタ型セルの容量蓄積電極を形
成する（図６（ｃ）参照）。
【０００６】次にフォトレジスト２０を除去した後、全
面に容量絶縁膜１１を形成する。続いて、容量対向電極
１２を形成する（図６（ｄ）参照）。
面に容量絶縁膜１１を形成する。続いて、容量対向電極
１２を形成する（図６（ｄ）参照）。
【０００７】次に、層間絶縁膜１３、ビット線コンタク
ト１４、ビット線１５、層間絶縁膜１６、アルミ配線１
７を順次形成し、図６（ｅ）に示すようなスタックトキ
ャパシタ型セルの構造を得る。
ト１４、ビット線１５、層間絶縁膜１６、アルミ配線１
７を順次形成し、図６（ｅ）に示すようなスタックトキ
ャパシタ型セルの構造を得る。
【０００８】なお従来例のスタックトキャパシタ型セル
の一例は、特願平３−１１５１５８号公報に開示されて
いる。
の一例は、特願平３−１１５１５８号公報に開示されて
いる。
【０００９】
【発明が解決しようとする課題】近年、半導体記憶装置
は更に微細化される傾向にあり、微細化が進行するにつ
れ、メモリセルの平面的な面積の縮小化を要求されてい
る。その場合、メモリセルの面積が例えば５［μｍ2 ］
程度以下になると、容量蓄積電極２３とゲート電極４の
電気的絶縁を保つ為に容量蓄積電極コンタクト７をゲー
ト電極４から十分な間隔（例えば０．３［μｍ］程度以
上）を取って形成することが困難になってくる。そこ
で、前記間隔を例えば０．２［μｍ」程度以下に小さく
しかつ容量蓄積電極２３とゲート電極４の電気的絶縁を
保つために、図６に示すようにゲート電極４の側面に酸
化膜サイドウォール２１をさらに上面にはマスク酸化膜
２２を形成することによりフォトレジスト１９をマスク
としてメモリセル部のｎ+ 型ドレイン領域５ｂ上の層間
絶縁膜６を除去する際にゲート電極４が露出しないよう
にすればよい。
は更に微細化される傾向にあり、微細化が進行するにつ
れ、メモリセルの平面的な面積の縮小化を要求されてい
る。その場合、メモリセルの面積が例えば５［μｍ2 ］
程度以下になると、容量蓄積電極２３とゲート電極４の
電気的絶縁を保つ為に容量蓄積電極コンタクト７をゲー
ト電極４から十分な間隔（例えば０．３［μｍ］程度以
上）を取って形成することが困難になってくる。そこ
で、前記間隔を例えば０．２［μｍ」程度以下に小さく
しかつ容量蓄積電極２３とゲート電極４の電気的絶縁を
保つために、図６に示すようにゲート電極４の側面に酸
化膜サイドウォール２１をさらに上面にはマスク酸化膜
２２を形成することによりフォトレジスト１９をマスク
としてメモリセル部のｎ+ 型ドレイン領域５ｂ上の層間
絶縁膜６を除去する際にゲート電極４が露出しないよう
にすればよい。
【００１０】しかし、この場合ゲート電極４上の絶縁膜
厚は図７に示すようにマスク酸化膜２２の厚さをａ、メ
モリセル部のｎ+ 型ドレイン領域５ｂ上の層間絶縁膜６
の厚さをｂ、ゲート電極上の層間絶縁膜６の厚さをｃと
するとｃ＋ａ≧２ｂになるような厚さにしなければ、容
量蓄積電極コンタクト７を開孔する際の過大なエッチン
グ（例えば４０〜５０％程度）によりゲート電極が露出
してしまう。例えばｎ+ 型ドレイン領域５ｂ上の層間絶
縁膜６の厚さｂを０．２［μｍ］とするとゲート電極４
上の絶縁膜厚ｃ＋ａは０．４［μｍ］以上必要である。
そのためにゲート電極４の厚さｄを例えば０．２［μ
ｍ］程度とするとゲート電極４とマスク酸化膜２２によ
る段差ｅはａ＋ｃ＋ｄ−ｂ＝０．４［μｍ］程度とな
る。
厚は図７に示すようにマスク酸化膜２２の厚さをａ、メ
モリセル部のｎ+ 型ドレイン領域５ｂ上の層間絶縁膜６
の厚さをｂ、ゲート電極上の層間絶縁膜６の厚さをｃと
するとｃ＋ａ≧２ｂになるような厚さにしなければ、容
量蓄積電極コンタクト７を開孔する際の過大なエッチン
グ（例えば４０〜５０％程度）によりゲート電極が露出
してしまう。例えばｎ+ 型ドレイン領域５ｂ上の層間絶
縁膜６の厚さｂを０．２［μｍ］とするとゲート電極４
上の絶縁膜厚ｃ＋ａは０．４［μｍ］以上必要である。
そのためにゲート電極４の厚さｄを例えば０．２［μ
ｍ］程度とするとゲート電極４とマスク酸化膜２２によ
る段差ｅはａ＋ｃ＋ｄ−ｂ＝０．４［μｍ］程度とな
る。
【００１１】又、容量蓄積電極を形成する際の多結晶シ
リコンのエッチング時にゲート電極の側面部に沿って多
結晶シリコンが残りやすいので、過大なエッチング（例
えば２００％〜３００％程度）が必要となり、エッチン
グ形状を良好に保つことが非常に困難となる。さらにゲ
ート電極による段差の上部と下部の両方にまたがって配
置されるパターン、例えばビット線１５をフォトリソグ
ラフィー法によってパターニングする際には、段差の上
部と下部では最適焦点位置が異なる為、段差が大きくな
ればなるほど段差の上部と下部での最適焦点位置からの
ずれ量が大きくなり、フォトレジストのパターニング後
の形状を両方とも良好な形状を保つことが困難になって
くるという問題が生じる。
リコンのエッチング時にゲート電極の側面部に沿って多
結晶シリコンが残りやすいので、過大なエッチング（例
えば２００％〜３００％程度）が必要となり、エッチン
グ形状を良好に保つことが非常に困難となる。さらにゲ
ート電極による段差の上部と下部の両方にまたがって配
置されるパターン、例えばビット線１５をフォトリソグ
ラフィー法によってパターニングする際には、段差の上
部と下部では最適焦点位置が異なる為、段差が大きくな
ればなるほど段差の上部と下部での最適焦点位置からの
ずれ量が大きくなり、フォトレジストのパターニング後
の形状を両方とも良好な形状を保つことが困難になって
くるという問題が生じる。
【００１２】
【課題を解決するための手段】本発明によれば、半導体
基板上に形成されたＭＯＳトランジスタと、このＭＯＳ
トランジスタが形成された基板上に第１の絶縁膜を介し
て積層され、第１の絶縁膜に開けたコンタクト孔を介し
て容量蓄積電極がＭＯＳトランジスタのドレイン領域に
コンタクトするキャパシタから成るメモリセルとを有す
る半導体記憶装置において、前記容量蓄積電極がコンタ
クトする窓と、前記窓の周囲を囲むように形成され前記
容量蓄積電極の一部を成す第１の導電膜と前記第１の導
電膜の前記窓側側面に、かつ、前記窓の周囲を囲むよう
に形成され前記容量蓄積電極の一部を成す第２の導電膜
から成るサイドウォールと、前記サイドウォールにコン
タクトすると共に前記窓にコンタクトし前記容量蓄積電
極の一部を成す第３の導電膜とを備えることを特徴とす
る半導体記憶装置が得られる。
基板上に形成されたＭＯＳトランジスタと、このＭＯＳ
トランジスタが形成された基板上に第１の絶縁膜を介し
て積層され、第１の絶縁膜に開けたコンタクト孔を介し
て容量蓄積電極がＭＯＳトランジスタのドレイン領域に
コンタクトするキャパシタから成るメモリセルとを有す
る半導体記憶装置において、前記容量蓄積電極がコンタ
クトする窓と、前記窓の周囲を囲むように形成され前記
容量蓄積電極の一部を成す第１の導電膜と前記第１の導
電膜の前記窓側側面に、かつ、前記窓の周囲を囲むよう
に形成され前記容量蓄積電極の一部を成す第２の導電膜
から成るサイドウォールと、前記サイドウォールにコン
タクトすると共に前記窓にコンタクトし前記容量蓄積電
極の一部を成す第３の導電膜とを備えることを特徴とす
る半導体記憶装置が得られる。
【００１３】又、本発明によれば、前記ＭＯＳトランジ
スタが形成された基板上に前記第１の絶縁膜を介して積
層され、第１の絶縁膜に開けたコンタクト孔を介してＭ
ＯＳトランジスタのソース領域にコンタクトするビット
線が形成され、さらに前記ビット線上に形成された第２
の絶縁膜を介して容量蓄積電極を形成するようにした請
求項１記載の半導体記憶装置が得られる。
スタが形成された基板上に前記第１の絶縁膜を介して積
層され、第１の絶縁膜に開けたコンタクト孔を介してＭ
ＯＳトランジスタのソース領域にコンタクトするビット
線が形成され、さらに前記ビット線上に形成された第２
の絶縁膜を介して容量蓄積電極を形成するようにした請
求項１記載の半導体記憶装置が得られる。
【００１４】又、本発明によれば、半導体基板上にフィ
ールド酸化膜およびゲート酸化膜を形成する工程と、前
記ゲート酸化膜を介してゲート電極を形成する工程と、
ゲート電極の両側に於いて前記基板とは反対の不純物を
前記基板内に導入してソース・ドレイン領域を形成し、
前記基板上全面に表面が滑らかになるように第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上にメモリキャ
パシタに於ける容量蓄積電極の一部と成る第１の導電膜
と前記第１の導電膜上にマスクとなる絶縁膜を形成する
工程と、前記マスク酸化膜と第１の導電膜のパターニン
グ及び前記容量蓄積電極の一部を成す第２の導電膜から
成るサイドウォールの形成を行って、前記第１の導電膜
と前記第２の導電膜から成るサイドウォールをマスクと
して前記容量蓄積電極が前記半導体基板上のドレイン領
域にコンタクトする為の窓を形成する工程と、前記窓内
及び前記第１の導電膜及び前記第２の導電膜から成るサ
イドウォールを覆い前記メモリキャパシタに於ける容量
蓄積電極の一部と成る第３の導電膜を形成する工程と、
前記第３の導電膜及び前記第１の導電膜のパターニング
を行って容量蓄積電極を形成する工程とが含まれてなる
ことを特徴とする半導体記憶装置の製造方法が得られ
る。
ールド酸化膜およびゲート酸化膜を形成する工程と、前
記ゲート酸化膜を介してゲート電極を形成する工程と、
ゲート電極の両側に於いて前記基板とは反対の不純物を
前記基板内に導入してソース・ドレイン領域を形成し、
前記基板上全面に表面が滑らかになるように第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上にメモリキャ
パシタに於ける容量蓄積電極の一部と成る第１の導電膜
と前記第１の導電膜上にマスクとなる絶縁膜を形成する
工程と、前記マスク酸化膜と第１の導電膜のパターニン
グ及び前記容量蓄積電極の一部を成す第２の導電膜から
成るサイドウォールの形成を行って、前記第１の導電膜
と前記第２の導電膜から成るサイドウォールをマスクと
して前記容量蓄積電極が前記半導体基板上のドレイン領
域にコンタクトする為の窓を形成する工程と、前記窓内
及び前記第１の導電膜及び前記第２の導電膜から成るサ
イドウォールを覆い前記メモリキャパシタに於ける容量
蓄積電極の一部と成る第３の導電膜を形成する工程と、
前記第３の導電膜及び前記第１の導電膜のパターニング
を行って容量蓄積電極を形成する工程とが含まれてなる
ことを特徴とする半導体記憶装置の製造方法が得られ
る。
【００１５】又、本発明によれば、半導体基板上にフィ
ールド酸化膜及びゲート酸化膜を形成する工程と、前記
ゲート酸化膜を介してゲート電極を形成する工程と、ゲ
ート電極の両側に於いて前記基板とは反対の不純物を前
記基板内に導入してソース・ドレイン領域を形成した
後、前記基板上全面に表面が滑らかになるように第１の
絶縁膜を形成する工程と、前記第１の絶縁膜に前記半導
体基板上のソース領域にコンタクトする為の窓を形成す
る工程と、前記窓を介して前記ソース領域にコンタクト
するビット線を形成する工程と、前記基板上全体に表面
が滑らかになるように第２の絶縁膜を形成し、さらに前
記第２の絶縁膜上にメモリキャパシタに於ける容量蓄積
電極の一部と成る第１の導電膜と前記第１の導電膜上に
マスクとなる絶縁膜を形成する工程と、前記マスク酸化
膜と前記第１の導電膜のパターニング及び前記容量蓄積
電極の一部を成す第２の導電膜から成るサイドウォール
の形成を行って前記第１の導電膜と前記第２の導電膜か
ら成るサイドウォールをマスクとして前記容量蓄積電極
が前記半導体基板上のドレイン領域にコンタクトする為
の窓を形成する工程と、前記窓内及び前記第１の導電膜
及び前記第２の導電膜から成るサイドウォールを覆い前
記メモリキャパシタに於ける容量蓄積電極の一部と成る
第３の導電膜を形成する工程と、前記第３の導電膜及び
前記第１の導電膜のパターニングを行って容量蓄積電極
を形成する工程とが含まれてなることを特徴とする請求
項３記載の半導体記憶装置の製造方法が得られる。
ールド酸化膜及びゲート酸化膜を形成する工程と、前記
ゲート酸化膜を介してゲート電極を形成する工程と、ゲ
ート電極の両側に於いて前記基板とは反対の不純物を前
記基板内に導入してソース・ドレイン領域を形成した
後、前記基板上全面に表面が滑らかになるように第１の
絶縁膜を形成する工程と、前記第１の絶縁膜に前記半導
体基板上のソース領域にコンタクトする為の窓を形成す
る工程と、前記窓を介して前記ソース領域にコンタクト
するビット線を形成する工程と、前記基板上全体に表面
が滑らかになるように第２の絶縁膜を形成し、さらに前
記第２の絶縁膜上にメモリキャパシタに於ける容量蓄積
電極の一部と成る第１の導電膜と前記第１の導電膜上に
マスクとなる絶縁膜を形成する工程と、前記マスク酸化
膜と前記第１の導電膜のパターニング及び前記容量蓄積
電極の一部を成す第２の導電膜から成るサイドウォール
の形成を行って前記第１の導電膜と前記第２の導電膜か
ら成るサイドウォールをマスクとして前記容量蓄積電極
が前記半導体基板上のドレイン領域にコンタクトする為
の窓を形成する工程と、前記窓内及び前記第１の導電膜
及び前記第２の導電膜から成るサイドウォールを覆い前
記メモリキャパシタに於ける容量蓄積電極の一部と成る
第３の導電膜を形成する工程と、前記第３の導電膜及び
前記第１の導電膜のパターニングを行って容量蓄積電極
を形成する工程とが含まれてなることを特徴とする請求
項３記載の半導体記憶装置の製造方法が得られる。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の一実施例を説明する半導体
記憶装置の一部を示す断面図である。
記憶装置の一部を示す断面図である。
【００１８】メモリセルの平面積を例えば５［μｍ2 ］
程度以下にする為に、蓄積電極コンタクト７とゲート電
極４との間隔をレイアウト設計上０［μｍ］にしてい
る。
程度以下にする為に、蓄積電極コンタクト７とゲート電
極４との間隔をレイアウト設計上０［μｍ］にしてい
る。
【００１９】図２および図３は図１の主要工程における
断面図である。図２（ａ）に示すように、Ｐ型シリコン
基板１の所定の領域を選択酸化法により酸化してフィー
ルド酸化膜２を形成し、続いてゲート酸化膜３さらに多
結晶シリコンから成るゲート電極４を形成後ゲート電極
の両側にゲート電極をマスクとしてＮ型不純物をＰ型基
板内に導入してｎ+ 型ソース領域５ａ及びｎ+ 型ドレイ
ン領域５ｂを形成し、さらに全面に層間絶縁膜６を堆積
する。
断面図である。図２（ａ）に示すように、Ｐ型シリコン
基板１の所定の領域を選択酸化法により酸化してフィー
ルド酸化膜２を形成し、続いてゲート酸化膜３さらに多
結晶シリコンから成るゲート電極４を形成後ゲート電極
の両側にゲート電極をマスクとしてＮ型不純物をＰ型基
板内に導入してｎ+ 型ソース領域５ａ及びｎ+ 型ドレイ
ン領域５ｂを形成し、さらに全面に層間絶縁膜６を堆積
する。
【００２０】容量蓄積電極の加工を容易にするために層
間絶縁膜６の表面はできる限り滑らかにする。具体的な
方法としては例えば、層間絶縁膜を化学気相成長法（Ｃ
ＶＤ法）によるホウ素（Ｂ）及びリン（Ｐ）を含む厚さ
例えば０．４［μｍ］のＣＶＤ ＳｉＯ2 膜（ＢＰＳＧ
膜）を用いた場合、９００℃程度の窒素雰囲気中で３０
分程度の熱処理を行うことにより、ＣＶＤ ＢＰＳＧ膜
表面が一部流動を起こして滑らかになる。
間絶縁膜６の表面はできる限り滑らかにする。具体的な
方法としては例えば、層間絶縁膜を化学気相成長法（Ｃ
ＶＤ法）によるホウ素（Ｂ）及びリン（Ｐ）を含む厚さ
例えば０．４［μｍ］のＣＶＤ ＳｉＯ2 膜（ＢＰＳＧ
膜）を用いた場合、９００℃程度の窒素雰囲気中で３０
分程度の熱処理を行うことにより、ＣＶＤ ＢＰＳＧ膜
表面が一部流動を起こして滑らかになる。
【００２１】次に、図２（ｂ）に示すように全面に容量
蓄積電極を構成する第１の導電膜８として厚さ例えば
０．４［μｍ］の多結晶シリコンを堆積させ、さらに厚
さ例えば０．１μｍのＣＶＤ ＳｉＯ2 膜よりなるマス
ク酸化膜１８を堆積させる。
蓄積電極を構成する第１の導電膜８として厚さ例えば
０．４［μｍ］の多結晶シリコンを堆積させ、さらに厚
さ例えば０．１μｍのＣＶＤ ＳｉＯ2 膜よりなるマス
ク酸化膜１８を堆積させる。
【００２２】その後、図２（ｃ）に示すようにフォトレ
ジスト１９をマスクにしたエッチングによりマスク酸化
膜１８及び第１の導電膜８をパターニングする。
ジスト１９をマスクにしたエッチングによりマスク酸化
膜１８及び第１の導電膜８をパターニングする。
【００２３】次に、図２（ｄ）に示すように全面に第２
の導電膜として厚さ例えば０．３［μｍ］の多結晶シリ
コンを堆積し、これをエッチバックすることにより容量
蓄積電極を構成する第１の導電膜の内側周に沿って第２
の導電膜から成るサイドウォール９を形成する。
の導電膜として厚さ例えば０．３［μｍ］の多結晶シリ
コンを堆積し、これをエッチバックすることにより容量
蓄積電極を構成する第１の導電膜の内側周に沿って第２
の導電膜から成るサイドウォール９を形成する。
【００２４】次に、図２（ｅ）に示すように、第１の導
電膜８及び第２の導電膜から成るサイドウォール９をマ
スクにしたエッチングにより層間絶縁膜６を除去してメ
モリセル部のｎ+ 型ドレイン領域５ｂにコンタクトする
為の容量蓄積電極コンタクト７を形成する。このとき、
容量蓄積電極コンタクト７とゲート電極４との間隔はサ
イドウォールの厚さを例えば０．３μｍとすると０．３
μｍ程度となり、容量蓄積電極とゲート電極４の電気的
絶縁を保つ為に必要な十分な間隔を取ることができる。
電膜８及び第２の導電膜から成るサイドウォール９をマ
スクにしたエッチングにより層間絶縁膜６を除去してメ
モリセル部のｎ+ 型ドレイン領域５ｂにコンタクトする
為の容量蓄積電極コンタクト７を形成する。このとき、
容量蓄積電極コンタクト７とゲート電極４との間隔はサ
イドウォールの厚さを例えば０．３μｍとすると０．３
μｍ程度となり、容量蓄積電極とゲート電極４の電気的
絶縁を保つ為に必要な十分な間隔を取ることができる。
【００２５】次に、図３（ａ）に示すように全面に容量
蓄積電極を構成する第３の導電膜として厚さ例えば０．
１［μｍ］の多結晶シリコンを堆積させる。
蓄積電極を構成する第３の導電膜として厚さ例えば０．
１［μｍ］の多結晶シリコンを堆積させる。
【００２６】その後、図３（ｂ）に示すようにフォトレ
ジスト２０をマスクにしたエッチングにより第３の導電
膜及び第１の導電膜をパターニングして容量蓄積電極を
形成する。
ジスト２０をマスクにしたエッチングにより第３の導電
膜及び第１の導電膜をパターニングして容量蓄積電極を
形成する。
【００２７】次に、図３（ｃ）に示すように容量絶縁膜
１１、さらに多結晶シリコンから成る容量対向電極１２
を形成する。
１１、さらに多結晶シリコンから成る容量対向電極１２
を形成する。
【００２８】次に、層間絶縁膜１３、ビット線コンタク
ト１４、ビット線１５、層間絶縁膜１６、アルミ配線１
７を順次形成して図３（ｄ）に示すような半導体記憶装
置の構造を得る。
ト１４、ビット線１５、層間絶縁膜１６、アルミ配線１
７を順次形成して図３（ｄ）に示すような半導体記憶装
置の構造を得る。
【００２９】図４、図５は本発明の第２実施例における
工程を示す断面図である。
工程を示す断面図である。
【００３０】第１実施例と同様、まずＰ型シリコン基板
１の所定の領域を選択酸化法により酸化してフィールド
酸化膜２を形成し、続いてゲート酸化膜３さらに多結晶
シリコンから成るゲート電極４を形成する。その後図４
（ａ）に示すように全面にホウ素（Ｂ）及びリン（Ｐ）
を含む厚さ例えば０．４［μｍ］のＣＶＤＳｉＯ2 膜
（ＢＰＳＧ膜）を堆積後、９００℃程度の窒素雰囲気中
で３０分程度の熱処理を行ない表面を滑らかにして層間
絶縁膜６を形成する。
１の所定の領域を選択酸化法により酸化してフィールド
酸化膜２を形成し、続いてゲート酸化膜３さらに多結晶
シリコンから成るゲート電極４を形成する。その後図４
（ａ）に示すように全面にホウ素（Ｂ）及びリン（Ｐ）
を含む厚さ例えば０．４［μｍ］のＣＶＤＳｉＯ2 膜
（ＢＰＳＧ膜）を堆積後、９００℃程度の窒素雰囲気中
で３０分程度の熱処理を行ない表面を滑らかにして層間
絶縁膜６を形成する。
【００３１】次に、図４（ｂ）に示すようにフォトレジ
ストをマスクとしたエッチングによりメモリセル部のｎ
+ 型ソース領域部上の層間絶縁膜６を除去してビット線
コンタクト１４を形成し、その後例えばタングステンシ
リサイド（ＷＳｉ2 ）から成るビット線１５を形成す
る。
ストをマスクとしたエッチングによりメモリセル部のｎ
+ 型ソース領域部上の層間絶縁膜６を除去してビット線
コンタクト１４を形成し、その後例えばタングステンシ
リサイド（ＷＳｉ2 ）から成るビット線１５を形成す
る。
【００３２】次に、図４（ｃ）に示すように全面に層間
絶縁膜１３としてＣＶＤ法によるＢＰＳＧ膜を堆積し，
続いて９００℃程度の窒素雰囲気中の熱処理により表面
を滑らかにし、その後、容量蓄積電極を形成する第１の
導電膜８及びマスク酸化膜１８を形成する。
絶縁膜１３としてＣＶＤ法によるＢＰＳＧ膜を堆積し，
続いて９００℃程度の窒素雰囲気中の熱処理により表面
を滑らかにし、その後、容量蓄積電極を形成する第１の
導電膜８及びマスク酸化膜１８を形成する。
【００３３】以後、第１実施例と同様に図４（ｄ），図
４（ｅ），図５（ａ）に示すように容量蓄積電極コンタ
クト７を形成し、さらに図５（ｂ），図５（ｃ）に示す
ように容量蓄積電極を形成する。
４（ｅ），図５（ａ）に示すように容量蓄積電極コンタ
クト７を形成し、さらに図５（ｂ），図５（ｃ）に示す
ように容量蓄積電極を形成する。
【００３４】その後、容量絶縁膜１１、容量対向電極１
２、層間絶縁膜１６、アルミ配線１７を順次形成して図
５（ｄ）の半導体記憶装置の構造を得る。
２、層間絶縁膜１６、アルミ配線１７を順次形成して図
５（ｄ）の半導体記憶装置の構造を得る。
【００３５】本発明によれば、第１実施例と異なりビッ
ト線１５を容量蓄積電極の下に形成できるので、ビット
線１５の下には容量蓄積電極によって生じる段差がなく
なるためビット線１５をフォトリソグラフィー法でパタ
ーニングする際に段差の上下での最適焦点位置からのず
れ量を第１実施例を両方とも良好に保つことがより容易
になる。
ト線１５を容量蓄積電極の下に形成できるので、ビット
線１５の下には容量蓄積電極によって生じる段差がなく
なるためビット線１５をフォトリソグラフィー法でパタ
ーニングする際に段差の上下での最適焦点位置からのず
れ量を第１実施例を両方とも良好に保つことがより容易
になる。
【００３６】
【発明の効果】以上説明したように本発明によれば、Ｐ
型シリコン基板上にＭＯＳトランジスタを形成した後に
全面に表面が滑らかになるように層間絶縁膜６を形成
し、その後前記層間絶縁膜上に形成する容量蓄積電極の
一部と成る第１の導電膜８と第２の導電膜から成るサイ
ドウォール９をマスクとして層間絶縁膜６をエッチング
してＰ型シリコン基板上のｎ+ ドレイン領域５ｂにコン
タクトする為の窓を形成するようにしたので、メモリセ
ルの面積が５μｍ程度以下となり容量蓄積電極とゲート
電極４との間隔を例えばマスク設計上０．２［μｍ］以
下にしなければならない場合でも、容量蓄積電極とゲー
ト電極との電気的絶縁を保つのに充分な間隔例えば０．
３［μｍ］以上の間隔を取ることができる。さらに、ゲ
ート電極４の上面のマスク酸化膜２２が不要になり、層
間絶縁膜６を平坦にすることができるので、ゲート電極
４による段差を０．１［μｍ］程度とすることができ、
その結果容量蓄積電極を形成する際の多結晶シリコンの
エッチング時にゲート電極の側面部に沿っての多結晶シ
リコンの残りが生じにくくなり、２００％以上の過大な
エッチングが不要となりエッチング形状を良好に保つこ
とが可能となる。またゲート電極４上のマスク酸化膜２
２が不要となるので段差が例えば０．４［μｍ］程度に
小さくなり、その結果、ビット線１５をフォトリソグラ
フィー法でパターニングする際に段差の上下での最適焦
点位置からのずれ量が小さくなり、フォトレジストのパ
ターン形状を両方とも良好に保つことが容易になる。
型シリコン基板上にＭＯＳトランジスタを形成した後に
全面に表面が滑らかになるように層間絶縁膜６を形成
し、その後前記層間絶縁膜上に形成する容量蓄積電極の
一部と成る第１の導電膜８と第２の導電膜から成るサイ
ドウォール９をマスクとして層間絶縁膜６をエッチング
してＰ型シリコン基板上のｎ+ ドレイン領域５ｂにコン
タクトする為の窓を形成するようにしたので、メモリセ
ルの面積が５μｍ程度以下となり容量蓄積電極とゲート
電極４との間隔を例えばマスク設計上０．２［μｍ］以
下にしなければならない場合でも、容量蓄積電極とゲー
ト電極との電気的絶縁を保つのに充分な間隔例えば０．
３［μｍ］以上の間隔を取ることができる。さらに、ゲ
ート電極４の上面のマスク酸化膜２２が不要になり、層
間絶縁膜６を平坦にすることができるので、ゲート電極
４による段差を０．１［μｍ］程度とすることができ、
その結果容量蓄積電極を形成する際の多結晶シリコンの
エッチング時にゲート電極の側面部に沿っての多結晶シ
リコンの残りが生じにくくなり、２００％以上の過大な
エッチングが不要となりエッチング形状を良好に保つこ
とが可能となる。またゲート電極４上のマスク酸化膜２
２が不要となるので段差が例えば０．４［μｍ］程度に
小さくなり、その結果、ビット線１５をフォトリソグラ
フィー法でパターニングする際に段差の上下での最適焦
点位置からのずれ量が小さくなり、フォトレジストのパ
ターン形状を両方とも良好に保つことが容易になる。
【００３７】又、ビット線１５を容量蓄積電極の下に形
成するようにしたのでビット線１５の下には容量蓄積電
極によって生じる段差がなくなるためビット線の下の段
差は、容量蓄積電極の高さを０．４［μｍ］程度とする
と従来は０．８［μｍ］程度あったものが０．１［μ
ｍ］程度まで小さくでき、その結果ビット線をフォトリ
ソグラフィー法でパターニングする際に段差の上下での
最適焦点位置からのずれ量をさらに小さくできる。
成するようにしたのでビット線１５の下には容量蓄積電
極によって生じる段差がなくなるためビット線の下の段
差は、容量蓄積電極の高さを０．４［μｍ］程度とする
と従来は０．８［μｍ］程度あったものが０．１［μ
ｍ］程度まで小さくでき、その結果ビット線をフォトリ
ソグラフィー法でパターニングする際に段差の上下での
最適焦点位置からのずれ量をさらに小さくできる。
【図１】本発明の一実施例を示す断面図。
【図２】図１の主要工程の一部を示す断面図。
【図３】図１の主要工程の残部を示す断面図。
【図４】図１の他の例による主要工程の一部を示す断面
図。
図。
【図５】図１の他の例による主要工程の残部を示す断面
図。
図。
【図６】従来例の断面図。
【図７】従来例の一部を示す断面図。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ａ ｎ+ ソース領域 ５ｂ ｎ+ ドレイン領域 ６，１３，１６ 層間絶縁膜 ７ 容量蓄積電極コンタクト ８ 容量蓄積電極を構成する第１の導電膜 ９ 第２の導電膜から成るサイドウォール １０ 容量蓄積電極を構成する第３の導電膜 １１ 容量絶縁膜 １２ 容量対向電極 １４ ビット線コンタクト １５ ビット線 １７ アルミ配線 １８ マスク酸化膜 １９，２０ フォトレジスト ２１ 酸化膜サイドウォール ２２ マスク酸化膜
Claims (4)
- 【請求項１】 半導体基板上に形成されたＭＯＳトラン
ジスタと、このＭＯＳトランジスタが形成された基板上
に第１の絶縁膜を介して積層され、第１の絶縁膜に開け
たコンタクト孔を介して容量蓄積電極がＭＯＳトランジ
スタのドレイン領域にコンタクトするキャパシタから成
るメモリセルとを有する半導体記憶装置において、前記
容量蓄積電極がコンタクトする窓と、前記窓の周囲を囲
むように形成され前記容量蓄積電極の一部を成す第１の
導電膜と前記第１の導電膜の前記窓側側面に、かつ、前
記窓の周囲を囲むように形成され前記容量蓄積電極の一
部を成す第２の導電膜から成るサイドウォールと、前記
サイドウォールにコンタクトすると共に前記窓にコンタ
クトし前記容量蓄積電極の一部を成す第３の導電膜とを
備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記ＭＯＳトランジスタが形成された基
板上に前記第１の絶縁膜を介して積層され、第１の絶縁
膜に開けたコンタクト孔を介してＭＯＳトランジスタの
ソース領域にコンタクトするビット線が形成され、さら
に前記ビット線上に形成された第２の絶縁膜を介して容
量蓄積電極を形成するようにした請求項１記載の半導体
記憶装置。 - 【請求項３】 半導体基板上にフィールド酸化膜および
ゲート酸化膜を形成する工程と、前記ゲート酸化膜を介
してゲート電極を形成する工程と、ゲート電極の両側に
於いて前記基板とは反対の不純物を前記基板内に導入し
てソース・ドレイン領域を形成し、前記基板上全面に表
面が滑らかになるように第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上にメモリキャパシタに於ける容
量蓄積電極の一部と成る第１の導電膜と前記第１の導電
膜上にマスクとなる絶縁膜を形成する工程と、前記マス
ク酸化膜と第１の導電膜のパターニング及び前記容量蓄
積電極の一部を成す第２の導電膜から成るサイドウォー
ルの形成を行って、前記第１の導電膜と前記第２の導電
膜から成るサイドウォールをマスクとして前記容量蓄積
電極が前記半導体基板上のドレイン領域にコンタクトす
る為の窓を形成する工程と、前記窓内及び前記第１の導
電膜及び前記第２の導電膜から成るサイドウォールを覆
い前記メモリキャパシタに於ける容量蓄積電極の一部と
成る第３の導電膜を形成する工程と、前記第３の導電膜
及び前記第１の導電膜のパターニングを行って容量蓄積
電極を形成する工程とが含まれてなることを特徴とする
半導体記憶装置の製造方法。 - 【請求項４】 半導体基板上にフィールド酸化膜及びゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜を介し
てゲート電極を形成する工程と、ゲート電極の両側に於
いて前記基板とは反対の不純物を前記基板内に導入して
ソース・ドレイン領域を形成した後、前記基板上全面に
表面が滑らかになるように第１の絶縁膜を形成する工程
と、前記第１の絶縁膜に前記半導体基板上のソース領域
にコンタクトする為の窓を形成する工程と、前記窓を介
して前記ソース領域にコンタクトするビット線を形成す
る工程と、前記基板上全体に表面が滑らかになるように
第２の絶縁膜を形成し、さらに前記第２の絶縁膜上にメ
モリキャパシタに於ける容量蓄積電極の一部と成る第１
の導電膜と前記第１の導電膜上にマスクとなる絶縁膜を
形成する工程と、前記マスク酸化膜と前記第１の導電膜
のパターニング及び前記容量蓄積電極の一部を成す第２
の導電膜から成るサイドウォールの形成を行って前記第
１の導電膜と前記第２の導電膜から成るサイドウォール
をマスクとして前記容量蓄積電極が前記半導体基板上の
ドレイン領域にコンタクトする為の窓を形成する工程
と、前記窓内及び前記第１の導電膜及び前記第２の導電
膜から成るサイドウォールを覆い前記メモリキャパシタ
に於ける容量蓄積電極の一部と成る第３の導電膜を形成
する工程と、前記第３の導電膜及び前記第１の導電膜の
パターニングを行って容量蓄積電極を形成する工程とが
含まれてなることを特徴とする請求項３記載の半導体記
憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225997A JPH0677428A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置及びその製造方法 |
| KR1019930016392A KR0131186B1 (ko) | 1992-08-25 | 1993-08-24 | 고집적 적층 캐패시터 제조방법 |
| US08/011,460 US5294561A (en) | 1992-08-25 | 1993-08-25 | Method for manufacturing highly-integrated stacked capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225997A JPH0677428A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677428A true JPH0677428A (ja) | 1994-03-18 |
Family
ID=16838179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225997A Pending JPH0677428A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5294561A (ja) |
| JP (1) | JPH0677428A (ja) |
| KR (1) | KR0131186B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456577B1 (ko) * | 2002-01-10 | 2004-11-09 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5651855A (en) * | 1992-07-28 | 1997-07-29 | Micron Technology, Inc. | Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits |
| JP2827728B2 (ja) * | 1992-08-03 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
| US5508218A (en) * | 1993-12-28 | 1996-04-16 | Lg Semicon Co., Ltd. | Method for fabricating a semiconductor memory |
| KR0119961B1 (ko) * | 1993-12-30 | 1997-10-27 | 김주용 | 반도체 소자의 캐패시터 제조방법 |
| US5918122A (en) * | 1997-02-11 | 1999-06-29 | Micron Technology, Inc. | Methods of forming integrated circuitry, DRAM cells and capacitors |
| US6238971B1 (en) | 1997-02-11 | 2001-05-29 | Micron Technology, Inc. | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures |
| US5780338A (en) * | 1997-04-11 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits |
| TW406417B (en) * | 1998-08-06 | 2000-09-21 | United Microelectronics Corp | Manufacture of the cylinder-type capacitor of DRAM |
| US6312983B1 (en) * | 1999-10-21 | 2001-11-06 | Promos Technologies, Inc. | Etching method for reducing bit line coupling in a DRAM |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824144B2 (ja) * | 1987-06-10 | 1996-03-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US5162249A (en) * | 1989-04-03 | 1992-11-10 | Hyundai Electronics Industries Co., Ltd. | Method of making semiconductor memory device having a double stacked capacitor |
| US5238862A (en) * | 1992-03-18 | 1993-08-24 | Micron Technology, Inc. | Method of forming a stacked capacitor with striated electrode |
-
1992
- 1992-08-25 JP JP4225997A patent/JPH0677428A/ja active Pending
-
1993
- 1993-08-24 KR KR1019930016392A patent/KR0131186B1/ko not_active Expired - Fee Related
- 1993-08-25 US US08/011,460 patent/US5294561A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456577B1 (ko) * | 2002-01-10 | 2004-11-09 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0131186B1 (ko) | 1998-04-15 |
| US5294561A (en) | 1994-03-15 |
| KR940004828A (ko) | 1994-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000906 |