JPH09260609A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09260609A JPH09260609A JP8096100A JP9610096A JPH09260609A JP H09260609 A JPH09260609 A JP H09260609A JP 8096100 A JP8096100 A JP 8096100A JP 9610096 A JP9610096 A JP 9610096A JP H09260609 A JPH09260609 A JP H09260609A
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Abstract
(57)【要約】
【課題】ＤＲＡＭメモリセルのキャパシタ容量を増大さ
せる。 【解決手段】キャパシタ下部電極を構成する１層目のポ
リシリコン膜１６１の表面を、ＫＯＨ溶液とＮＨ4 ＯＨ
／Ｈ2 Ｏ2 溶液をこの順序で用いたウェットエッチング
又はＨＦ、ＨＮＯ3 及びＣＨ3 ＣＯＯＨ水溶液の混合液
を用いたウェットエッチングにより処理して、ポリシリ
コン膜１６１の表面に凹凸を形成した後、その上に２層
目のポリシリコン膜１６２を形成し、２層構造のキャパ
シタ下部電極１６とする。しかる後、キャパシタ下部電
極１６の上にＯＮＯ膜からなる容量絶縁膜１７及びキャ
パシタ上部電極１８を形成する。
せる。 【解決手段】キャパシタ下部電極を構成する１層目のポ
リシリコン膜１６１の表面を、ＫＯＨ溶液とＮＨ4 ＯＨ
／Ｈ2 Ｏ2 溶液をこの順序で用いたウェットエッチング
又はＨＦ、ＨＮＯ3 及びＣＨ3 ＣＯＯＨ水溶液の混合液
を用いたウェットエッチングにより処理して、ポリシリ
コン膜１６１の表面に凹凸を形成した後、その上に２層
目のポリシリコン膜１６２を形成し、２層構造のキャパ
シタ下部電極１６とする。しかる後、キャパシタ下部電
極１６の上にＯＮＯ膜からなる容量絶縁膜１７及びキャ
パシタ上部電極１８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、例えば、ＤＲＡＭのメモリセルキ
ャパシタの形成に適用して特に好適なものである。
その製造方法に関し、例えば、ＤＲＡＭのメモリセルキ
ャパシタの形成に適用して特に好適なものである。
【０００２】
【従来の技術】図３に従来のＤＲＡＭメモリセルの製造
方法を示す。
方法を示す。
【０００３】まず、図３（ａ）に示すように、シリコン
基板３１上にゲート酸化膜３２を形成する。次に、ポリ
シリコン膜（ゲート電極）３３をゲート酸化膜３２上に
形成する。ここで、ゲート酸化は熱酸化で行い、ゲート
酸化膜３２の膜厚は１０〜２０ｎｍ、また、ポリシリコ
ン膜３３はＣＶＤ法にて形成し、その膜厚は例えば１５
０〜２００ｎｍ程度である。そして、ポリシリコン膜３
３形成後、シリコン基板３１に対してイオン注入を行
い、ＬＤＤ層となる低濃度の不純物拡散層を形成する。
この後、全面にＴＥＯＳ酸化膜３４を形成する。ここ
で、ＴＥＯＳ酸化膜３４はＬＰＣＶＤ法で形成し、その
膜厚は例えば３００〜４００ｎｍである。
基板３１上にゲート酸化膜３２を形成する。次に、ポリ
シリコン膜（ゲート電極）３３をゲート酸化膜３２上に
形成する。ここで、ゲート酸化は熱酸化で行い、ゲート
酸化膜３２の膜厚は１０〜２０ｎｍ、また、ポリシリコ
ン膜３３はＣＶＤ法にて形成し、その膜厚は例えば１５
０〜２００ｎｍ程度である。そして、ポリシリコン膜３
３形成後、シリコン基板３１に対してイオン注入を行
い、ＬＤＤ層となる低濃度の不純物拡散層を形成する。
この後、全面にＴＥＯＳ酸化膜３４を形成する。ここ
で、ＴＥＯＳ酸化膜３４はＬＰＣＶＤ法で形成し、その
膜厚は例えば３００〜４００ｎｍである。
【０００４】次に、図３（ｂ）に示すように、ＴＥＯＳ
酸化膜３４を異方性エッチングしてサイドウォール３４
を形成する。そして、サイドウォール３４形成後、再度
イオン注入を行い、ＬＤＤ構造のソース／ドレインとな
る不純物拡散層Ｓ及びＤを形成する。
酸化膜３４を異方性エッチングしてサイドウォール３４
を形成する。そして、サイドウォール３４形成後、再度
イオン注入を行い、ＬＤＤ構造のソース／ドレインとな
る不純物拡散層Ｓ及びＤを形成する。
【０００５】次に、図３（ｃ）に示すように、再度ＴＥ
ＯＳ酸化膜３５をＬＰＣＶＤ法で膜厚１５０〜２００ｎ
ｍ程度に形成する。
ＯＳ酸化膜３５をＬＰＣＶＤ法で膜厚１５０〜２００ｎ
ｍ程度に形成する。
【０００６】次に、図３（ｄ）に示すように、全面にフ
ォトレジスト３９を塗布し、フォトリソグラフィー法に
より、そのフォトレジスト３９をパターニングする。
ォトレジスト３９を塗布し、フォトリソグラフィー法に
より、そのフォトレジスト３９をパターニングする。
【０００７】次に、図３（ｅ）に示すように、パターニ
ングしたフォトレジスト３９をマスクにしてＴＥＯＳ酸
化膜３５をエッチングし、図示の如く、一方の不純物拡
散層Ｄの直上位置のＴＥＯＳ酸化膜３５に開孔を形成す
る。
ングしたフォトレジスト３９をマスクにしてＴＥＯＳ酸
化膜３５をエッチングし、図示の如く、一方の不純物拡
散層Ｄの直上位置のＴＥＯＳ酸化膜３５に開孔を形成す
る。
【０００８】次に、図３（ｆ）に示すように、フォトレ
ジスト３９を除去した後、ＴＥＯＳ酸化膜３５の開孔内
を含む全面に膜厚１５０〜２００ｎｍ程度のポリシリコ
ン膜３６を形成する。
ジスト３９を除去した後、ＴＥＯＳ酸化膜３５の開孔内
を含む全面に膜厚１５０〜２００ｎｍ程度のポリシリコ
ン膜３６を形成する。
【０００９】次に、図３（ｇ）に示すように、フォトリ
ソグラフィー法によりパターニングされたレジストパタ
ーン（不図示）をポリシリコン膜３６上に形成し、その
レジストパターンをマスクにしてポリシリコン膜３６の
エッチングを行う。
ソグラフィー法によりパターニングされたレジストパタ
ーン（不図示）をポリシリコン膜３６上に形成し、その
レジストパターンをマスクにしてポリシリコン膜３６の
エッチングを行う。
【００１０】次に、図３（ｈ）に示すように、ポリシリ
コン膜３６の上にＯＮＯ膜を形成してキャパシタの容量
絶縁膜３７とし、続いて、その上にポリシリコン膜３８
を形成し、しかる後に、パターニングされたフォトレジ
スト（不図示）をマスクにしてポリシリコン膜３８のエ
ッチングを行う。
コン膜３６の上にＯＮＯ膜を形成してキャパシタの容量
絶縁膜３７とし、続いて、その上にポリシリコン膜３８
を形成し、しかる後に、パターニングされたフォトレジ
スト（不図示）をマスクにしてポリシリコン膜３８のエ
ッチングを行う。
【００１１】また、キャパシタ下部電極に凹凸を形成す
る半導体装置の製造方法が特開平４−２３３２７０号公
報に記載されている。
る半導体装置の製造方法が特開平４−２３３２７０号公
報に記載されている。
【００１２】
【発明が解決しようとする課題】ＤＲＡＭの集積度の向
上にあっては、メモリセルのキャパシタの容量確保が最
も重要な課題となっている。ところが、上述のような従
来のＤＲＡＭの製造方法では、ＤＲＡＭメモリセルのキ
ャパシタ容量が少なく、集積化に対処できないという問
題があった。
上にあっては、メモリセルのキャパシタの容量確保が最
も重要な課題となっている。ところが、上述のような従
来のＤＲＡＭの製造方法では、ＤＲＡＭメモリセルのキ
ャパシタ容量が少なく、集積化に対処できないという問
題があった。
【００１３】そこで、本発明の目的は、例えば、メモリ
セルのキャパシタ容量の大きいＤＲＡＭを実現できる半
導体記憶装置の製造方法を提供することである。
セルのキャパシタ容量の大きいＤＲＡＭを実現できる半
導体記憶装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体記憶装置の製造方法は、半導体基板の表
面近傍部分にゲート電極及び一対の不純物拡散層を備え
たトランジスタ構造を形成した後、前記トランジスタ構
造の一方の不純物拡散層の上に開孔を有する層間絶縁膜
を前記半導体基板の上に形成する第１の工程と、前記開
孔を通じて前記一方の不純物拡散層に接続した第１の多
結晶シリコン膜を前記層間絶縁膜の上に形成する第２の
工程と、ＫＯＨ溶液及びＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液をこ
の順序で用いる方法並びにＨＦ、ＨＮＯ3 及びＣＨ3 Ｃ
ＯＯＨ水溶液の混合液を用いる方法の少なくとも一方の
方法を用いて前記第１の多結晶シリコン膜の表面をウェ
ットエッチングする第３の工程と、前記第１の多結晶シ
リコン膜の上に第２の多結晶シリコン膜を形成する第４
の工程と、前記第１及び第２の多結晶シリコン膜を所望
パターンにエッチング加工してキャパシタの下部電極を
形成する第５の工程と、前記下部電極の上に誘電体膜を
形成する第６の工程と、前記誘電体膜の上に第３の多結
晶シリコン膜を形成する第７の工程と、前記誘電体膜及
び前記第３の多結晶シリコン膜を所望パターンにエッチ
ング加工して、前記キャパシタの容量絶縁膜及び上部電
極を形成する第８の工程とを有する。
本発明の半導体記憶装置の製造方法は、半導体基板の表
面近傍部分にゲート電極及び一対の不純物拡散層を備え
たトランジスタ構造を形成した後、前記トランジスタ構
造の一方の不純物拡散層の上に開孔を有する層間絶縁膜
を前記半導体基板の上に形成する第１の工程と、前記開
孔を通じて前記一方の不純物拡散層に接続した第１の多
結晶シリコン膜を前記層間絶縁膜の上に形成する第２の
工程と、ＫＯＨ溶液及びＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液をこ
の順序で用いる方法並びにＨＦ、ＨＮＯ3 及びＣＨ3 Ｃ
ＯＯＨ水溶液の混合液を用いる方法の少なくとも一方の
方法を用いて前記第１の多結晶シリコン膜の表面をウェ
ットエッチングする第３の工程と、前記第１の多結晶シ
リコン膜の上に第２の多結晶シリコン膜を形成する第４
の工程と、前記第１及び第２の多結晶シリコン膜を所望
パターンにエッチング加工してキャパシタの下部電極を
形成する第５の工程と、前記下部電極の上に誘電体膜を
形成する第６の工程と、前記誘電体膜の上に第３の多結
晶シリコン膜を形成する第７の工程と、前記誘電体膜及
び前記第３の多結晶シリコン膜を所望パターンにエッチ
ング加工して、前記キャパシタの容量絶縁膜及び上部電
極を形成する第８の工程とを有する。
【００１５】また、本発明の別の態様による半導体記憶
装置の製造方法は、半導体基板の表面近傍部分にゲート
電極及び一対の不純物拡散層を備えたトランジスタ構造
を形成した後、前記トランジスタ構造の一方の不純物拡
散層の上に開孔を有する層間絶縁膜を前記半導体基板の
上に形成する第１の工程と、前記開孔を通じて前記一方
の不純物拡散層に接続した第１の多結晶シリコン膜を前
記層間絶縁膜の上に形成する第２の工程と、ＫＯＨ溶液
及びＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で用いる方法
並びにＨＦ、ＨＮＯ3 及びＣＨ3 ＣＯＯＨ水溶液の混合
液を用いる方法の少なくとも一方の方法を用いて前記第
１の多結晶シリコン膜の表面をウェットエッチングする
第３の工程と、前記第１の多結晶シリコン膜の上に第２
の多結晶シリコン膜を形成する第４の工程と、前記第２
の多結晶シリコン膜の上に誘電体膜を形成する第５の工
程と、前記誘電体膜の上に第３の多結晶シリコン膜を形
成する第６の工程と、前記第１及び第２の多結晶シリコ
ン膜、前記誘電体膜並びに前記第３の多結晶シリコン膜
を所望パターンにエッチング加工して、前記第１及び第
２の多結晶シリコン膜からなる下部電極、前記誘電体膜
からなる容量絶縁膜及び前記第３の多結晶シリコン膜か
らなる上部電極を備えたキャパシタ構造を形成する第７
の工程とを有する。
装置の製造方法は、半導体基板の表面近傍部分にゲート
電極及び一対の不純物拡散層を備えたトランジスタ構造
を形成した後、前記トランジスタ構造の一方の不純物拡
散層の上に開孔を有する層間絶縁膜を前記半導体基板の
上に形成する第１の工程と、前記開孔を通じて前記一方
の不純物拡散層に接続した第１の多結晶シリコン膜を前
記層間絶縁膜の上に形成する第２の工程と、ＫＯＨ溶液
及びＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で用いる方法
並びにＨＦ、ＨＮＯ3 及びＣＨ3 ＣＯＯＨ水溶液の混合
液を用いる方法の少なくとも一方の方法を用いて前記第
１の多結晶シリコン膜の表面をウェットエッチングする
第３の工程と、前記第１の多結晶シリコン膜の上に第２
の多結晶シリコン膜を形成する第４の工程と、前記第２
の多結晶シリコン膜の上に誘電体膜を形成する第５の工
程と、前記誘電体膜の上に第３の多結晶シリコン膜を形
成する第６の工程と、前記第１及び第２の多結晶シリコ
ン膜、前記誘電体膜並びに前記第３の多結晶シリコン膜
を所望パターンにエッチング加工して、前記第１及び第
２の多結晶シリコン膜からなる下部電極、前記誘電体膜
からなる容量絶縁膜及び前記第３の多結晶シリコン膜か
らなる上部電極を備えたキャパシタ構造を形成する第７
の工程とを有する。
【００１６】
【発明の実施の形態】まず、図１を参照して、本発明の
第１の実施の形態によるＤＲＡＭメモリセルの製造方法
を説明する。
第１の実施の形態によるＤＲＡＭメモリセルの製造方法
を説明する。
【００１７】まず、図１（ａ）に示すように、シリコン
基板１１上にゲート酸化膜１２を形成する。次に、ゲー
ト電極であるポリシリコン膜１３をゲート酸化膜１２上
に形成する。ここで、ゲート酸化は熱酸化で行い、ゲー
ト酸化膜１２の膜厚は１０〜２０ｎｍ程度、また、ポリ
シリコン膜１３はＣＶＤ（化学的気相成長）法にて形成
し、その膜厚は例えば１５０〜２００ｎｍである。そし
て、シリコン基板１１に対し、ＬＤＤ層形成のためのイ
オン注入を行った後、全面にＴＥＯＳ酸化膜１４を形成
し、これを異方性エッチングしてサイドウォール１４を
形成する。そして、再度イオン注入を行って、ＬＤＤ構
造のソース／ドレインとなる不純物拡散層Ｓ及びＤを形
成し、これにより、ポリシリコン膜１３からなるゲート
電極とシリコン基板１１内の一対の不純物拡散層Ｓ及び
Ｄを備えたトランジスタ構造を形成した後、全面に層間
絶縁膜となるＴＥＯＳ酸化膜１５をＬＰＣＶＤ法で膜厚
１５０〜２００ｎｍ程度に形成し、そのＴＥＯＳ酸化膜
１５の一部をエッチング除去して、トランジスタ構造の
一方の不純物拡散層Ｄの直上位置にコンタクト孔２０を
形成する。次に、膜厚１５０〜２００ｎｍ程度のポリシ
リコン膜１６１を、コンタクト孔２０の内部を含む全面
に形成し、コンタクト孔２０においてポリシリコン膜１
６１とトランジスタ構造の一方の不純物拡散層Ｄとを電
気的に接続させる。
基板１１上にゲート酸化膜１２を形成する。次に、ゲー
ト電極であるポリシリコン膜１３をゲート酸化膜１２上
に形成する。ここで、ゲート酸化は熱酸化で行い、ゲー
ト酸化膜１２の膜厚は１０〜２０ｎｍ程度、また、ポリ
シリコン膜１３はＣＶＤ（化学的気相成長）法にて形成
し、その膜厚は例えば１５０〜２００ｎｍである。そし
て、シリコン基板１１に対し、ＬＤＤ層形成のためのイ
オン注入を行った後、全面にＴＥＯＳ酸化膜１４を形成
し、これを異方性エッチングしてサイドウォール１４を
形成する。そして、再度イオン注入を行って、ＬＤＤ構
造のソース／ドレインとなる不純物拡散層Ｓ及びＤを形
成し、これにより、ポリシリコン膜１３からなるゲート
電極とシリコン基板１１内の一対の不純物拡散層Ｓ及び
Ｄを備えたトランジスタ構造を形成した後、全面に層間
絶縁膜となるＴＥＯＳ酸化膜１５をＬＰＣＶＤ法で膜厚
１５０〜２００ｎｍ程度に形成し、そのＴＥＯＳ酸化膜
１５の一部をエッチング除去して、トランジスタ構造の
一方の不純物拡散層Ｄの直上位置にコンタクト孔２０を
形成する。次に、膜厚１５０〜２００ｎｍ程度のポリシ
リコン膜１６１を、コンタクト孔２０の内部を含む全面
に形成し、コンタクト孔２０においてポリシリコン膜１
６１とトランジスタ構造の一方の不純物拡散層Ｄとを電
気的に接続させる。
【００１８】次に、図１（ｂ）に示すように、ポリシリ
コン膜１６１にウェットエッチングを施す。このウェッ
トエッチングにおける薬液としては、ＫＯＨ溶液とＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で用いるが、まず、Ｋ
ＯＨ溶液でのウェットエッチングは、例えば、溶液の濃
度２３％、エッチング時間５〜１０分で行い、次のＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液でのウェットエッチングは、溶液
の濃度Ｈ2 Ｏ：ＮＨ4ＯＨ：Ｈ2 Ｏ2 ＝１０：２：１に
て１０分間行う。この時、ＫＯＨ溶液を用いたエッチン
グによりポリシリコン膜１６１の表面に凹凸が形成され
る。即ち、ポリシリコン膜は膜構造がグレイン構造にな
っているため、ＫＯＨ溶液を施すことにより、表面に凹
凸が形成される。また、一般に、ＮＨ4 ＯＨ／Ｈ2 Ｏ2
溶液での洗浄の方が、アルコール（例えば、イソプロピ
ルアルコール）による洗浄よりも洗浄能力が高いので、
ＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液を用いたエッチングにより、
この後に形成するキャパシタ下部電極１６における２層
目のポリシリコン膜１６２の形成が良好なものになる。
コン膜１６１にウェットエッチングを施す。このウェッ
トエッチングにおける薬液としては、ＫＯＨ溶液とＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で用いるが、まず、Ｋ
ＯＨ溶液でのウェットエッチングは、例えば、溶液の濃
度２３％、エッチング時間５〜１０分で行い、次のＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液でのウェットエッチングは、溶液
の濃度Ｈ2 Ｏ：ＮＨ4ＯＨ：Ｈ2 Ｏ2 ＝１０：２：１に
て１０分間行う。この時、ＫＯＨ溶液を用いたエッチン
グによりポリシリコン膜１６１の表面に凹凸が形成され
る。即ち、ポリシリコン膜は膜構造がグレイン構造にな
っているため、ＫＯＨ溶液を施すことにより、表面に凹
凸が形成される。また、一般に、ＮＨ4 ＯＨ／Ｈ2 Ｏ2
溶液での洗浄の方が、アルコール（例えば、イソプロピ
ルアルコール）による洗浄よりも洗浄能力が高いので、
ＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液を用いたエッチングにより、
この後に形成するキャパシタ下部電極１６における２層
目のポリシリコン膜１６２の形成が良好なものになる。
【００１９】次に、図１（ｃ）に示すように、表面に凹
凸を形成したポリシリコン膜１６１の上に、ＬＰＣＶＤ
法により、膜厚５０〜１００ｎｍのポリシリコン膜１６
２を形成する。
凸を形成したポリシリコン膜１６１の上に、ＬＰＣＶＤ
法により、膜厚５０〜１００ｎｍのポリシリコン膜１６
２を形成する。
【００２０】次に、図１（ｄ）に示すように、通常のフ
ォトリソグラフィー技術に従い、ポリシリコン膜１６２
の上に感光剤を塗布し、露光を行い、現像処理をして、
しかる後に、そのパターニングした感光剤をマスクとし
て、ポリシリコン膜１６１、１６２のドライエッチング
を行う。これにより、キャパシタ下部電極１６が形成さ
れる。
ォトリソグラフィー技術に従い、ポリシリコン膜１６２
の上に感光剤を塗布し、露光を行い、現像処理をして、
しかる後に、そのパターニングした感光剤をマスクとし
て、ポリシリコン膜１６１、１６２のドライエッチング
を行う。これにより、キャパシタ下部電極１６が形成さ
れる。
【００２１】次に、図１（ｅ）に示すように、キャパシ
タ下部電極１６の上に容量絶縁膜１７を形成する。この
容量絶縁膜１７は、例えば、ＯＮＯ膜により構成する。
即ち、まず、ポリシリコン膜１６２の上にシリコン窒化
膜を形成し、そのシリコン窒化膜の上層部を酸化する。
この時、シリコン窒化膜はＬＰＣＶＤ法で形成し、その
膜厚は５〜７ｎｍである。また、シリコン窒化膜上層部
の酸化はヒーリング酸化で行い、その条件は、例えば、
８５０℃、３０分のウェット酸化とする。そして、容量
絶縁膜１７の形成後、その上にポリシリコン膜１８を形
成する。ここで、ポリシリコン膜１８はＣＶＤ法で形成
し、その膜厚は１５０〜２００ｎｍである。そして、こ
のポリシリコン膜１８中に不純物を導入した後、フォト
リソグラフィー技術により、ポリシリコン膜１８上にレ
ジストパターン（不図示）を形成し、そのレジストパタ
ーンをマスクにしてポリシリコン膜１８及び容量絶縁膜
１７のエッチングを行う。これにより、ポリシリコン膜
１８からなるキャパシタ上部電極が形成される。
タ下部電極１６の上に容量絶縁膜１７を形成する。この
容量絶縁膜１７は、例えば、ＯＮＯ膜により構成する。
即ち、まず、ポリシリコン膜１６２の上にシリコン窒化
膜を形成し、そのシリコン窒化膜の上層部を酸化する。
この時、シリコン窒化膜はＬＰＣＶＤ法で形成し、その
膜厚は５〜７ｎｍである。また、シリコン窒化膜上層部
の酸化はヒーリング酸化で行い、その条件は、例えば、
８５０℃、３０分のウェット酸化とする。そして、容量
絶縁膜１７の形成後、その上にポリシリコン膜１８を形
成する。ここで、ポリシリコン膜１８はＣＶＤ法で形成
し、その膜厚は１５０〜２００ｎｍである。そして、こ
のポリシリコン膜１８中に不純物を導入した後、フォト
リソグラフィー技術により、ポリシリコン膜１８上にレ
ジストパターン（不図示）を形成し、そのレジストパタ
ーンをマスクにしてポリシリコン膜１８及び容量絶縁膜
１７のエッチングを行う。これにより、ポリシリコン膜
１８からなるキャパシタ上部電極が形成される。
【００２２】この後、図示は省略したが、トランジスタ
構造の他方の不純物拡散層Ｓにコンタクトを落とし、配
線を形成する等の工程を経て、ＤＲＡＭを完成させる。
構造の他方の不純物拡散層Ｓにコンタクトを落とし、配
線を形成する等の工程を経て、ＤＲＡＭを完成させる。
【００２３】次に、図２を参照して、本発明の第２の実
施の形態によるＤＲＡＭメモリセルの製造方法を説明す
る。
施の形態によるＤＲＡＭメモリセルの製造方法を説明す
る。
【００２４】まず、図２（ａ）に示すように、シリコン
基板２１上にゲート酸化膜２２を形成する。次に、ゲー
ト電極であるポリシリコン膜２３をゲート酸化膜２２上
に形成する。ここで、ゲート酸化は熱酸化で行い、ゲー
ト酸化膜２２の膜厚は１０〜２０ｎｍ程度、また、ポリ
シリコン膜２３はＣＶＤ（化学的気相成長）法にて形成
し、その膜厚は例えば１５０〜２００ｎｍである。そし
て、シリコン基板２１に対し、ＬＤＤ層形成のためのイ
オン注入を行った後、全面にＴＥＯＳ酸化膜２４を形成
し、これを異方性エッチングしてサイドウォール２４を
形成する。そして、再度イオン注入を行って、ＬＤＤ構
造のソース／ドレインとなる不純物拡散層Ｓ及びＤを形
成し、これにより、ポリシリコン膜２３からなるゲート
電極とシリコン基板２１内の一対の不純物拡散層Ｓ及び
Ｄを備えたトランジスタ構造を形成した後、全面に層間
絶縁膜となるＴＥＯＳ酸化膜２５をＬＰＣＶＤ法で膜厚
１５０〜２００ｎｍ程度に形成し、そのＴＥＯＳ酸化膜
２５の一部をエッチング除去して、トランジスタ構造の
一方の不純物拡散層Ｄの直上位置にコンタクト孔３０を
形成する。次に、膜厚１５０〜２００ｎｍ程度のポリシ
リコン膜２６１を、コンタクト孔３０の内部を含む全面
に形成し、コンタクト孔３０においてポリシリコン膜２
６１とトランジスタ構造の一方の不純物拡散層Ｄとを電
気的に接続させる。
基板２１上にゲート酸化膜２２を形成する。次に、ゲー
ト電極であるポリシリコン膜２３をゲート酸化膜２２上
に形成する。ここで、ゲート酸化は熱酸化で行い、ゲー
ト酸化膜２２の膜厚は１０〜２０ｎｍ程度、また、ポリ
シリコン膜２３はＣＶＤ（化学的気相成長）法にて形成
し、その膜厚は例えば１５０〜２００ｎｍである。そし
て、シリコン基板２１に対し、ＬＤＤ層形成のためのイ
オン注入を行った後、全面にＴＥＯＳ酸化膜２４を形成
し、これを異方性エッチングしてサイドウォール２４を
形成する。そして、再度イオン注入を行って、ＬＤＤ構
造のソース／ドレインとなる不純物拡散層Ｓ及びＤを形
成し、これにより、ポリシリコン膜２３からなるゲート
電極とシリコン基板２１内の一対の不純物拡散層Ｓ及び
Ｄを備えたトランジスタ構造を形成した後、全面に層間
絶縁膜となるＴＥＯＳ酸化膜２５をＬＰＣＶＤ法で膜厚
１５０〜２００ｎｍ程度に形成し、そのＴＥＯＳ酸化膜
２５の一部をエッチング除去して、トランジスタ構造の
一方の不純物拡散層Ｄの直上位置にコンタクト孔３０を
形成する。次に、膜厚１５０〜２００ｎｍ程度のポリシ
リコン膜２６１を、コンタクト孔３０の内部を含む全面
に形成し、コンタクト孔３０においてポリシリコン膜２
６１とトランジスタ構造の一方の不純物拡散層Ｄとを電
気的に接続させる。
【００２５】次に、図２（ｂ）に示すように、ポリシリ
コン膜２６１にウェットエッチングを施す。このウェッ
トエッチングにおける薬液としては、ＫＯＨ溶液とＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で用いるが、まず、Ｋ
ＯＨ溶液でのウェットエッチングは、例えば、溶液の濃
度２３％、エッチング時間５〜１０分で行い、次のＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液でのウェットエッチングは、溶液
の濃度Ｈ2 Ｏ：ＮＨ4ＯＨ：Ｈ2 Ｏ2 ＝１０：２：１に
て１０分間行う。この時、ＫＯＨ溶液を用いたエッチン
グによりポリシリコン膜２６１の表面に凹凸が形成され
る。即ち、ポリシリコン膜は膜構造がグレイン構造にな
っているため、ＫＯＨ溶液を施すことにより、表面に凹
凸が形成される。また、一般に、ＮＨ4 ＯＨ／Ｈ2 Ｏ2
溶液での洗浄の方が、アルコール（例えば、イソプロピ
ルアルコール）による洗浄よりも洗浄能力が高いので、
ＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液を用いたエッチングにより、
この後に形成するキャパシタ下部電極２６における２層
目のポリシリコン膜２６２の形成が良好なものになる。
コン膜２６１にウェットエッチングを施す。このウェッ
トエッチングにおける薬液としては、ＫＯＨ溶液とＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で用いるが、まず、Ｋ
ＯＨ溶液でのウェットエッチングは、例えば、溶液の濃
度２３％、エッチング時間５〜１０分で行い、次のＮＨ
4 ＯＨ／Ｈ2 Ｏ2 溶液でのウェットエッチングは、溶液
の濃度Ｈ2 Ｏ：ＮＨ4ＯＨ：Ｈ2 Ｏ2 ＝１０：２：１に
て１０分間行う。この時、ＫＯＨ溶液を用いたエッチン
グによりポリシリコン膜２６１の表面に凹凸が形成され
る。即ち、ポリシリコン膜は膜構造がグレイン構造にな
っているため、ＫＯＨ溶液を施すことにより、表面に凹
凸が形成される。また、一般に、ＮＨ4 ＯＨ／Ｈ2 Ｏ2
溶液での洗浄の方が、アルコール（例えば、イソプロピ
ルアルコール）による洗浄よりも洗浄能力が高いので、
ＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液を用いたエッチングにより、
この後に形成するキャパシタ下部電極２６における２層
目のポリシリコン膜２６２の形成が良好なものになる。
【００２６】次に、図２（ｃ）に示すように、表面に凹
凸を形成したポリシリコン膜２６１の上に、ＬＰＣＶＤ
法により、膜厚５０〜１００ｎｍのポリシリコン膜２６
２を形成する。
凸を形成したポリシリコン膜２６１の上に、ＬＰＣＶＤ
法により、膜厚５０〜１００ｎｍのポリシリコン膜２６
２を形成する。
【００２７】次に、ポリシリコン膜２６２の上に容量絶
縁膜１７を形成する。この容量絶縁膜１７は、例えば、
ＯＮＯ膜により構成する。即ち、まず、ポリシリコン膜
２６２の上にシリコン窒化膜を形成し、そのシリコン窒
化膜の上層部を酸化する。この時、シリコン窒化膜はＬ
ＰＣＶＤ法で形成し、その膜厚は５〜７ｎｍである。ま
た、シリコン窒化膜上層部の酸化はヒーリング酸化で行
い、その条件は、例えば、８５０℃、３０分のウェット
酸化とする。
縁膜１７を形成する。この容量絶縁膜１７は、例えば、
ＯＮＯ膜により構成する。即ち、まず、ポリシリコン膜
２６２の上にシリコン窒化膜を形成し、そのシリコン窒
化膜の上層部を酸化する。この時、シリコン窒化膜はＬ
ＰＣＶＤ法で形成し、その膜厚は５〜７ｎｍである。ま
た、シリコン窒化膜上層部の酸化はヒーリング酸化で行
い、その条件は、例えば、８５０℃、３０分のウェット
酸化とする。
【００２８】次に、図２（ｅ）に示すように、容量絶縁
膜２７の上にポリシリコン膜２８を形成する。ここで、
ポリシリコン膜２８はＣＶＤ法で形成し、その膜厚は１
５０〜２００ｎｍである。そして、このポリシリコン膜
２８中に不純物を導入した後、フォトリソグラフィー技
術により、ポリシリコン膜２８上にレジストパターン
（不図示）を形成し、そのレジストパターンをマスクに
して、ポリシリコン膜２６１及び２６２、容量絶縁膜２
７並びにポリシリコン膜２８のエッチングを行う。これ
により、ポリシリコン膜２６１及び２６２からなるキャ
パシタ下部電極、容量絶縁膜２７及びポリシリコン膜２
８からなるキャパシタ上部電極を備えたキャパシタ構造
が形成される。
膜２７の上にポリシリコン膜２８を形成する。ここで、
ポリシリコン膜２８はＣＶＤ法で形成し、その膜厚は１
５０〜２００ｎｍである。そして、このポリシリコン膜
２８中に不純物を導入した後、フォトリソグラフィー技
術により、ポリシリコン膜２８上にレジストパターン
（不図示）を形成し、そのレジストパターンをマスクに
して、ポリシリコン膜２６１及び２６２、容量絶縁膜２
７並びにポリシリコン膜２８のエッチングを行う。これ
により、ポリシリコン膜２６１及び２６２からなるキャ
パシタ下部電極、容量絶縁膜２７及びポリシリコン膜２
８からなるキャパシタ上部電極を備えたキャパシタ構造
が形成される。
【００２９】この後、図示は省略したが、トランジスタ
構造の他方の不純物拡散層Ｓにコンタクトを落とし、配
線を形成する等の工程を経て、ＤＲＡＭを完成させる。
構造の他方の不純物拡散層Ｓにコンタクトを落とし、配
線を形成する等の工程を経て、ＤＲＡＭを完成させる。
【００３０】なお、上述した第１及び第２の実施の形態
において、ポリシリコン膜１６１及び２６１の表面に凹
凸を形成するためのウェットエッチングは、ＨＦ：ＨＮ
Ｏ3：ＣＨ3 ＣＯＯＨ＋Ｈ2 Ｏ＝１〜５％：４０〜５０
％：４５〜５９％の混合液を用いて行っても良い。
において、ポリシリコン膜１６１及び２６１の表面に凹
凸を形成するためのウェットエッチングは、ＨＦ：ＨＮ
Ｏ3：ＣＨ3 ＣＯＯＨ＋Ｈ2 Ｏ＝１〜５％：４０〜５０
％：４５〜５９％の混合液を用いて行っても良い。
【００３１】
【発明の効果】本発明によれば、キャパシタとなるポリ
シリコン膜表面にウェットエッチングにより多数の凹凸
を形成することができ、従って、キャパシタ容量の大き
い半導体記憶装置を提供することができて、特に、α線
によるソフトエラー対策等に効果がある。
シリコン膜表面にウェットエッチングにより多数の凹凸
を形成することができ、従って、キャパシタ容量の大き
い半導体記憶装置を提供することができて、特に、α線
によるソフトエラー対策等に効果がある。
【図１】本発明の第１の実施の形態を示す製造工程図で
ある。
ある。
【図２】本発明の第２の実施の形態を示す製造工程図で
ある。
ある。
【図３】従来の半導体装置の製造方法を示す製造工程図
である。
である。
１１、２１ シリコン基板 １３、２３ ポリシリコン膜（ゲート電極） １５、２５ ＴＥＯＳ酸化膜（層間絶縁膜） １６ キャパシタ下部電極 １７、２７ 容量絶縁膜 １８、２８ ポリシリコン膜（キャパシタ上部電極） １６１、１６２ ポリシリコン膜 ２６１、２６２ ポリシリコン膜（キャパシタ下部電
極）
極）
Claims (2)
- 【請求項１】 半導体基板の表面近傍部分にゲート電極
及び一対の不純物拡散層を備えたトランジスタ構造を形
成した後、前記トランジスタ構造の一方の不純物拡散層
の上に開孔を有する層間絶縁膜を前記半導体基板の上に
形成する第１の工程と、 前記開孔を通じて前記一方の不純物拡散層に接続した第
１の多結晶シリコン膜を前記層間絶縁膜の上に形成する
第２の工程と、 ＫＯＨ溶液及びＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で
用いる方法並びにＨＦ、ＨＮＯ3 及びＣＨ3 ＣＯＯＨ水
溶液の混合液を用いる方法の少なくとも一方の方法を用
いて前記第１の多結晶シリコン膜の表面をウェットエッ
チングする第３の工程と、 前記第１の多結晶シリコン膜の上に第２の多結晶シリコ
ン膜を形成する第４の工程と、 前記第１及び第２の多結晶シリコン膜を所望パターンに
エッチング加工してキャパシタの下部電極を形成する第
５の工程と、 前記下部電極の上に誘電体膜を形成する第６の工程と、 前記誘電体膜の上に第３の多結晶シリコン膜を形成する
第７の工程と、 前記誘電体膜及び前記第３の多結晶シリコン膜を所望パ
ターンにエッチング加工して、前記キャパシタの容量絶
縁膜及び上部電極を形成する第８の工程とを有すること
を特徴とする半導体記憶装置の製造方法。 - 【請求項２】 半導体基板の表面近傍部分にゲート電極
及び一対の不純物拡散層を備えたトランジスタ構造を形
成した後、前記トランジスタ構造の一方の不純物拡散層
の上に開孔を有する層間絶縁膜を前記半導体基板の上に
形成する第１の工程と、 前記開孔を通じて前記一方の不純物拡散層に接続した第
１の多結晶シリコン膜を前記層間絶縁膜の上に形成する
第２の工程と、 ＫＯＨ溶液及びＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶液をこの順序で
用いる方法並びにＨＦ、ＨＮＯ3 及びＣＨ3 ＣＯＯＨ水
溶液の混合液を用いる方法の少なくとも一方の方法を用
いて前記第１の多結晶シリコン膜の表面をウェットエッ
チングする第３の工程と、 前記第１の多結晶シリコン膜の上に第２の多結晶シリコ
ン膜を形成する第４の工程と、 前記第２の多結晶シリコン膜の上に誘電体膜を形成する
第５の工程と、 前記誘電体膜の上に第３の多結晶シリコン膜を形成する
第６の工程と、 前記第１及び第２の多結晶シリコン膜、前記誘電体膜並
びに前記第３の多結晶シリコン膜を所望パターンにエッ
チング加工して、前記第１及び第２の多結晶シリコン膜
からなる下部電極、前記誘電体膜からなる容量絶縁膜及
び前記第３の多結晶シリコン膜からなる上部電極を備え
たキャパシタ構造を形成する第７の工程とを有すること
を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096100A JPH09260609A (ja) | 1996-03-26 | 1996-03-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096100A JPH09260609A (ja) | 1996-03-26 | 1996-03-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260609A true JPH09260609A (ja) | 1997-10-03 |
Family
ID=14155979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096100A Withdrawn JPH09260609A (ja) | 1996-03-26 | 1996-03-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333379B1 (ko) * | 1999-06-23 | 2002-04-18 | 박종섭 | 반도체 소자의 제조방법 |
| KR100325457B1 (ko) * | 1998-12-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 디램캐패시터형성방법 |
| KR100564427B1 (ko) * | 2000-12-20 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 세정방법 |
-
1996
- 1996-03-26 JP JP8096100A patent/JPH09260609A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325457B1 (ko) * | 1998-12-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 디램캐패시터형성방법 |
| KR100333379B1 (ko) * | 1999-06-23 | 2002-04-18 | 박종섭 | 반도체 소자의 제조방법 |
| KR100564427B1 (ko) * | 2000-12-20 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 세정방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |