JPH05218331A - コンタクトホールの形成方法 - Google Patents
コンタクトホールの形成方法Info
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- JPH05218331A JPH05218331A JP4022744A JP2274492A JPH05218331A JP H05218331 A JPH05218331 A JP H05218331A JP 4022744 A JP4022744 A JP 4022744A JP 2274492 A JP2274492 A JP 2274492A JP H05218331 A JPH05218331 A JP H05218331A
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Abstract
(57)【要約】
【目的】ＢＰＳＧフローのような高温熱処理を行わずに
自己整合的に半導体装置にコンタクトホールを形成す
る。 【構成】シリコン基板２１上にＬＯＣＯＳ酸化膜２８を
介して少なくとも２つのゲート電極パターン２９を形成
し、全面に酸化膜３４、窒化膜３５及びオゾンＴＥＯＳ
膜３６を順次形成し、上記オゾンＴＥＯＳ膜３６の一部
をエッチバックにより除去して平坦化しオゾンＴＥＯＳ
膜３６上にコンタクトホール用レジストパターン３７を
形成し、このレジストパターン３７をマスクとして上記
ＴＥＯＳ膜３６、窒化膜３５及び酸化膜３４をエッチン
グする。
自己整合的に半導体装置にコンタクトホールを形成す
る。 【構成】シリコン基板２１上にＬＯＣＯＳ酸化膜２８を
介して少なくとも２つのゲート電極パターン２９を形成
し、全面に酸化膜３４、窒化膜３５及びオゾンＴＥＯＳ
膜３６を順次形成し、上記オゾンＴＥＯＳ膜３６の一部
をエッチバックにより除去して平坦化しオゾンＴＥＯＳ
膜３６上にコンタクトホール用レジストパターン３７を
形成し、このレジストパターン３７をマスクとして上記
ＴＥＯＳ膜３６、窒化膜３５及び酸化膜３４をエッチン
グする。
Description
【０００１】
【産業上の利用分野】本発明はコンタクトホールの形成
方法に係り、特にシリコン半導体のＤＲＡＭ（Dynamic
Randam Access Memory）のビットラインコンタクトを自
己整合的に形成するための方法に関するものである。
方法に係り、特にシリコン半導体のＤＲＡＭ（Dynamic
Randam Access Memory）のビットラインコンタクトを自
己整合的に形成するための方法に関するものである。
【０００２】
【従来の技術】１６ＭＤＲＡＭ等の高密度メモリは例え
ば図３に示すように２つの自己整合コンタクトを有する
積層キャパシタ（Stacked Capacitor）セルによって形
成される。
ば図３に示すように２つの自己整合コンタクトを有する
積層キャパシタ（Stacked Capacitor）セルによって形
成される。
【０００３】図３によれば１はシリコン（Ｓｉ）基板、
２はワード線、３はビットラインコンタクト、４は蓄積
ノード、５は蓄積ノードコンタクト、６はセルプレート
をそれぞれ示している。すなわち図３に示したメモリに
おいてビットラインコンタクト３が自己整合的に形成さ
れている。
２はワード線、３はビットラインコンタクト、４は蓄積
ノード、５は蓄積ノードコンタクト、６はセルプレート
をそれぞれ示している。すなわち図３に示したメモリに
おいてビットラインコンタクト３が自己整合的に形成さ
れている。
【０００４】図４及び図５は図３に示したビットライン
コンタクトを自己整合で形成する工程を示す断面図であ
る。
コンタクトを自己整合で形成する工程を示す断面図であ
る。
【０００５】まず図４（ａ）に示すように、シリコン
（Ｓｉ）基板１にＬＯＣＯＳ酸化膜８を形成した後、ゲ
ートポリシリコン（ｐｏｌｙ−Ｓｉ）層９、ＳｉＯ2膜
１０、ＳｉＯ2サイドウォール１１をＣＶＤ法で形成し
た後、イオン注入、アニールによって拡散層１２を形成
する。その上に全面に層間絶縁膜としてＨＴＯ（High T
emperature Oxide）（ＳｉＯ2）膜１４を形成し、更に
Ｓｉ3Ｎ4膜１５、ＢＰＳＧ膜１６を形成する。
（Ｓｉ）基板１にＬＯＣＯＳ酸化膜８を形成した後、ゲ
ートポリシリコン（ｐｏｌｙ−Ｓｉ）層９、ＳｉＯ2膜
１０、ＳｉＯ2サイドウォール１１をＣＶＤ法で形成し
た後、イオン注入、アニールによって拡散層１２を形成
する。その上に全面に層間絶縁膜としてＨＴＯ（High T
emperature Oxide）（ＳｉＯ2）膜１４を形成し、更に
Ｓｉ3Ｎ4膜１５、ＢＰＳＧ膜１６を形成する。
【０００６】次にホトレジストを全面に塗布した後、ホ
トレジストのビットコンタクトパターニングを行い、レ
ジストパターンを形成し、図４（ｂ）に示すように、そ
のレジストパターン１７をマスクとしてＢＰＳＧ膜１６
をＨＦ系の溶液でウエットエッチングする。
トレジストのビットコンタクトパターニングを行い、レ
ジストパターンを形成し、図４（ｂ）に示すように、そ
のレジストパターン１７をマスクとしてＢＰＳＧ膜１６
をＨＦ系の溶液でウエットエッチングする。
【０００７】次に図５（ａ）に示すように、異方性エッ
チングによりコンタクトホール内のＳｉ3Ｎ4膜１５、Ｈ
ＴＯ膜１４を除去してＳｉ基板１を露出させる。その後
レジストパターン１７を除去した後、ＢＰＳＧフローを
行ないより平坦化させて２層目の配線であるポリシリコ
ン膜１８、タングステンシリサイド（ＷＳｉｘ）膜１９
を順次形成する（図５（ｂ））。
チングによりコンタクトホール内のＳｉ3Ｎ4膜１５、Ｈ
ＴＯ膜１４を除去してＳｉ基板１を露出させる。その後
レジストパターン１７を除去した後、ＢＰＳＧフローを
行ないより平坦化させて２層目の配線であるポリシリコ
ン膜１８、タングステンシリサイド（ＷＳｉｘ）膜１９
を順次形成する（図５（ｂ））。
【０００８】このようにして、自己整合的にコンタクト
ホールを形成することができる。
ホールを形成することができる。
【０００９】
【発明が解決しようとする課題】微細加工（リソグラフ
ィ技術）では、ネガレジストをコンタクトホール開口に
用いることがある。ネガレジストは光が照射された（光
を吸収した）所がパターンとして残るので逆テーパ形状
になることが多い。このような場合には通常上面規制で
加工制御する。この上面規制加工は、異方性（垂直下
方）ドライエッチングを用いてのみ可能であり、ウエッ
トエッチングでは等方的にエッチングが進行するため、
逆テーパがきつくなると、所定箇所のエッチングを精度
良く行うことが出来ない。
ィ技術）では、ネガレジストをコンタクトホール開口に
用いることがある。ネガレジストは光が照射された（光
を吸収した）所がパターンとして残るので逆テーパ形状
になることが多い。このような場合には通常上面規制で
加工制御する。この上面規制加工は、異方性（垂直下
方）ドライエッチングを用いてのみ可能であり、ウエッ
トエッチングでは等方的にエッチングが進行するため、
逆テーパがきつくなると、所定箇所のエッチングを精度
良く行うことが出来ない。
【００１０】また図４（ａ）に示したようにＢＰＳＧ膜
１６の上面の段差がより急峻であると、後に全面にｐｏ
ｌｙ−Ｓｉ等の膜を形成してその急峻な段差側面部のｐ
ｏｌｙ−Ｓｉを除去する必要がある場合、その側面下部
に一部ｐｏｌｙ−Ｓｉが残存する場合があった。
１６の上面の段差がより急峻であると、後に全面にｐｏ
ｌｙ−Ｓｉ等の膜を形成してその急峻な段差側面部のｐ
ｏｌｙ−Ｓｉを除去する必要がある場合、その側面下部
に一部ｐｏｌｙ−Ｓｉが残存する場合があった。
【００１１】また、上記工程のＢＰＳＧフローは９００
℃程度の温度で熱処理が必要であるが高集積デバイスに
必要な浅いＰＮ接合を実現する観点からは、ドライブイ
ン以外の高温での熱処理は望ましくなかった。
℃程度の温度で熱処理が必要であるが高集積デバイスに
必要な浅いＰＮ接合を実現する観点からは、ドライブイ
ン以外の高温での熱処理は望ましくなかった。
【００１２】そこで本発明はＢＰＳＧフローのような高
温熱処理を行なわずに自己整合的にコンタクトホールを
形成することを目的とする。
温熱処理を行なわずに自己整合的にコンタクトホールを
形成することを目的とする。
【００１３】
【課題を解決するための手段】上記課題は本発明によれ
ば、シリコン基板上にＬＯＣＯＳ酸化膜を介して上部及
び側壁に酸化膜を設けた少なくとも２つのゲート電極パ
ターンを形成する工程、全面に層間絶縁膜として酸化
膜、窒化膜及びオゾンテトラエトキシシラン（ＴＥＯ
Ｓ）膜を順次形成する工程、前記オゾンＴＥＯＳ膜の一
部をエッチバックにより除去して平坦化する工程、次に
前記ゲート電極パターン間にコンタクトを形成するため
に前記オゾンＴＥＯＳ膜上にレジストパターンを形成す
る工程、前記レジストパターンをマスクとして前記オゾ
ンＴＥＯＳ膜、窒化膜及び酸化膜を順次エッチング除去
する工程、を含むことを特徴とするコンタクトホールの
形成方法によって解決される。
ば、シリコン基板上にＬＯＣＯＳ酸化膜を介して上部及
び側壁に酸化膜を設けた少なくとも２つのゲート電極パ
ターンを形成する工程、全面に層間絶縁膜として酸化
膜、窒化膜及びオゾンテトラエトキシシラン（ＴＥＯ
Ｓ）膜を順次形成する工程、前記オゾンＴＥＯＳ膜の一
部をエッチバックにより除去して平坦化する工程、次に
前記ゲート電極パターン間にコンタクトを形成するため
に前記オゾンＴＥＯＳ膜上にレジストパターンを形成す
る工程、前記レジストパターンをマスクとして前記オゾ
ンＴＥＯＳ膜、窒化膜及び酸化膜を順次エッチング除去
する工程、を含むことを特徴とするコンタクトホールの
形成方法によって解決される。
【００１４】
【作用】本発明によれば、ゲート電極パターン上の層間
絶縁膜としてＳｉＯ2等の酸化膜３４、Ｓｉ3Ｎ4等の窒
化膜３５及びその上にオゾンＴＥＯＳ膜３６を順次形成
している。このオゾンＴＥＯＳ膜３６は３５０〜４００
℃程度の低温度でしかも段差がある所へもボイドを形成
することなく安定したＣＶＤ成長ができ、しかも平坦化
した後にレジストパターニングを行うので、良好な垂直
形状のレジストパターンが形成できる。
絶縁膜としてＳｉＯ2等の酸化膜３４、Ｓｉ3Ｎ4等の窒
化膜３５及びその上にオゾンＴＥＯＳ膜３６を順次形成
している。このオゾンＴＥＯＳ膜３６は３５０〜４００
℃程度の低温度でしかも段差がある所へもボイドを形成
することなく安定したＣＶＤ成長ができ、しかも平坦化
した後にレジストパターニングを行うので、良好な垂直
形状のレジストパターンが形成できる。
【００１５】しかもゲート電極パターン２９間にコンタ
クトを形成するために、オゾンＴＥＯＳ膜３６上にレジ
ストパターン３７を形成しているためそのパターンの位
置合わせずれがあってもゲート電極で規制されたコンタ
クトホールが形成できる。
クトを形成するために、オゾンＴＥＯＳ膜３６上にレジ
ストパターン３７を形成しているためそのパターンの位
置合わせずれがあってもゲート電極で規制されたコンタ
クトホールが形成できる。
【００１６】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。
る。
【００１７】図１及び図２は本発明の一実施例を示す工
程断面図である。
程断面図である。
【００１８】まず図１（ａ）に示すように、ほぼ従来法
と同様にシリコン（Ｓｉ）基板２１表面にＬＯＣＯＳ酸
化膜２８を形成した後、厚さ２００ｎｍのｎ+ゲートｐ
ｏｌｙ−Ｓｉ層（ゲート電極パターン）２９、その上に
厚さ１５０ｎｍのＳｉＯ2膜３０をＣＶＤ法で堆積そし
てリソグラフィー技術でパターニングすることにより形
成する。図では２つのゲート電極パターン２９を示し
た。更にＣＶＤ法により厚さ２５０ｎｍのＳｉＯ2を堆
積した後、ＲＩＥによる異方性エッチングによるエッチ
バックを行ってゲート部の側面にＳｉＯ2サイドウォー
ル３１を形成する。このようにして上部及び側壁に酸化
膜を設けたゲート電極パターンを形成した。
と同様にシリコン（Ｓｉ）基板２１表面にＬＯＣＯＳ酸
化膜２８を形成した後、厚さ２００ｎｍのｎ+ゲートｐ
ｏｌｙ−Ｓｉ層（ゲート電極パターン）２９、その上に
厚さ１５０ｎｍのＳｉＯ2膜３０をＣＶＤ法で堆積そし
てリソグラフィー技術でパターニングすることにより形
成する。図では２つのゲート電極パターン２９を示し
た。更にＣＶＤ法により厚さ２５０ｎｍのＳｉＯ2を堆
積した後、ＲＩＥによる異方性エッチングによるエッチ
バックを行ってゲート部の側面にＳｉＯ2サイドウォー
ル３１を形成する。このようにして上部及び側壁に酸化
膜を設けたゲート電極パターンを形成した。
【００１９】更に従来と同様の方法でドーズ量５×１０
15／ｃｍ2で砒素（Ａｓ）イオンをＳｉ基板２１にイオ
ン注入し、９００℃の温度で３０分間アニール処理を施
してｎ+拡散層２２を形成する。その後全面に厚さ３０
ｎｍのＴＥＯＳ酸化膜（ＳｉＯ2）３４を堆積形成す
る。次に、減圧（ＬＰ）ＣＶＤ法により２０ｎｍの厚さ
のＳｉ3Ｎ4膜３５を形成した後、オゾンテトラエトキシ
シラン（Ｏ3−ＴＥＯＳ）を約３８０℃で５００ｎｍの
厚さに堆積し、全面エッチバックにより厚さ３５０ｎｍ
にした状態にしオゾンＴＥＯＳ膜３６を形成してゲート
ポリシリコン層（ゲート電極）２９間の溝を埋め平坦化
を行う。
15／ｃｍ2で砒素（Ａｓ）イオンをＳｉ基板２１にイオ
ン注入し、９００℃の温度で３０分間アニール処理を施
してｎ+拡散層２２を形成する。その後全面に厚さ３０
ｎｍのＴＥＯＳ酸化膜（ＳｉＯ2）３４を堆積形成す
る。次に、減圧（ＬＰ）ＣＶＤ法により２０ｎｍの厚さ
のＳｉ3Ｎ4膜３５を形成した後、オゾンテトラエトキシ
シラン（Ｏ3−ＴＥＯＳ）を約３８０℃で５００ｎｍの
厚さに堆積し、全面エッチバックにより厚さ３５０ｎｍ
にした状態にしオゾンＴＥＯＳ膜３６を形成してゲート
ポリシリコン層（ゲート電極）２９間の溝を埋め平坦化
を行う。
【００２０】次にオゾンＴＥＯＳ膜３６上にコンタクト
ホールに対応してパターニングしたレジストパターン３
７を形成した後、バッファーフッ酸溶液で２分間エッチ
ングする。このエッチングではＳｉ3Ｎ4膜３５はフッ酸
に不溶のため残存する。
ホールに対応してパターニングしたレジストパターン３
７を形成した後、バッファーフッ酸溶液で２分間エッチ
ングする。このエッチングではＳｉ3Ｎ4膜３５はフッ酸
に不溶のため残存する。
【００２１】オゾンＴＥＯＳで平坦化からコンタクトホ
ールのウェットエッチングを行うところでのバリエーシ
ョンとして、平坦化後８００℃３０分アニールでオゾン
ＴＥＯＳの緻密化を行い、コンタクトホールのパターニ
ングを行い、Ｐ、Ａｓ、Ｓｉなどをイオン注入し、コン
タクトホールのオゾンＴＥＯＳにダメージを与え、局所
的にウェットエッチングレートを高めることがある。こ
の方法によりウェットエッチングでの横方向の侵蝕を抑
制することができる。
ールのウェットエッチングを行うところでのバリエーシ
ョンとして、平坦化後８００℃３０分アニールでオゾン
ＴＥＯＳの緻密化を行い、コンタクトホールのパターニ
ングを行い、Ｐ、Ａｓ、Ｓｉなどをイオン注入し、コン
タクトホールのオゾンＴＥＯＳにダメージを与え、局所
的にウェットエッチングレートを高めることがある。こ
の方法によりウェットエッチングでの横方向の侵蝕を抑
制することができる。
【００２２】次に図２（ａ）に示すように、ＣＦ4／Ｏ2
ガスを用いたプラズマエッチング（異方性ドライエッチ
ング）により残存Ｓｉ3Ｎ4膜３５及びその下のＴＥＯＳ
酸化膜３４を除去し、次に図２（ｂ）に示すようにレジ
ストパターン３７を除去して自己整合的にコンタクトホ
ール４０を形成することができる。
ガスを用いたプラズマエッチング（異方性ドライエッチ
ング）により残存Ｓｉ3Ｎ4膜３５及びその下のＴＥＯＳ
酸化膜３４を除去し、次に図２（ｂ）に示すようにレジ
ストパターン３７を除去して自己整合的にコンタクトホ
ール４０を形成することができる。
【００２３】
【発明の効果】以上説明した様に、本発明によればＢＰ
ＳＧ（リン−ボロンガラス）フローのような高温（約９
００℃）熱処理を行わず、低温熱処理（約３５０〜４０
０℃）で層間絶縁膜の平坦化が可能なため安定した自己
整合的コンタクトホールを形成することができる。
ＳＧ（リン−ボロンガラス）フローのような高温（約９
００℃）熱処理を行わず、低温熱処理（約３５０〜４０
０℃）で層間絶縁膜の平坦化が可能なため安定した自己
整合的コンタクトホールを形成することができる。
【図１】本発明の実施例の前半工程断面図である。
【図２】本発明の実施例の後半工程断面図である。
【図３】２つの自己整合コンタクトを有する積層キャパ
シタセルの概略断面図である。
シタセルの概略断面図である。
【図４】従来例の前半工程断面図である。
【図５】従来例の後半工程断面図である。
１，２１ シリコン（Ｓｉ）基板 ２ ワード線 ３ ビットラインコンタクト ４ 蓄積ノード ５ 蓄積ノードコンタクト ６ セルプレート ８，２８ ＬＯＣＯＳ酸化膜 ９，２９ ゲートｐｏｌｙ−Ｓｉ層（ゲート電極パター
ン） １０，３０ ＳｉＯ2 膜 １１，３１ ＳｉＯ2 膜サイドウォール １２，２２ 拡散層 １４ ＨＴＯ（ＳｉＯ2 ）膜 １５，３５ Ｓｉ3Ｎ4 膜 １６ ＢＰＳＧ膜 １７，３７ レジストパターン ３６ オゾンＴＥＯＳ膜
ン） １０，３０ ＳｉＯ2 膜 １１，３１ ＳｉＯ2 膜サイドウォール １２，２２ 拡散層 １４ ＨＴＯ（ＳｉＯ2 ）膜 １５，３５ Ｓｉ3Ｎ4 膜 １６ ＢＰＳＧ膜 １７，３７ レジストパターン ３６ オゾンＴＥＯＳ膜
Claims (2)
- 【請求項１】 シリコン基板上にＬＯＣＯＳ酸化膜を介
して上部及び側壁に酸化膜を設けた少なくとも２つのゲ
ート電極パターンを形成する工程、 全面に層間絶縁膜として酸化膜、窒化膜及びオゾンテト
ラエトキシシラン膜を順次形成する工程、 前記オゾンテトラエトキシシラン膜の一部をエッチバッ
クにより除去して平坦化する工程、 次に前記ゲート電極パターン間にコンタクトを形成する
ために前記オゾンテトラエトキシシラン膜上にレジスト
パターンを形成する工程、 前記レジストパターンをマスクとして前記オゾンテトラ
エトキシシラン膜、窒化膜及び酸化膜を順次エッチング
除去する工程、 を含むことを特徴とするコンタクトホールの形成方法。 - 【請求項２】 前記オゾンテトラエトキシシラン膜をウ
エットエッチングし、前記窒化膜及び酸化膜を異方性ド
ライエッチングすることを特徴とする請求項１記載のコ
ンタクトホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022744A JPH05218331A (ja) | 1992-02-07 | 1992-02-07 | コンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022744A JPH05218331A (ja) | 1992-02-07 | 1992-02-07 | コンタクトホールの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218331A true JPH05218331A (ja) | 1993-08-27 |
Family
ID=12091213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022744A Pending JPH05218331A (ja) | 1992-02-07 | 1992-02-07 | コンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502006A (en) * | 1993-11-02 | 1996-03-26 | Nippon Steel Corporation | Method for forming electrical contacts in a semiconductor device |
| KR100451500B1 (ko) * | 1998-12-28 | 2004-12-08 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100511397B1 (ko) * | 1998-08-06 | 2005-11-24 | 삼성전자주식회사 | 반도체 소자의 접속 구멍의 형성 방법 |
-
1992
- 1992-02-07 JP JP4022744A patent/JPH05218331A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502006A (en) * | 1993-11-02 | 1996-03-26 | Nippon Steel Corporation | Method for forming electrical contacts in a semiconductor device |
| KR100511397B1 (ko) * | 1998-08-06 | 2005-11-24 | 삼성전자주식회사 | 반도체 소자의 접속 구멍의 형성 방법 |
| KR100451500B1 (ko) * | 1998-12-28 | 2004-12-08 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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