JP2000235377A - フレームバッファのインタフェース制御装置 - Google Patents
フレームバッファのインタフェース制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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Abstract
(57)【要約】
【課題】Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ−Ｅｎｄ
ｉａｎ間のピクセルデータ変換を行うと同時に、８ビッ
ト−１バイトと９ビット−１バイト間のピクセルデータ
変換を行い得るフレームバッファのインタフェース装置
を提供する。 【解決手段】８ビット−１バイトのピクセルデータを伝
送するＰＣＩホストバス４と、９ビット−１バイトのピ
クセルデータを記憶するランバスＤＲＡＭ１０と、ＰＣ
Ｉホストバス４とＦＩＦＯメモリ６間に接続され、Ｂｉ
ｇ−ＥｎｄｉａｎデータまたはシステムデータとＬｉｔ
ｔｌｅ−Ｅｎｄｉａｎデータまたは使用者データとのデ
ータ変換を行うバイトスワッピング／サンプリング制御
器５と、ＦＩＦＯメモリ６とＳＲＡＭ８間に接続され、
８ビット−１バイトと９ビット−１バイトのピクセルデ
ータ変換を行うバイト変換／ビュー選択制御器７と、を
備える。
ｉａｎ間のピクセルデータ変換を行うと同時に、８ビッ
ト−１バイトと９ビット−１バイト間のピクセルデータ
変換を行い得るフレームバッファのインタフェース装置
を提供する。 【解決手段】８ビット−１バイトのピクセルデータを伝
送するＰＣＩホストバス４と、９ビット−１バイトのピ
クセルデータを記憶するランバスＤＲＡＭ１０と、ＰＣ
Ｉホストバス４とＦＩＦＯメモリ６間に接続され、Ｂｉ
ｇ−ＥｎｄｉａｎデータまたはシステムデータとＬｉｔ
ｔｌｅ−Ｅｎｄｉａｎデータまたは使用者データとのデ
ータ変換を行うバイトスワッピング／サンプリング制御
器５と、ＦＩＦＯメモリ６とＳＲＡＭ８間に接続され、
８ビット−１バイトと９ビット−１バイトのピクセルデ
ータ変換を行うバイト変換／ビュー選択制御器７と、を
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、フレームバッファ
のインタフェース装置に係るもので、詳しくは、バイト
の定義が異なってＢｕｓ−Ｅｎｄｉａｎが相異するシス
テム間でピクセルデータの変換を効率的に行い得るフレ
ームバッファのインタフェース装置に関するものであ
る。
のインタフェース装置に係るもので、詳しくは、バイト
の定義が異なってＢｕｓ−Ｅｎｄｉａｎが相異するシス
テム間でピクセルデータの変換を効率的に行い得るフレ
ームバッファのインタフェース装置に関するものであ
る。
【０００２】
【従来の技術】従来のフレームバッファのインタフェー
ス制御装置の各構成要素について、図１３に示した米国
特許第５，６４０，５４５号を例に挙げて説明する。
ス制御装置の各構成要素について、図１３に示した米国
特許第５，６４０，５４５号を例に挙げて説明する。
【０００３】システムバス１０１は、アドレスバス１０
３及びデータバス１０５により構成される。該システム
バス１０１は８ビットを１バイトとして使用する６４ビ
ット幅のバスであって、Ｂｉｇ−Ｅｎｄｉａｎデータを
使用する。そして、前記アドレスバス１０３及びデータ
バス１０５は、６４ビット幅のシステムバス１０１をマ
キシング（Muxing）して使用する。
３及びデータバス１０５により構成される。該システム
バス１０１は８ビットを１バイトとして使用する６４ビ
ット幅のバスであって、Ｂｉｇ−Ｅｎｄｉａｎデータを
使用する。そして、前記アドレスバス１０３及びデータ
バス１０５は、６４ビット幅のシステムバス１０１をマ
キシング（Muxing）して使用する。
【０００４】プロセッサ１０７は、前記システムバス１
０１をアクセスし、後述するメインメモリサブシステム
１０９とブリッジ／グラフィックコントローラ１１５間
のデータの送受信を制御する。
０１をアクセスし、後述するメインメモリサブシステム
１０９とブリッジ／グラフィックコントローラ１１５間
のデータの送受信を制御する。
【０００５】メインメモリサブシステム１０９は、ＳＲ
ＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dyn
amic Random Access Memory）、ＲＯＭ及びキャッシュ
メモリ（Cache Memory）等を含んで構成され、アドレス
バス１０３及びデータバス１０５に連結される。
ＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dyn
amic Random Access Memory）、ＲＯＭ及びキャッシュ
メモリ（Cache Memory）等を含んで構成され、アドレス
バス１０３及びデータバス１０５に連結される。
【０００６】拡張バス１１１は、３２ビットのデータを
並列に伝送し得るＬｉｔｔｌｅ−Ｅｎｄｉａｎバスであ
って、ビデオ入力装置１１３に連結される。ブリッジ／
グラフィックコントローラ１１５は、従来技術の核心部
分であって、前記メインメモリサブシステム１０９、ビ
デオ入力装置１１３及びフレームバッファ１１９間のデ
ータ変換及びデータ伝送動作を行うものであり、ピクセ
ルデータの変換が必要であるか否かを判断し、必要なら
ば、ピクセルデータ変換を行うピクセル解読ロジック１
１７を包含して構成される。
並列に伝送し得るＬｉｔｔｌｅ−Ｅｎｄｉａｎバスであ
って、ビデオ入力装置１１３に連結される。ブリッジ／
グラフィックコントローラ１１５は、従来技術の核心部
分であって、前記メインメモリサブシステム１０９、ビ
デオ入力装置１１３及びフレームバッファ１１９間のデ
ータ変換及びデータ伝送動作を行うものであり、ピクセ
ルデータの変換が必要であるか否かを判断し、必要なら
ば、ピクセルデータ変換を行うピクセル解読ロジック１
１７を包含して構成される。
【０００７】フレームバッファ１１９は、ビデオ出力装
置１２７に表示されるＢｉｇ−Ｅｎｄｉａｎ（ＢＥ）タ
イプのピクセルデータを記憶し、前記ブリッジ／グラフ
ィックコントローラ１１５とピクセルデータを送受信す
るＤＲＡＭポート１２１と、フレームバッファ１１９に
記憶されたピクセルデータを、後述するＲＡＭＤＡＣ
（Random Access Memory Digital to Analog Converte
r）１２５に出力するＳＡＭ（Serial Access Mode）ポ
ート１２３と、から構成される。
置１２７に表示されるＢｉｇ−Ｅｎｄｉａｎ（ＢＥ）タ
イプのピクセルデータを記憶し、前記ブリッジ／グラフ
ィックコントローラ１１５とピクセルデータを送受信す
るＤＲＡＭポート１２１と、フレームバッファ１１９に
記憶されたピクセルデータを、後述するＲＡＭＤＡＣ
（Random Access Memory Digital to Analog Converte
r）１２５に出力するＳＡＭ（Serial Access Mode）ポ
ート１２３と、から構成される。
【０００８】前記ＲＡＭＤＡＣ１２５は、前記フレーム
バッファ１１９のＳＡＭポート１２３から出力されたＢ
ｉｇ−Ｅｎｄｉａｎ（ＢＥ）のディジタルデータを受信
し、アナログデータに変換してビデオ出力装置１２７に
出力する。
バッファ１１９のＳＡＭポート１２３から出力されたＢ
ｉｇ−Ｅｎｄｉａｎ（ＢＥ）のディジタルデータを受信
し、アナログデータに変換してビデオ出力装置１２７に
出力する。
【０００９】前記ブリッジ／グラフィックコントローラ
１１５を、図１４を用いて説明すると以下のようであ
る。マルチプレクサ２０３，２０５，２０７，２０９，
２１１，２１３，２１５，２１７，２１９，２２１及び
フリップフロップ２２３，２２５，２２７，２２９，２
３１，２３３は、データバス１０５，拡張バス１１１及
びフレームバッファ１１９間のピクセルデータのスイッ
チング動作及びバッファリング動作をそれぞれ遂行す
る。
１１５を、図１４を用いて説明すると以下のようであ
る。マルチプレクサ２０３，２０５，２０７，２０９，
２１１，２１３，２１５，２１７，２１９，２２１及び
フリップフロップ２２３，２２５，２２７，２２９，２
３１，２３３は、データバス１０５，拡張バス１１１及
びフレームバッファ１１９間のピクセルデータのスイッ
チング動作及びバッファリング動作をそれぞれ遂行す
る。
【００１０】コントローラ２５３は、前記ブリッジ／グ
ラフィックコントローラ１１５内の全回路の動作を調整
する複数のブリッジ制御信号を発生する。入力／出力バ
イトスワップマルチプレクサ２４９，２５１は、モード
選択信号が示す値がＢＥモードであるか若しくはＬＥモ
ードであるかに応じて、入力データに対して正方向又は
逆方向のバイトスワッピング動作（end-for-end byte s
wapping）を行う。また、入力／出力バイトスワップマ
ルチプレクサ２４９，２５１は、バイト再配列ロジック
２５７と一緒にピクセル解読ロジック１１７を構成す
る。
ラフィックコントローラ１１５内の全回路の動作を調整
する複数のブリッジ制御信号を発生する。入力／出力バ
イトスワップマルチプレクサ２４９，２５１は、モード
選択信号が示す値がＢＥモードであるか若しくはＬＥモ
ードであるかに応じて、入力データに対して正方向又は
逆方向のバイトスワッピング動作（end-for-end byte s
wapping）を行う。また、入力／出力バイトスワップマ
ルチプレクサ２４９，２５１は、バイト再配列ロジック
２５７と一緒にピクセル解読ロジック１１７を構成す
る。
【００１１】先入先出（First-In First-Out；以下、Ｆ
ＩＦＯと称す）メモリ２３５は、前記データバス１０５
を介してメインメモリサブシステム１０９から入力し前
記拡張バス１１１から出力する６４ビット幅のデータを
バッファリングする。
ＩＦＯと称す）メモリ２３５は、前記データバス１０５
を介してメインメモリサブシステム１０９から入力し前
記拡張バス１１１から出力する６４ビット幅のデータを
バッファリングする。
【００１２】ＦＩＦＯメモリ２３７は、前記データバス
１０５を介してメインメモリサブシステム１０９から入
力または前記フレームバッファデータバス２０１を介し
てフレームバッファ１１９から入力し前記拡張バス１１
１から出力する６４ビット幅のデータをバッファリング
する。
１０５を介してメインメモリサブシステム１０９から入
力または前記フレームバッファデータバス２０１を介し
てフレームバッファ１１９から入力し前記拡張バス１１
１から出力する６４ビット幅のデータをバッファリング
する。
【００１３】ＦＩＦＯメモリ２４５は、前記データバス
１０５を介してメインメモリサブシステム１０９から入
力し前記フレームバッファデータバス２０１を介してフ
レームバッファ１１９に出力する６４ビット幅のデータ
をバッファリングする。
１０５を介してメインメモリサブシステム１０９から入
力し前記フレームバッファデータバス２０１を介してフ
レームバッファ１１９に出力する６４ビット幅のデータ
をバッファリングする。
【００１４】ＦＩＦＯメモリ２４７は、前記拡張バス１
１１から入力し前記フレームバッファデータバス２０１
を介してフレームバッファ１１９に出力する６４ビット
幅のデータをバッファリングする。
１１から入力し前記フレームバッファデータバス２０１
を介してフレームバッファ１１９に出力する６４ビット
幅のデータをバッファリングする。
【００１５】ＦＩＦＯメモリ２４３は、前記フレームバ
ッファ１１９からフレームバッファデータバス２０１を
介して入力し前記データバス１０５を介してメインメモ
リサブシステム１０９に伝送される６４ビット幅のデー
タをバッファリングする。
ッファ１１９からフレームバッファデータバス２０１を
介して入力し前記データバス１０５を介してメインメモ
リサブシステム１０９に伝送される６４ビット幅のデー
タをバッファリングする。
【００１６】ＦＩＦＯメモリ２３９，２４１は、前記拡
張バス１１１から入力し前記データバス１０５を介して
メインメモリサブシステム１０９に伝送される６４ビッ
ト幅のデータをそれぞれバッファリングする。
張バス１１１から入力し前記データバス１０５を介して
メインメモリサブシステム１０９に伝送される６４ビッ
ト幅のデータをそれぞれバッファリングする。
【００１７】このように構成された従来のフレームバッ
ファのインタフェース制御装置の動作を、図面を用いて
説明すると以下のようである。先ず、ブリッジ／グラフ
ィックコントローラ１１５は、システムバス１０１とフ
レームバッファ１１９のＤＲＡＭポート１２１間のイン
タフェースを提供し、前記システムバス１０１を介して
プロセッサ１０７からフレームバッファ１１９へのアク
セス要求を受けて、前記フレームバッファ１１９とデー
タを送受信する。また、ブリッジ／グラフィックコント
ローラ１１５は、拡張バス１１１とフレームバッファ１
１９間の経路（Path）を提供すると共に、前記システム
バス１０１を介したメインメモリサブシステム１０９と
拡張バス１１１間の通信を行うためのブリッジ（Bridg
e）の役割をする。
ファのインタフェース制御装置の動作を、図面を用いて
説明すると以下のようである。先ず、ブリッジ／グラフ
ィックコントローラ１１５は、システムバス１０１とフ
レームバッファ１１９のＤＲＡＭポート１２１間のイン
タフェースを提供し、前記システムバス１０１を介して
プロセッサ１０７からフレームバッファ１１９へのアク
セス要求を受けて、前記フレームバッファ１１９とデー
タを送受信する。また、ブリッジ／グラフィックコント
ローラ１１５は、拡張バス１１１とフレームバッファ１
１９間の経路（Path）を提供すると共に、前記システム
バス１０１を介したメインメモリサブシステム１０９と
拡張バス１１１間の通信を行うためのブリッジ（Bridg
e）の役割をする。
【００１８】従って、前記ブリッジ／グラフィックコン
トローラ１１５は、図１４に示したように、コントロー
ラ２５３から出力された複数のブリッジ制御信号によっ
て多様な制御動作を行う。
トローラ１１５は、図１４に示したように、コントロー
ラ２５３から出力された複数のブリッジ制御信号によっ
て多様な制御動作を行う。
【００１９】即ち、データバス１０５を介してブリッジ
／グラフィックコントローラ１１５に入力されたＢｉｇ
−Ｅｎｄｉａｎデータは、モード選択信号によって、入
力バイトスワップマルチプレクサ２４９によりＬｉｔｔ
ｌｅ−Ｅｎｄｉａｎデータに変換された後、ＦＩＦＯメ
モリ２３５またはＦＩＦＯメモリ２３７に記憶されて、
拡張バス１１１から出力される。また、拡張バス１１１
から入力したＬｉｔｔｌｅ−Ｅｎｄｉａｎデータは、Ｆ
ＩＦＯメモリ２３９またはＦＩＦＯメモリ２４１に記憶
された後、モード選択信号によって出力バイトスワップ
マルチプレクサ２５１によりＢｉｇ−Ｅｎｄｉａｎデー
タに変換され、データバス１０５に出力される。
／グラフィックコントローラ１１５に入力されたＢｉｇ
−Ｅｎｄｉａｎデータは、モード選択信号によって、入
力バイトスワップマルチプレクサ２４９によりＬｉｔｔ
ｌｅ−Ｅｎｄｉａｎデータに変換された後、ＦＩＦＯメ
モリ２３５またはＦＩＦＯメモリ２３７に記憶されて、
拡張バス１１１から出力される。また、拡張バス１１１
から入力したＬｉｔｔｌｅ−Ｅｎｄｉａｎデータは、Ｆ
ＩＦＯメモリ２３９またはＦＩＦＯメモリ２４１に記憶
された後、モード選択信号によって出力バイトスワップ
マルチプレクサ２５１によりＢｉｇ−Ｅｎｄｉａｎデー
タに変換され、データバス１０５に出力される。
【００２０】このとき、前記入力バイトスワップマルチ
プレクサ２４９は、図１５（Ａ）に示したように、モー
ド選択信号が０であると、前記データバス１０５からの
ピクセルデータをそのまま通過させるが、モード選択信
号が１であると、前記データバス１０５からのピクセル
データを逆スワッピング（end-for-end byte swappin
g）する。出力バイトスワップマルチプレクサ２５１
も、図１５（Ｂ）に示したように、前記入力バイトスワ
ップマルチプレクサ２４９と同様にして、モード選択信
号が０であると、マルチプレクサ２１７からのピクセル
データをそのまま通過させるが、モード選択信号が１で
あると、マルチプレクサ２１７からのピクセルデータを
逆スワッピング（end-for-end byte swapping）する動
作を行う。
プレクサ２４９は、図１５（Ａ）に示したように、モー
ド選択信号が０であると、前記データバス１０５からの
ピクセルデータをそのまま通過させるが、モード選択信
号が１であると、前記データバス１０５からのピクセル
データを逆スワッピング（end-for-end byte swappin
g）する。出力バイトスワップマルチプレクサ２５１
も、図１５（Ｂ）に示したように、前記入力バイトスワ
ップマルチプレクサ２４９と同様にして、モード選択信
号が０であると、マルチプレクサ２１７からのピクセル
データをそのまま通過させるが、モード選択信号が１で
あると、マルチプレクサ２１７からのピクセルデータを
逆スワッピング（end-for-end byte swapping）する動
作を行う。
【００２１】また、入力／出力バイトスワップマルチプ
レクサ２４９，２５１及びバイト再配列ロジック２５７
により構成されたピクセル解読ロジック１１７は、モー
ド選択信号及び２ビットのピクセル解読制御信号により
制御される。モード選択信号及びピクセル解読制御信号
は、プロセッサ１０７のモードタイプ（ＢＥモードまた
はＬＥモード）、ピクセル深さ（３２ｂｐｐ、１６ｂｐ
ｐ、８ｂｐｐ）及び伝送されるピクセルタイプに応じて
コントローラ２５３により発生される。
レクサ２４９，２５１及びバイト再配列ロジック２５７
により構成されたピクセル解読ロジック１１７は、モー
ド選択信号及び２ビットのピクセル解読制御信号により
制御される。モード選択信号及びピクセル解読制御信号
は、プロセッサ１０７のモードタイプ（ＢＥモードまた
はＬＥモード）、ピクセル深さ（３２ｂｐｐ、１６ｂｐ
ｐ、８ｂｐｐ）及び伝送されるピクセルタイプに応じて
コントローラ２５３により発生される。
【００２２】前記ピクセルタイプの情報は、ピクセルデ
ータが前記フレームバッファ１１９に記憶されて検索さ
れる位置を示すピクセルアドレスの一部に含まれ、前記
プロセッサ１０７のモードタイプ及びピクセル深さの情
報は、システムの初期化の間、プロセッサ１０７から出
力されて、コントローラ２５３によって制御レジスタ２
５３ａに記憶される。
ータが前記フレームバッファ１１９に記憶されて検索さ
れる位置を示すピクセルアドレスの一部に含まれ、前記
プロセッサ１０７のモードタイプ及びピクセル深さの情
報は、システムの初期化の間、プロセッサ１０７から出
力されて、コントローラ２５３によって制御レジスタ２
５３ａに記憶される。
【００２３】また、前記ブリッジ／グラフィックコント
ローラ１１５は、データバス１０５を介して入力したＢ
ｉｇ−Ｅｎｄｉａｎデータを入力バイトスワップマルチ
プレクサ２４９によりＬｉｔｔｌｅ−Ｅｎｄｉａｎデー
タに変換させてＦＩＦＯメモリ２４５に記憶させた後、
バイト再配列ロジック２５７によりピクセルデータを解
読してフレームバッファデータバス２０１を介してフレ
ームバッファ１１９に出力するか、または、前記拡張バ
ス１１１を介して入力したデータをＦＩＦＯメモリ２４
７に記憶させた後、バイト再配列ロジック２５７により
ピクセルデータを解読してフレームバッファデータバス
２０１を介してフレームバッファ１１９に出力する。
ローラ１１５は、データバス１０５を介して入力したＢ
ｉｇ−Ｅｎｄｉａｎデータを入力バイトスワップマルチ
プレクサ２４９によりＬｉｔｔｌｅ−Ｅｎｄｉａｎデー
タに変換させてＦＩＦＯメモリ２４５に記憶させた後、
バイト再配列ロジック２５７によりピクセルデータを解
読してフレームバッファデータバス２０１を介してフレ
ームバッファ１１９に出力するか、または、前記拡張バ
ス１１１を介して入力したデータをＦＩＦＯメモリ２４
７に記憶させた後、バイト再配列ロジック２５７により
ピクセルデータを解読してフレームバッファデータバス
２０１を介してフレームバッファ１１９に出力する。
【００２４】また、前記ブリッジ／グラフィックコント
ローラ１１５は、前記フレームバッファ１１９からリー
ドされたＬｉｔｔｌｅ−Ｅｎｄｉａｎデータをバイト再
配列ロジック２５７により解読し、ＦＩＦＯメモリ２３
７に記憶した後拡張バス１１１に出力するか、または、
ＦＩＦＯメモリ２４３に記憶した後、出力バイトスワッ
プマルチプレクサ２５１によりＢｉｇ−Ｅｎｄｉａｎデ
ータに変換してデータバス１０５に出力する。
ローラ１１５は、前記フレームバッファ１１９からリー
ドされたＬｉｔｔｌｅ−Ｅｎｄｉａｎデータをバイト再
配列ロジック２５７により解読し、ＦＩＦＯメモリ２３
７に記憶した後拡張バス１１１に出力するか、または、
ＦＩＦＯメモリ２４３に記憶した後、出力バイトスワッ
プマルチプレクサ２５１によりＢｉｇ−Ｅｎｄｉａｎデ
ータに変換してデータバス１０５に出力する。
【００２５】前記バイト再配列ロジック２５７は、図１
６に示したように、ピクセル解読制御信号により、ＦＩ
ＦＯメモリ２４５またはＦＩＦＯメモリ２４７に記憶さ
れるピクセルデータを再配列するフレームバッファ入力
マルチプレクサ２５７ａと、ピクセル解読制御信号によ
り、フレームバッファ１１９からリードされたピクセル
データを再配列してＦＩＦＯメモリ２４３またはＦＩＦ
Ｏメモリ２３７に出力するフレームバッファ出力マルチ
プレクサ２５７ｂと、を含んで構成されている。
６に示したように、ピクセル解読制御信号により、ＦＩ
ＦＯメモリ２４５またはＦＩＦＯメモリ２４７に記憶さ
れるピクセルデータを再配列するフレームバッファ入力
マルチプレクサ２５７ａと、ピクセル解読制御信号によ
り、フレームバッファ１１９からリードされたピクセル
データを再配列してＦＩＦＯメモリ２４３またはＦＩＦ
Ｏメモリ２３７に出力するフレームバッファ出力マルチ
プレクサ２５７ｂと、を含んで構成されている。
【００２６】ここで、前記フレームバッファ入力マルチ
プレクサ２５７ａは、フレームバッファリード信号がデ
ィスエーブルされるフレームバッファ１１９のライト動
作の間、データ変換を行い、フレームバッファ出力マル
チプレクサ２５７ｂは、フレームバッファリード信号が
イネーブルされるフレームバッファ１１９のリード動作
の間、データ変換を行う。
プレクサ２５７ａは、フレームバッファリード信号がデ
ィスエーブルされるフレームバッファ１１９のライト動
作の間、データ変換を行い、フレームバッファ出力マル
チプレクサ２５７ｂは、フレームバッファリード信号が
イネーブルされるフレームバッファ１１９のリード動作
の間、データ変換を行う。
【００２７】フレームバッファ入力／出力マルチプレク
サ２５７ａ、２５７ｂは、ピクセル解読制御信号が、ピ
クセルデータがＢＥタイプであることを示すときには、
ピクセル深さに拘わらず、データを逆バイトスワップ
（end-for-end byte swap）して、端子“０”からの入
力データを出力する。
サ２５７ａ、２５７ｂは、ピクセル解読制御信号が、ピ
クセルデータがＢＥタイプであることを示すときには、
ピクセル深さに拘わらず、データを逆バイトスワップ
（end-for-end byte swap）して、端子“０”からの入
力データを出力する。
【００２８】しかし、ピクセルデータがＬＥタイプでピ
クセル深さが３２ｂｐｐ（bits perpixel）であること
を示すときには、データを逆ワード（＝３２ビット）ス
ワップ（end-for-end word swap）して、端子“１”か
らの入力データを出力する。
クセル深さが３２ｂｐｐ（bits perpixel）であること
を示すときには、データを逆ワード（＝３２ビット）ス
ワップ（end-for-end word swap）して、端子“１”か
らの入力データを出力する。
【００２９】また、ピクセルデータがＬＥタイプでピク
セル深さが１６ｂｐｐであることを示すときには、デー
タを逆ハーフワード（＝１６ビット）スワップ（end-fo
r-end half-word swap）して、端子“２”からの入力デ
ータを出力する。
セル深さが１６ｂｐｐであることを示すときには、デー
タを逆ハーフワード（＝１６ビット）スワップ（end-fo
r-end half-word swap）して、端子“２”からの入力デ
ータを出力する。
【００３０】さらに、ピクセルデータがＬＥタイプでピ
クセル深さが８ｂｐｐであることを示すときには、デー
タを逆バイトスワップして、端子“３”からの入力デー
タを出力する。
クセル深さが８ｂｐｐであることを示すときには、デー
タを逆バイトスワップして、端子“３”からの入力デー
タを出力する。
【００３１】ブリッジ／グラフィックコントローラ１１
５が上述のように動作することにより、フレームバッフ
ァ１１９はＢｉｇ−Ｅｎｄｉａｎデータに変換されたピ
クセルデータ［０：６３］を入／出力し、ＲＡＭＤＡＣ
１２５はフレームバッファ１１９のＳＡＭポート１２３
を介して入力したディジタルデータをアナログデータに
変換してビデオ出力装置１２７に出力するようになって
いた。
５が上述のように動作することにより、フレームバッフ
ァ１１９はＢｉｇ−Ｅｎｄｉａｎデータに変換されたピ
クセルデータ［０：６３］を入／出力し、ＲＡＭＤＡＣ
１２５はフレームバッファ１１９のＳＡＭポート１２３
を介して入力したディジタルデータをアナログデータに
変換してビデオ出力装置１２７に出力するようになって
いた。
【００３２】
【発明が解決しようとする課題】然るに、このような従
来のフレームバッファのインタフェース制御装置におい
ては、Ｂｕｓ−Ｅｎｄｉａｎが相異なピクセルデータの
変換は容易に行うことができるが、バイトの定義が異な
り、かつ、Ｂｕｓ−Ｅｎｄｉａｎも相異する場合にはピ
クセルデータの変換が容易でないという不都合な点があ
った。
来のフレームバッファのインタフェース制御装置におい
ては、Ｂｕｓ−Ｅｎｄｉａｎが相異なピクセルデータの
変換は容易に行うことができるが、バイトの定義が異な
り、かつ、Ｂｕｓ−Ｅｎｄｉａｎも相異する場合にはピ
クセルデータの変換が容易でないという不都合な点があ
った。
【００３３】即ち、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌ
ｅ−Ｅｎｄｉａｎ間のピクセルデータ変換は可能である
が、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ−Ｅｎｄｉａ
ｎ間のピクセルデータ変換と、８ビットを１バイトとす
るピクセルデータと９ビットを１バイトとするピクセル
データ間のデータ変換とが同時に必要な場合には適用し
得ないという不都合な点があった。
ｅ−Ｅｎｄｉａｎ間のピクセルデータ変換は可能である
が、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ−Ｅｎｄｉａ
ｎ間のピクセルデータ変換と、８ビットを１バイトとす
るピクセルデータと９ビットを１バイトとするピクセル
データ間のデータ変換とが同時に必要な場合には適用し
得ないという不都合な点があった。
【００３４】本発明は、このような従来の課題に鑑みて
なされたもので、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ
−Ｅｎｄｉａｎ間のピクセルデータ変換と同時に、８ビ
ット−１バイトと９ビット−１バイト間のピクセルデー
タ変換を行い得るフレームバッファのインタフェース制
御装置を提供することを目的とする。
なされたもので、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ
−Ｅｎｄｉａｎ間のピクセルデータ変換と同時に、８ビ
ット−１バイトと９ビット−１バイト間のピクセルデー
タ変換を行い得るフレームバッファのインタフェース制
御装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係るフレームバッファのイ
ンタフェース制御装置は、８ビット−１バイトのピクセ
ルデータを伝送するＰＣＩホストバスと９ビット−１バ
イトのピクセルデータを記憶するランバスＤＲＡＭ間の
Ｂｕｓ−Ｅｎｄｉａｎが相異なピクセルデータの伝送を
制御するフレームバッファのインタフェース制御装置で
あって、前記ＰＣＩホストバスとＦＩＦＯメモリ間に接
続され、前記ＰＣＩホストバスに伝送されるＢｉｇ−Ｅ
ｎｄｉａｎデータと前記ＦＩＦＯメモリに記憶するＬｉ
ｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変換及び前記
ＰＣＩホストバスに伝送されるシステムデータと前記Ｆ
ＩＦＯに記憶される使用者データ間のデータ変換のいず
れかを行うバイトスワッピング／サンプリング制御器
と、前記ＦＩＦＯメモリとＳＲＡＭ間に接続され、選択
されたビュー選択値によって、前記ＦＩＦＯメモリに記
憶された８ビット−１バイトのピクセルデータの９ビッ
ト−１バイトのピクセルデータへの変換及び前記ＳＲＡ
Ｍに記憶された９ビット−１バイトのピクセルデータの
８ビット−１バイトのピクセルデータへの変換のいずれ
かを行うバイト変換／ビュー選択制御器と、前記ＳＲＡ
Ｍから出力されたピクセルデータを前記ランバスＤＲＡ
Ｍに記憶させ、該ランバスＤＲＡＭに記憶されたピクセ
ルデータを外部に出力するランバス制御器と、を備えて
構成される。
るため、本発明の請求項１に係るフレームバッファのイ
ンタフェース制御装置は、８ビット−１バイトのピクセ
ルデータを伝送するＰＣＩホストバスと９ビット−１バ
イトのピクセルデータを記憶するランバスＤＲＡＭ間の
Ｂｕｓ−Ｅｎｄｉａｎが相異なピクセルデータの伝送を
制御するフレームバッファのインタフェース制御装置で
あって、前記ＰＣＩホストバスとＦＩＦＯメモリ間に接
続され、前記ＰＣＩホストバスに伝送されるＢｉｇ−Ｅ
ｎｄｉａｎデータと前記ＦＩＦＯメモリに記憶するＬｉ
ｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変換及び前記
ＰＣＩホストバスに伝送されるシステムデータと前記Ｆ
ＩＦＯに記憶される使用者データ間のデータ変換のいず
れかを行うバイトスワッピング／サンプリング制御器
と、前記ＦＩＦＯメモリとＳＲＡＭ間に接続され、選択
されたビュー選択値によって、前記ＦＩＦＯメモリに記
憶された８ビット−１バイトのピクセルデータの９ビッ
ト−１バイトのピクセルデータへの変換及び前記ＳＲＡ
Ｍに記憶された９ビット−１バイトのピクセルデータの
８ビット−１バイトのピクセルデータへの変換のいずれ
かを行うバイト変換／ビュー選択制御器と、前記ＳＲＡ
Ｍから出力されたピクセルデータを前記ランバスＤＲＡ
Ｍに記憶させ、該ランバスＤＲＡＭに記憶されたピクセ
ルデータを外部に出力するランバス制御器と、を備えて
構成される。
【００３６】請求項２に記載の発明では、前記バイトス
ワッピング／サンプリング制御器は、ピクセルデータの
変換に必要な選択値を複数記憶する選択値記憶レジスタ
と、ピクセルデータのスワッピング処理及びサンプリン
グ処理のうちのいずれを行うかを制御する制御信号を出
力するスワッピング／サンプリング判断レジスタと、か
らなるスワッピング／サンプリング制御部と、ピクセル
データのスワッピング処理及びサンプリング処理を行う
バイト選択部を含み、前記スワッピング／サンプリング
制御部から出力された制御信号及び選択値によって、ス
ワッピング処理時にはＢｉｇ−ＥｎｄｉａｎデータとＬ
ｉｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変換を行
い、サンプリング処理時にはシステムデータと使用者デ
ータ間のデータ変換を行うＢｕｓ−Ｅｎｄｉａｎデータ
変換部と、を備えて構成される。
ワッピング／サンプリング制御器は、ピクセルデータの
変換に必要な選択値を複数記憶する選択値記憶レジスタ
と、ピクセルデータのスワッピング処理及びサンプリン
グ処理のうちのいずれを行うかを制御する制御信号を出
力するスワッピング／サンプリング判断レジスタと、か
らなるスワッピング／サンプリング制御部と、ピクセル
データのスワッピング処理及びサンプリング処理を行う
バイト選択部を含み、前記スワッピング／サンプリング
制御部から出力された制御信号及び選択値によって、ス
ワッピング処理時にはＢｉｇ−ＥｎｄｉａｎデータとＬ
ｉｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変換を行
い、サンプリング処理時にはシステムデータと使用者デ
ータ間のデータ変換を行うＢｕｓ−Ｅｎｄｉａｎデータ
変換部と、を備えて構成される。
【００３７】請求項３に記載の発明では、前記バイト変
換／ビュー選択制御器は、複数のビュー選択値を記憶す
るビュー選択レジスタと、８ビット−１バイトのピクセ
ルデータと９ビット−１バイトのピクセルデータ間のバ
イト変換を行うための制御信号を出力するバイト変換制
御信号発生部と、からなるバイト変換／ビュー選択制御
部と、８ビット−１バイトのピクセルデータと９ビット
−１バイトのピクセルデータ間のバイト変換を行うピク
セルデータ処理部を含み、前記バイト変換／ビュー選択
制御部から出力された制御信号及びビュー選択値によっ
て、前記ＦＩＦＯメモリに記憶する８ビット−１バイト
のピクセルデータを９ビット−１バイトのピクセルデー
タにバイト変換して出力し、前記ＳＲＡＭに記憶する９
ビット−１バイトのピクセルデータを８ビット−１バイ
トのピクセルデータにバイト変換して出力するバイト変
換部と、を備えて構成される。
換／ビュー選択制御器は、複数のビュー選択値を記憶す
るビュー選択レジスタと、８ビット−１バイトのピクセ
ルデータと９ビット−１バイトのピクセルデータ間のバ
イト変換を行うための制御信号を出力するバイト変換制
御信号発生部と、からなるバイト変換／ビュー選択制御
部と、８ビット−１バイトのピクセルデータと９ビット
−１バイトのピクセルデータ間のバイト変換を行うピク
セルデータ処理部を含み、前記バイト変換／ビュー選択
制御部から出力された制御信号及びビュー選択値によっ
て、前記ＦＩＦＯメモリに記憶する８ビット−１バイト
のピクセルデータを９ビット−１バイトのピクセルデー
タにバイト変換して出力し、前記ＳＲＡＭに記憶する９
ビット−１バイトのピクセルデータを８ビット−１バイ
トのピクセルデータにバイト変換して出力するバイト変
換部と、を備えて構成される。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。本実施形態に係るフレームバッフ
ァのインタフェース制御装置の各構成要素について、図
１に基づいて詳しく説明する。
面を用いて説明する。本実施形態に係るフレームバッフ
ァのインタフェース制御装置の各構成要素について、図
１に基づいて詳しく説明する。
【００３９】プロセッサ１は、システムバス２０を介し
てメインメモリサブシステム２及びブリッジ３を制御す
る。ブリッジ３は、プロセッサ１の制御により、メイン
メモリサブシステム２とＰＣＩホストバス４を介したバ
イトスワッピング／サンプリング制御器５との間のデー
タを送受信する。
てメインメモリサブシステム２及びブリッジ３を制御す
る。ブリッジ３は、プロセッサ１の制御により、メイン
メモリサブシステム２とＰＣＩホストバス４を介したバ
イトスワッピング／サンプリング制御器５との間のデー
タを送受信する。
【００４０】バイトスワッピング／サンプリング制御器
５は、前記ＰＣＩホストバス４とＦＩＦＯメモリ６間に
接続され、Ｂｉｇ−ＥｎｄｉａｎデータとＬｉｔｔｌｅ
−Ｅｎｄｉａｎデータ間のデータ変換、または、システ
ムデータと使用者データ間のデータ変換を行う。
５は、前記ＰＣＩホストバス４とＦＩＦＯメモリ６間に
接続され、Ｂｉｇ−ＥｎｄｉａｎデータとＬｉｔｔｌｅ
−Ｅｎｄｉａｎデータ間のデータ変換、または、システ
ムデータと使用者データ間のデータ変換を行う。
【００４１】バイトデータ変換／ビュー選択制御器７
は、前記ＦＩＦＯメモリ６とＳＲＡＭ８間に接続され、
複数のビュー（View）のうちの選択されたビューに応じ
て、前記ＦＩＦＯメモリ６に記憶された８ビット−１バ
イトのピクセルデータを９ビット−１バイトのピクセル
データに変換してＳＲＡＭ８に出力し、または、ＳＲＡ
Ｍ８に記憶された９ビット−１バイトのピクセルデータ
を８ビット−１バイトのピクセルデータに変換してＦＩ
ＦＯメモリ６に記憶させる。
は、前記ＦＩＦＯメモリ６とＳＲＡＭ８間に接続され、
複数のビュー（View）のうちの選択されたビューに応じ
て、前記ＦＩＦＯメモリ６に記憶された８ビット−１バ
イトのピクセルデータを９ビット−１バイトのピクセル
データに変換してＳＲＡＭ８に出力し、または、ＳＲＡ
Ｍ８に記憶された９ビット−１バイトのピクセルデータ
を８ビット−１バイトのピクセルデータに変換してＦＩ
ＦＯメモリ６に記憶させる。
【００４２】ランバスアクセス制御器（以下、ＲＡＣと
称す）９は、前記ＳＲＡＭ８から出力されたピクセルデ
ータをランバスＤＲＡＭ（Rambus DRAM；以下、ＲＤＲ
ＡＭと称す）１０に記憶させ、ＲＤＲＡＭ１０に記憶さ
れたピクセルデータをディスプレー制御器１１に出力す
るように制御する。
称す）９は、前記ＳＲＡＭ８から出力されたピクセルデ
ータをランバスＤＲＡＭ（Rambus DRAM；以下、ＲＤＲ
ＡＭと称す）１０に記憶させ、ＲＤＲＡＭ１０に記憶さ
れたピクセルデータをディスプレー制御器１１に出力す
るように制御する。
【００４３】ディスプレー制御器１１は、ＲＡＣ９を介
して前記ＲＤＲＡＭ１０から出力された９ビット−１バ
イトのピクセルデータを８バイトずつ入力し、各２４ビ
ットのＲ，Ｇ，Ｂのディジタルデータとして、ディスプ
レーバス１２を介してＲＡＭＤＡＣ１３に出力する。
して前記ＲＤＲＡＭ１０から出力された９ビット−１バ
イトのピクセルデータを８バイトずつ入力し、各２４ビ
ットのＲ，Ｇ，Ｂのディジタルデータとして、ディスプ
レーバス１２を介してＲＡＭＤＡＣ１３に出力する。
【００４４】ＲＡＭＤＡＣ１３は、従来の構成と同様
に、前記ディスプレー制御部１１から出力された各２４
ビットのＲ，Ｇ，Ｂのディジタルデータをアナログデー
タに変換して、ディスプレー装置（未図示）に出力す
る。
に、前記ディスプレー制御部１１から出力された各２４
ビットのＲ，Ｇ，Ｂのディジタルデータをアナログデー
タに変換して、ディスプレー装置（未図示）に出力す
る。
【００４５】前記バイトスワッピング／サンプリング制
御器５は、図２に示したように、スワッピング／サンプ
リング制御部１４及びＢｕｓ−Ｅｎｄｉａｎデータ変換
部１７により構成される。前記スワッピング／サンプリ
ング制御部１４は、Ｂｉｇ−ＥｎｄｉａｎデータとＬｉ
ｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変換に必要な
選択値を記憶する選択値記憶レジスタ１５と、ピクセル
データをスワッピングするかまたはサンプリングするか
を示す制御信号を出力するスワッピング／サンプリング
判断レジスタ１６と、から構成されている。また、前記
Ｂｕｓ−Ｅｎｄｉａｎデータ変換部１７はバイト選択部
１８を含み、前記スワッピング／サンプリング制御部１
４からの制御信号及び選択値に応じて、バイト選択部１
８を介して、前記ＰＣＩホストバス４から伝送されるＢ
ｉｇ−ＥｎｄｉａｎデータをＬｉｔｔｌｅ−Ｅｎｄｉａ
ｎデータに変換してＦＩＦＯメモリ６に記憶させ、ＦＩ
ＦＯメモリ６に記載されるＬｉｔｔｌｅ−Ｅｎｄｉａｎ
データをＢｉｇ−Ｅｎｄｉａｎデータに変換してＰＣＩ
ホストバス４に伝送させる。また、ＰＣＩホストバス４
を伝送されるシステムデータとＦＩＦＯメモリ６に記載
される使用者データ間の変換動作も行う。
御器５は、図２に示したように、スワッピング／サンプ
リング制御部１４及びＢｕｓ−Ｅｎｄｉａｎデータ変換
部１７により構成される。前記スワッピング／サンプリ
ング制御部１４は、Ｂｉｇ−ＥｎｄｉａｎデータとＬｉ
ｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変換に必要な
選択値を記憶する選択値記憶レジスタ１５と、ピクセル
データをスワッピングするかまたはサンプリングするか
を示す制御信号を出力するスワッピング／サンプリング
判断レジスタ１６と、から構成されている。また、前記
Ｂｕｓ−Ｅｎｄｉａｎデータ変換部１７はバイト選択部
１８を含み、前記スワッピング／サンプリング制御部１
４からの制御信号及び選択値に応じて、バイト選択部１
８を介して、前記ＰＣＩホストバス４から伝送されるＢ
ｉｇ−ＥｎｄｉａｎデータをＬｉｔｔｌｅ−Ｅｎｄｉａ
ｎデータに変換してＦＩＦＯメモリ６に記憶させ、ＦＩ
ＦＯメモリ６に記載されるＬｉｔｔｌｅ−Ｅｎｄｉａｎ
データをＢｉｇ−Ｅｎｄｉａｎデータに変換してＰＣＩ
ホストバス４に伝送させる。また、ＰＣＩホストバス４
を伝送されるシステムデータとＦＩＦＯメモリ６に記載
される使用者データ間の変換動作も行う。
【００４６】前記バイト変換／ビュー選択制御器７は、
図３に示したように、バイト変換／ビュー選択制御部２
４及びバイト変換部２７により構成される。前記バイト
変換／ビュー選択制御部２４は、複数のビュー選択値を
記憶したビュー選択レジスタ２５と、バイト変換制御信
号を出力するバイト変換制御信号発生部２６と、から構
成される。前記バイト変換部２７はピクセルデータ処理
部２８を含み、前記バイト変換／ビュー選択制御部２４
からのビュー選択値及びバイト変換制御信号に応じて、
ピクセルデータ処理部２８を介して、ＦＩＦＯメモリ６
に記憶される８ビット−１バイトのピクセルデータを９
ビット−１バイトのピクセルデータにバイト変換してＳ
ＲＡＭ８に記憶させ、ＳＲＡＭ８に記憶される９ビット
−１バイトのピクセルデータを９ビット−１バイトのピ
クセルデータにバイト変換してＦＩＦＯメモリ６に記憶
させる。
図３に示したように、バイト変換／ビュー選択制御部２
４及びバイト変換部２７により構成される。前記バイト
変換／ビュー選択制御部２４は、複数のビュー選択値を
記憶したビュー選択レジスタ２５と、バイト変換制御信
号を出力するバイト変換制御信号発生部２６と、から構
成される。前記バイト変換部２７はピクセルデータ処理
部２８を含み、前記バイト変換／ビュー選択制御部２４
からのビュー選択値及びバイト変換制御信号に応じて、
ピクセルデータ処理部２８を介して、ＦＩＦＯメモリ６
に記憶される８ビット−１バイトのピクセルデータを９
ビット−１バイトのピクセルデータにバイト変換してＳ
ＲＡＭ８に記憶させ、ＳＲＡＭ８に記憶される９ビット
−１バイトのピクセルデータを９ビット−１バイトのピ
クセルデータにバイト変換してＦＩＦＯメモリ６に記憶
させる。
【００４７】以下、上記のように構成された本実施形態
に係るフレームバッファのインタフェース制御装置の動
作について説明する。プロセッサ１は、システムバス２
０を介してメインメモリサブシステム２及びブリッジ３
を制御し、該ブリッジ３は、前記プロセッサ１とＰＣＩ
ホストバス４とをインタフェースする。
に係るフレームバッファのインタフェース制御装置の動
作について説明する。プロセッサ１は、システムバス２
０を介してメインメモリサブシステム２及びブリッジ３
を制御し、該ブリッジ３は、前記プロセッサ１とＰＣＩ
ホストバス４とをインタフェースする。
【００４８】バイトスワッピング／サンプリング制御器
５のスワッピング／サンプリング制御部１４は、スワッ
ピング／サンプリング判断レジスタ１６に記憶する値に
よりバイトスワッピングを行うか、または、バイトサン
プリングを行うかを判断する。このとき、スワッピング
／サンプリング制御部１４は、Ｂｕｓ−Ｅｎｄｉａｎデ
ータ変換部１７にシステムデータまたは使用者データが
入力されるとバイトサンプリングを行い、Ｂｉｇ−Ｅｎ
ｄｉａｎデータまたはＬｉｔｔｌｅ−Ｅｎｄｉａｎデー
タが入力されるとバイトスワッピングを行うように判断
する。そして、前記判断結果によって、選択値記憶レジ
スタ１５に記憶された複数の選択値から該当の選択値を
出力する。
５のスワッピング／サンプリング制御部１４は、スワッ
ピング／サンプリング判断レジスタ１６に記憶する値に
よりバイトスワッピングを行うか、または、バイトサン
プリングを行うかを判断する。このとき、スワッピング
／サンプリング制御部１４は、Ｂｕｓ−Ｅｎｄｉａｎデ
ータ変換部１７にシステムデータまたは使用者データが
入力されるとバイトサンプリングを行い、Ｂｉｇ−Ｅｎ
ｄｉａｎデータまたはＬｉｔｔｌｅ−Ｅｎｄｉａｎデー
タが入力されるとバイトスワッピングを行うように判断
する。そして、前記判断結果によって、選択値記憶レジ
スタ１５に記憶された複数の選択値から該当の選択値を
出力する。
【００４９】次いで、Ｂｕｓ−Ｅｎｄｉａｎデータ変換
部１７のバイト選択部１８は、前記選択値記憶レジスタ
１５から出力された選択値によって、Ｂｉｇ−Ｅｎｄｉ
ａｎデータとＬｉｔｔｌｅ−Ｅｎｄｉａｎデータ間のバ
イトスワッピングまたはシステムデータと使用者データ
間のバイトサンプリング動作を行う。
部１７のバイト選択部１８は、前記選択値記憶レジスタ
１５から出力された選択値によって、Ｂｉｇ−Ｅｎｄｉ
ａｎデータとＬｉｔｔｌｅ−Ｅｎｄｉａｎデータ間のバ
イトスワッピングまたはシステムデータと使用者データ
間のバイトサンプリング動作を行う。
【００５０】以下、図４及び図５（Ａ）、（Ｂ）に基づ
いて、Ｂｕｓ−Ｅｎｄｉａｎデータ変換部１７のバイト
選択部１８のバイトスワッピング及びバイトサンプリン
グ動作を詳細に説明する。
いて、Ｂｕｓ−Ｅｎｄｉａｎデータ変換部１７のバイト
選択部１８のバイトスワッピング及びバイトサンプリン
グ動作を詳細に説明する。
【００５１】(1)バイトスワッピング動作 ＦＩＦＯメモリ６からＬｉｔｔｌｅ−Ｅｎｄｉａｎデー
タがＢｕｓ−Ｅｎｄｉａｎデータ変換部１７に入力され
ると、Ｌｉｔｔｌｅ−Ｅｎｄｉａｎデータが入力された
ことを示す情報がスワッピング／サンプリング制御部１
４に入力されて、スワッピング／サンプリング判断レジ
スタ１６はバイトスワッピングを行うための制御信号を
バイト選択部１８に出力し、選択値記憶レジスタ１５は
バイトスワッピングを行うための該当の選択値をバイト
選択部１８に出力する。
タがＢｕｓ−Ｅｎｄｉａｎデータ変換部１７に入力され
ると、Ｌｉｔｔｌｅ−Ｅｎｄｉａｎデータが入力された
ことを示す情報がスワッピング／サンプリング制御部１
４に入力されて、スワッピング／サンプリング判断レジ
スタ１６はバイトスワッピングを行うための制御信号を
バイト選択部１８に出力し、選択値記憶レジスタ１５は
バイトスワッピングを行うための該当の選択値をバイト
選択部１８に出力する。
【００５２】この場合、図５（Ａ）に示したように、バ
イト選択部１８の出力端子はＲ７，Ｒ６，Ｒ５，Ｒ４，
Ｒ３，Ｒ２，Ｒ１，Ｒ０であり、前記ＦＩＦＯメモリ６
から前記バイト選択部１８に入力されるＬｉｔｔｌｅ−
Ｅｎｄｉａｎデータの１バイトは、’Ｂ７，Ｂ６，Ｂ
５，Ｂ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０’の８ビットから成
るデータであると仮定すると、前記選択値記憶レジスタ
１５からは’１３５７１３５７’の選択値が出力され、
前記バイト選択部１８は、スワッピング／サンプリング
判断レジスタ１６からのバイトスワッピングを行うため
の制御信号及び選択値記憶レジスタ１５からの選択値’
１３５７１３５７’の入力により、Ｌｉｔｔｌｅ−Ｅｎ
ｄｉａｎデータＢ７，Ｂ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，
Ｂ１，Ｂ０をＢｉｇ−ＥｎｄｉａｎデータＢ０，Ｂ１，
Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７に変換する。
イト選択部１８の出力端子はＲ７，Ｒ６，Ｒ５，Ｒ４，
Ｒ３，Ｒ２，Ｒ１，Ｒ０であり、前記ＦＩＦＯメモリ６
から前記バイト選択部１８に入力されるＬｉｔｔｌｅ−
Ｅｎｄｉａｎデータの１バイトは、’Ｂ７，Ｂ６，Ｂ
５，Ｂ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０’の８ビットから成
るデータであると仮定すると、前記選択値記憶レジスタ
１５からは’１３５７１３５７’の選択値が出力され、
前記バイト選択部１８は、スワッピング／サンプリング
判断レジスタ１６からのバイトスワッピングを行うため
の制御信号及び選択値記憶レジスタ１５からの選択値’
１３５７１３５７’の入力により、Ｌｉｔｔｌｅ−Ｅｎ
ｄｉａｎデータＢ７，Ｂ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，
Ｂ１，Ｂ０をＢｉｇ−ＥｎｄｉａｎデータＢ０，Ｂ１，
Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７に変換する。
【００５３】即ち、前記バイト選択部１８は、図４の対
応関係により、出力端子Ｒ０を介してデータＢ７を出力
し、同様に、出力端子Ｒ１を介してデータＢ６を出力
し、出力端子Ｒ２を介してデータＢ５を出力し、出力端
子Ｒ３を介してデータＢ４を出力し、出力端子Ｒ４を介
してデータＢ３を出力し、出力端子Ｒ５を介してデータ
Ｂ２を出力し、出力端子Ｒ６を介してデータＢ１を出力
し、出力端子Ｒ７を介してデータＢ０を出力する。
応関係により、出力端子Ｒ０を介してデータＢ７を出力
し、同様に、出力端子Ｒ１を介してデータＢ６を出力
し、出力端子Ｒ２を介してデータＢ５を出力し、出力端
子Ｒ３を介してデータＢ４を出力し、出力端子Ｒ４を介
してデータＢ３を出力し、出力端子Ｒ５を介してデータ
Ｂ２を出力し、出力端子Ｒ６を介してデータＢ１を出力
し、出力端子Ｒ７を介してデータＢ０を出力する。
【００５４】このように、前記バイト選択部１８の出力
端子Ｒ７，Ｒ６，Ｒ５，Ｒ４，Ｒ３，Ｒ２，Ｒ１，Ｒ０
を介してデータＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，
Ｂ６，Ｂ７がそれぞれ出力され、Ｌｉｔｔｌｅ−Ｅｎｄ
ｉａｎデータがＢｉｇ−Ｅｎｄｉａｎデータに変換され
る。Ｂｉｇ−ＥｎｄｉａｎデータからＬｉｔｔｌｅ−Ｅ
ｎｄｉａｎデータへの変換は、上述した処理とは逆の順
序で行われる。
端子Ｒ７，Ｒ６，Ｒ５，Ｒ４，Ｒ３，Ｒ２，Ｒ１，Ｒ０
を介してデータＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，
Ｂ６，Ｂ７がそれぞれ出力され、Ｌｉｔｔｌｅ−Ｅｎｄ
ｉａｎデータがＢｉｇ−Ｅｎｄｉａｎデータに変換され
る。Ｂｉｇ−ＥｎｄｉａｎデータからＬｉｔｔｌｅ−Ｅ
ｎｄｉａｎデータへの変換は、上述した処理とは逆の順
序で行われる。
【００５５】(2)バイトサンプリング動作 使用者データが入力されると、スワッピング／サンプリ
ング判断レジスタ１６はバイトサンプリングを行うため
の制御信号をバイト選択部１８に出力する。このとき、
図５（Ｂ）に示したように、選択値記憶レジスタ１５か
ら出力される選択値が’１１１１１１１’であると仮定
すると、バイト選択部１８は、図４の対応関係により、
出力端子Ｒ０を介してデータＢ１を出力し、同様に、出
力端子Ｒ１を介してデータＢ２を出力し、出力端子Ｒ２
を介してデータＢ３を出力し、出力端子Ｒ３を介してデ
ータＢ４を出力し、出力端子Ｒ４を介してデータＢ５を
出力し、出力端子Ｒ５を介してデータＢ６を出力し、出
力端子Ｒ６を介してデータＢ７を出力し、出力端子Ｒ７
を介してデータＢ０を出力する。
ング判断レジスタ１６はバイトサンプリングを行うため
の制御信号をバイト選択部１８に出力する。このとき、
図５（Ｂ）に示したように、選択値記憶レジスタ１５か
ら出力される選択値が’１１１１１１１’であると仮定
すると、バイト選択部１８は、図４の対応関係により、
出力端子Ｒ０を介してデータＢ１を出力し、同様に、出
力端子Ｒ１を介してデータＢ２を出力し、出力端子Ｒ２
を介してデータＢ３を出力し、出力端子Ｒ３を介してデ
ータＢ４を出力し、出力端子Ｒ４を介してデータＢ５を
出力し、出力端子Ｒ５を介してデータＢ６を出力し、出
力端子Ｒ６を介してデータＢ７を出力し、出力端子Ｒ７
を介してデータＢ０を出力する。
【００５６】このように、前記バイト選択部１８の出力
端子Ｒ７，Ｒ６，Ｒ５，Ｒ４，Ｒ３，Ｒ２，Ｒ１，Ｒ０
を介してデータＢ０，Ｂ７，Ｂ６,Ｂ５，Ｂ４，Ｂ３，
Ｂ２，Ｂ１がそれぞれ出力され、使用者データがサンプ
リングされてシステムデータが出力される。システムデ
ータから使用者データへの変換は、上述した処理とは逆
の順序で行われる。
端子Ｒ７，Ｒ６，Ｒ５，Ｒ４，Ｒ３，Ｒ２，Ｒ１，Ｒ０
を介してデータＢ０，Ｂ７，Ｂ６,Ｂ５，Ｂ４，Ｂ３，
Ｂ２，Ｂ１がそれぞれ出力され、使用者データがサンプ
リングされてシステムデータが出力される。システムデ
ータから使用者データへの変換は、上述した処理とは逆
の順序で行われる。
【００５７】次いで、バイト変換／ビュー選択制御器７
により行われるピクセルデータの変換を、図面を用いて
説明する。 (1)８ビットビューデータ変換 ８ビットビューデータ変換時には、図６に示したよう
に、ビュー選択レジスタ２５は、“０×０”〜“０×
Ｆ”までの１６個のビュー選択値を記憶する。８ビット
ビューデータ変換時には、ビュー選択レジスタ２５はビ
ュー選択値０×０をピクセルデータ処理部２８に出力
し、バイト変換制御信号発生部２６は制御信号を発生し
てピクセルデータ処理部２８に出力する。
により行われるピクセルデータの変換を、図面を用いて
説明する。 (1)８ビットビューデータ変換 ８ビットビューデータ変換時には、図６に示したよう
に、ビュー選択レジスタ２５は、“０×０”〜“０×
Ｆ”までの１６個のビュー選択値を記憶する。８ビット
ビューデータ変換時には、ビュー選択レジスタ２５はビ
ュー選択値０×０をピクセルデータ処理部２８に出力
し、バイト変換制御信号発生部２６は制御信号を発生し
てピクセルデータ処理部２８に出力する。
【００５８】バイト変換部２７のピクセルデータ処理部
２８は、前記ビュー選択値０×０及び制御信号により、
８ビット−１バイトのピクセルデータを９ビット−１バ
イトのピクセルデータに変換させるか、または、９ビッ
ト−１バイトのピクセルデータを８ビット−１バイトの
ピクセルデータに変換させる。
２８は、前記ビュー選択値０×０及び制御信号により、
８ビット−１バイトのピクセルデータを９ビット−１バ
イトのピクセルデータに変換させるか、または、９ビッ
ト−１バイトのピクセルデータを８ビット−１バイトの
ピクセルデータに変換させる。
【００５９】８ビット−１バイトのピクセルデータを９
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図７（Ａ）に示したよう
に、８ビット−１バイトのピクセルデータのビット
［７：０］を９ビット−１バイトのピクセルデータのビ
ット［７：０］にそのまま移動させ、９ビット−１バイ
トのピクセルデータのビット８には“０”または符号ビ
ット（Sign bit）を付加する。
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図７（Ａ）に示したよう
に、８ビット−１バイトのピクセルデータのビット
［７：０］を９ビット−１バイトのピクセルデータのビ
ット［７：０］にそのまま移動させ、９ビット−１バイ
トのピクセルデータのビット８には“０”または符号ビ
ット（Sign bit）を付加する。
【００６０】反対に、９ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのうちのビット８を除去した後、
９ビット−１バイトのピクセルデータのビット［７：
０］を８ビット−１バイトのピクセルデータのビット
［７：０］とする。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのうちのビット８を除去した後、
９ビット−１バイトのピクセルデータのビット［７：
０］を８ビット−１バイトのピクセルデータのビット
［７：０］とする。
【００６１】(2)１８ビットビューデータ変換 １８ビットビューデータ変換時には、図６に示したよう
に、ビュー選択レジスタ２５は１８ビットビューデータ
変換のためのビュー選択値０×１をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
に、ビュー選択レジスタ２５は１８ビットビューデータ
変換のためのビュー選択値０×１をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
【００６２】図７（Ｂ）に示したように、８ビット−１
バイトのピクセルデータを９ビット−１バイトのピクセ
ルデータに変換するときは、ピクセルデータ処理部２８
は、８ビット−１バイトのピクセルデータのビット［３
１：１８］の上位１４ビットを捨て、ビット［１７：
０］を９ビット−１バイトのピクセルデータのビット
［１７：０］とする。
バイトのピクセルデータを９ビット−１バイトのピクセ
ルデータに変換するときは、ピクセルデータ処理部２８
は、８ビット−１バイトのピクセルデータのビット［３
１：１８］の上位１４ビットを捨て、ビット［１７：
０］を９ビット−１バイトのピクセルデータのビット
［１７：０］とする。
【００６３】反対に、８ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［１７：０］を８ビット
−１バイトのピクセルデータのビット［１７：０］と
し、８ビット−１バイトのピクセルデータのビット［３
１：１８］として“０”を付加する。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［１７：０］を８ビット
−１バイトのピクセルデータのビット［１７：０］と
し、８ビット−１バイトのピクセルデータのビット［３
１：１８］として“０”を付加する。
【００６４】(3)１６ビットビューデータ変換 １６ビットビューデータ変換時には、図６に示したよう
に、ビュー選択レジスタ２５は８ビットビューデータ変
換のためのビュー選択値０×２をピクセルデータ処理部
２８に出力し、バイト変換制御信号発生部２６は制御信
号を発生してピクセルデータ処理部２８にする。
に、ビュー選択レジスタ２５は８ビットビューデータ変
換のためのビュー選択値０×２をピクセルデータ処理部
２８に出力し、バイト変換制御信号発生部２６は制御信
号を発生してピクセルデータ処理部２８にする。
【００６５】図８（Ａ）に示したように、８ビット−１
バイトのピクセルデータを９ビット−１バイトのピクセ
ルデータに変換するときは、ピクセルデータ処理部２８
は、８ビット−１バイトのピクセルデータのビット［１
５：０］を９ビット−１バイトのピクセルデータのビッ
ト［１５：０］にそのまま移動させ、９ビット−１バイ
トのピクセルデータのビット１６及びビット１７には
“０”または符号ビットを付加し、８ビット−１バイト
のピクセルデータのビット［３１：１６］を９ビット−
１バイトのピクセルデータのビット［３３：１８］に移
動させ、９ビット−１バイトのピクセルデータのビット
３４及びビット３５には“０”または符号ビットを付加
する。
バイトのピクセルデータを９ビット−１バイトのピクセ
ルデータに変換するときは、ピクセルデータ処理部２８
は、８ビット−１バイトのピクセルデータのビット［１
５：０］を９ビット−１バイトのピクセルデータのビッ
ト［１５：０］にそのまま移動させ、９ビット−１バイ
トのピクセルデータのビット１６及びビット１７には
“０”または符号ビットを付加し、８ビット−１バイト
のピクセルデータのビット［３１：１６］を９ビット−
１バイトのピクセルデータのビット［３３：１８］に移
動させ、９ビット−１バイトのピクセルデータのビット
３４及びビット３５には“０”または符号ビットを付加
する。
【００６６】反対に、９ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［１７：０］の上位２ビ
ット、即ち、ビット１７及びビット１６を除去し、９ビ
ット−１バイトのピクセルデータのビット［１５：０］
を８ビット−１バイトのピクセルデータのビット［１
５：０］とし、９ビット−１バイトのピクセルデータの
ビット［３５：１８］の上位２ビット、即ち、ビット３
４及びビット３５を除去し、９ビット−１バイトのピク
セルデータのビット［３３：１８］を８ビット−１バイ
トのピクセルデータのビット［３１：１６］とする。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［１７：０］の上位２ビ
ット、即ち、ビット１７及びビット１６を除去し、９ビ
ット−１バイトのピクセルデータのビット［１５：０］
を８ビット−１バイトのピクセルデータのビット［１
５：０］とし、９ビット−１バイトのピクセルデータの
ビット［３５：１８］の上位２ビット、即ち、ビット３
４及びビット３５を除去し、９ビット−１バイトのピク
セルデータのビット［３３：１８］を８ビット−１バイ
トのピクセルデータのビット［３１：１６］とする。
【００６７】(4)３２ビットビューデータ変換 ３２ビットビューデータ変換時には、図６に示したよう
に、ビュー選択レジスタ２５は、８ビットビューデータ
変換のためのビュー選択値０×３をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
に、ビュー選択レジスタ２５は、８ビットビューデータ
変換のためのビュー選択値０×３をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
【００６８】図８（Ｂ）に示したように、８ビット−１
バイトのピクセルデータを９ビット−１バイトのピクセ
ルデータに変換するときは、ピクセルデータ処理部２８
は、８ビット−１バイトのピクセルデータのビット［３
１：０］を９ビット−１バイトのピクセルデータのビッ
ト［３１：０］にそのまま移動させ、９ビット−１バイ
トのピクセルデータのビット３２〜ビット３５には
“０”または符号ビットを付加する。
バイトのピクセルデータを９ビット−１バイトのピクセ
ルデータに変換するときは、ピクセルデータ処理部２８
は、８ビット−１バイトのピクセルデータのビット［３
１：０］を９ビット−１バイトのピクセルデータのビッ
ト［３１：０］にそのまま移動させ、９ビット−１バイ
トのピクセルデータのビット３２〜ビット３５には
“０”または符号ビットを付加する。
【００６９】反対に、９ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［３５：０］の上位４ビ
ット、即ち、ビット３２〜３５を除去し、９ビット−１
バイトのピクセルデータのビット［３１：０］を８ビッ
ト−１バイトのピクセルデータのビット［３１：０］と
する。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［３５：０］の上位４ビ
ット、即ち、ビット３２〜３５を除去し、９ビット−１
バイトのピクセルデータのビット［３１：０］を８ビッ
ト−１バイトのピクセルデータのビット［３１：０］と
する。
【００７０】(5)５５５ＲＧＢビットビューデータ変換 ５５５ＲＧＢビットビューデータ変換時には、図６に示
したように、ビュー選択レジスタ２５は、５５５ＲＧＢ
ビットビューデータ変換のためのビュー選択値０×４を
ピクセルデータ処理部２８に出力し、バイト変換制御信
号発生部２６は制御信号を発生してピクセルデータ処理
部２８に出力する。
したように、ビュー選択レジスタ２５は、５５５ＲＧＢ
ビットビューデータ変換のためのビュー選択値０×４を
ピクセルデータ処理部２８に出力し、バイト変換制御信
号発生部２６は制御信号を発生してピクセルデータ処理
部２８に出力する。
【００７１】８ビット−１バイトを９ビット−１バイト
に変換するときは、ピクセルデータ処理部２８は、図９
（Ａ）に示したように、８ビット−１バイトのピクセル
データのビット［４：０］を９ビット−１バイトのピク
セルデータのビット［５：１］とし、９ビット−１バイ
トのピクセルデータのビット０には８ビット−１バイト
のピクセルデータのビット４を使用する。
に変換するときは、ピクセルデータ処理部２８は、図９
（Ａ）に示したように、８ビット−１バイトのピクセル
データのビット［４：０］を９ビット−１バイトのピク
セルデータのビット［５：１］とし、９ビット−１バイ
トのピクセルデータのビット０には８ビット−１バイト
のピクセルデータのビット４を使用する。
【００７２】そして、８ビット−１バイトのピクセルデ
ータのビット［９：５］を９ビット−１バイトのピクセ
ルデータのビット［１１：７］とし、９ビット−１バイ
トのピクセルデータのビット６には８ビット−１バイト
のピクセルデータのビット９を使用する。また、８ビッ
ト−１バイトのピクセルデータのビット［１４：１０］
を９ビット−１バイトのピクセルデータのビット［１
７：１３］とし、９ビット−１バイトのピクセルデータ
のビット１２には８ビット−１バイトのピクセルデータ
のビット１４を使用する。
ータのビット［９：５］を９ビット−１バイトのピクセ
ルデータのビット［１１：７］とし、９ビット−１バイ
トのピクセルデータのビット６には８ビット−１バイト
のピクセルデータのビット９を使用する。また、８ビッ
ト−１バイトのピクセルデータのビット［１４：１０］
を９ビット−１バイトのピクセルデータのビット［１
７：１３］とし、９ビット−１バイトのピクセルデータ
のビット１２には８ビット−１バイトのピクセルデータ
のビット１４を使用する。
【００７３】反対に、９ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［５：０］からビット０
を除去して８ビット−１バイトのピクセルデータのビッ
ト［４：０］とし、９ビット−１バイトのピクセルデー
タのビット［１１：６］からビット６を除去して８ビッ
ト−１バイトのピクセルデータのビット［９：５］と
し、する。また、９ビット−１バイトのピクセルデータ
のビット［１７：１２］からビット１２を除去して、８
ビット−１バイトのピクセルデータのビット［１５：１
０］とし、８ビット−１バイトのピクセルデータのビッ
ト１５には“０”を付加する。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［５：０］からビット０
を除去して８ビット−１バイトのピクセルデータのビッ
ト［４：０］とし、９ビット−１バイトのピクセルデー
タのビット［１１：６］からビット６を除去して８ビッ
ト−１バイトのピクセルデータのビット［９：５］と
し、する。また、９ビット−１バイトのピクセルデータ
のビット［１７：１２］からビット１２を除去して、８
ビット−１バイトのピクセルデータのビット［１５：１
０］とし、８ビット−１バイトのピクセルデータのビッ
ト１５には“０”を付加する。
【００７４】(6)５６５ＲＧＢビットビューデータ変換 ５６５ＲＧＢビットビューデータ変換時には、図６に示
したように、ビュー選択レジスタ２５は、８ビットビュ
ーデータ変換のためのビュー選択値０×５をピクセルデ
ータ処理部２８に出力し、バイト変換制御信号発生部２
６は制御信号を発生してピクセルデータ処理部２８に出
力する。
したように、ビュー選択レジスタ２５は、８ビットビュ
ーデータ変換のためのビュー選択値０×５をピクセルデ
ータ処理部２８に出力し、バイト変換制御信号発生部２
６は制御信号を発生してピクセルデータ処理部２８に出
力する。
【００７５】８ビット−１バイトのピクセルデータを９
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図９（Ｂ）に示したよう
に、８ビット−１バイトのピクセルデータのビット
［４：０］を９ビット−１バイトのピクセルデータのビ
ット［５：１］とし、９ビット−１バイトのピクセルデ
ータのビット０には８ビット−１バイトのピクセルデー
タのビット４を使用する。
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図９（Ｂ）に示したよう
に、８ビット−１バイトのピクセルデータのビット
［４：０］を９ビット−１バイトのピクセルデータのビ
ット［５：１］とし、９ビット−１バイトのピクセルデ
ータのビット０には８ビット−１バイトのピクセルデー
タのビット４を使用する。
【００７６】そして、８ビット−１バイトのピクセルデ
ータのビット［１０：５］を９ビット−１バイトのピク
セルデータのビット［１１：６］とし、８ビット−１バ
イトのピクセルデータのビット［１５：１１］を９ビッ
ト−１バイトのピクセルデータのビット［１７：１３］
とし、９ビット−１バイトのピクセルデータのビット１
２には８ビット−１バイトのピクセルデータのビット１
５を使用する。
ータのビット［１０：５］を９ビット−１バイトのピク
セルデータのビット［１１：６］とし、８ビット−１バ
イトのピクセルデータのビット［１５：１１］を９ビッ
ト−１バイトのピクセルデータのビット［１７：１３］
とし、９ビット−１バイトのピクセルデータのビット１
２には８ビット−１バイトのピクセルデータのビット１
５を使用する。
【００７７】反対に、９ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［５：０］からビット０
を除去して８ビット−１バイトのピクセルデータのビッ
ト［４：０］とし、９ビット−１バイトのピクセルデー
タのビット［１１：６］を８ビット−１バイトのピクセ
ルデータのビット［１０：５］とし、９ビット−１バイ
トのピクセルデータのビット［１７：１２］からビット
１２を除去して８ビット−１バイトのピクセルデータの
ビット［１５：１１］とする。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［５：０］からビット０
を除去して８ビット−１バイトのピクセルデータのビッ
ト［４：０］とし、９ビット−１バイトのピクセルデー
タのビット［１１：６］を８ビット−１バイトのピクセ
ルデータのビット［１０：５］とし、９ビット−１バイ
トのピクセルデータのビット［１７：１２］からビット
１２を除去して８ビット−１バイトのピクセルデータの
ビット［１５：１１］とする。
【００７８】(7)２４ビットビューデータ変換 ２４ビットビューデータ変換時には、図６に示したよう
に、ビュー選択レジスタ２５は、２４ビットビューデー
タ変換のためのビュー選択値０×６をピクセルデータ処
理部２８に出力し、バイト変換制御信号発生部２６は制
御信号を発生してピクセルデータ処理部２８に出力す
る。
に、ビュー選択レジスタ２５は、２４ビットビューデー
タ変換のためのビュー選択値０×６をピクセルデータ処
理部２８に出力し、バイト変換制御信号発生部２６は制
御信号を発生してピクセルデータ処理部２８に出力す
る。
【００７９】図１０（Ａ）に示したように、８ビット−
１バイトのピクセルデータを９ビット−１バイトのピク
セルデータに変換するときは、ピクセルデータ処理部２
８は、８ビット−１バイトのピクセルデータのバイト０
〜バイト２の下位２ビットをそれぞれ除去して、９ビッ
ト−１バイトのピクセルデータのビット［１７：０］と
する。
１バイトのピクセルデータを９ビット−１バイトのピク
セルデータに変換するときは、ピクセルデータ処理部２
８は、８ビット−１バイトのピクセルデータのバイト０
〜バイト２の下位２ビットをそれぞれ除去して、９ビッ
ト−１バイトのピクセルデータのビット［１７：０］と
する。
【００８０】反対に、９ビット−１バイトのピクセルデ
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［５：０］にビット５及
びビット４を重複して加算して８ビット−１バイトのピ
クセルデータのビット［７：０］とし、９ビット−１バ
イトのピクセルデータのビット［１１：６］にビット１
１及びビット１０を重複して加算して８ビット−１バイ
トのピクセルデータのビット［１５：８］とする。そし
て、９ビット−１バイトのピクセルデータのビット［１
７：１２］にビット１７及びビット１６を重複して加算
して８ビット−１バイトのピクセルデータのビット［２
３：１６］とし、８ビット−１バイトのピクセルデータ
のビット［３１：２４］には“０”を付加する。
ータを８ビット−１バイトのピクセルデータに変換する
ときは、ピクセルデータ処理部２８は、９ビット−１バ
イトのピクセルデータのビット［５：０］にビット５及
びビット４を重複して加算して８ビット−１バイトのピ
クセルデータのビット［７：０］とし、９ビット−１バ
イトのピクセルデータのビット［１１：６］にビット１
１及びビット１０を重複して加算して８ビット−１バイ
トのピクセルデータのビット［１５：８］とする。そし
て、９ビット−１バイトのピクセルデータのビット［１
７：１２］にビット１７及びビット１６を重複して加算
して８ビット−１バイトのピクセルデータのビット［２
３：１６］とし、８ビット−１バイトのピクセルデータ
のビット［３１：２４］には“０”を付加する。
【００８１】(8)１ＥＲビューデータ変換 １ＥＲビューデータ変換時には、図６に示したように、
ビュー選択レジスタ２５は、１ＥＲビットビューデータ
変換のためのビュー選択値０×７をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
ビュー選択レジスタ２５は、１ＥＲビットビューデータ
変換のためのビュー選択値０×７をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
【００８２】図１０（Ｂ）に示したように、８ビット−
１バイトのピクセルデータを９ビット−１バイトのピク
セルデータに変換するときは、８ビット−１バイトのピ
クセルデータのビット［７：０］を逆転（Reverse）さ
せて９ビット−１バイトのピクセルデータのビット
［７：０］とし、９ビット−１バイトのピクセルデータ
のビット８には“０”を付加する。同様にして、８ビッ
ト−１バイトのピクセルデータのビット［１５：８］，
［２３：１６］，［３１：２４］を逆転（Reverse）さ
せて９ビット−１バイトのピクセルデータのビット［１
６：９］，［２５：１８］，［３４：２７］とし、９ビ
ット−１バイトのピクセルデータのビット１７，ビット
２６及び美と３５には“０”を付加する。
１バイトのピクセルデータを９ビット−１バイトのピク
セルデータに変換するときは、８ビット−１バイトのピ
クセルデータのビット［７：０］を逆転（Reverse）さ
せて９ビット−１バイトのピクセルデータのビット
［７：０］とし、９ビット−１バイトのピクセルデータ
のビット８には“０”を付加する。同様にして、８ビッ
ト−１バイトのピクセルデータのビット［１５：８］，
［２３：１６］，［３１：２４］を逆転（Reverse）さ
せて９ビット−１バイトのピクセルデータのビット［１
６：９］，［２５：１８］，［３４：２７］とし、９ビ
ット−１バイトのピクセルデータのビット１７，ビット
２６及び美と３５には“０”を付加する。
【００８３】尚、９ビット−１バイトのピクセルデータ
を８ビット−１バイトのピクセルデータに変換する動作
は遂行されない。 (9)２ＥＲビューデータ変換 ２ＥＲビューデータ変換時には、図６に示したように、
ビュー選択レジスタ２５は、２ＥＲビットビューデータ
変換のためのビュー選択値０×８をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
を８ビット−１バイトのピクセルデータに変換する動作
は遂行されない。 (9)２ＥＲビューデータ変換 ２ＥＲビューデータ変換時には、図６に示したように、
ビュー選択レジスタ２５は、２ＥＲビットビューデータ
変換のためのビュー選択値０×８をピクセルデータ処理
部２８に出力し、バイト変換制御信号発生部２６は制御
信号を発生してピクセルデータ処理部２８に出力する。
【００８４】８ビット−１バイトのピクセルデータを９
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図１１に示したように、
８ビット−１バイトのピクセルデータのビット［３：
０］を逆転（Reverse）させて各ビットを複製して９ビ
ット−１バイトのピクセルデータの各２ビットとし、バ
イトの最上位ビット（Most Significant Bit）には
“０”を付加し、８ビット−１バイトのピクセルデータ
のビット［７：４］を逆転（Reverse）させて各ビット
を複製して９ビット−１バイトのピクセルデータの各２
ビットとし、バイトの最上位ビット（Most Significant
Bit）には“０”を付加する。
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図１１に示したように、
８ビット−１バイトのピクセルデータのビット［３：
０］を逆転（Reverse）させて各ビットを複製して９ビ
ット−１バイトのピクセルデータの各２ビットとし、バ
イトの最上位ビット（Most Significant Bit）には
“０”を付加し、８ビット−１バイトのピクセルデータ
のビット［７：４］を逆転（Reverse）させて各ビット
を複製して９ビット−１バイトのピクセルデータの各２
ビットとし、バイトの最上位ビット（Most Significant
Bit）には“０”を付加する。
【００８５】尚、９ビット−１バイトのピクセルデータ
を８ビット−１バイトのピクセルデータに変換する動作
は遂行されない。 (10)３ＥＲビューデータ変換 ３ＥＲビューデータ変換時には、図６に示したように、
ビュー選択レジスタ２５は、８ビットビューデータ変換
のためのビュー選択値０×９をピクセルデータ処理部２
８に出力し、バイト変換制御信号発生部２６は制御信号
を発生してピクセルデータ処理部２８に出力する。
を８ビット−１バイトのピクセルデータに変換する動作
は遂行されない。 (10)３ＥＲビューデータ変換 ３ＥＲビューデータ変換時には、図６に示したように、
ビュー選択レジスタ２５は、８ビットビューデータ変換
のためのビュー選択値０×９をピクセルデータ処理部２
８に出力し、バイト変換制御信号発生部２６は制御信号
を発生してピクセルデータ処理部２８に出力する。
【００８６】８ビット−１バイトのピクセルデータを９
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図１２に示したように、
８ビット−１バイトのピクセルデータのビット［７：
０］を逆転（Reverse）させてそれぞれのビットを２回
複製して９ビット−１バイトのピクセルデータのバイト
０〜バイト２の各ビット［７：０］とし、また、８ビッ
ト−１バイトのピクセルデータのビット［３１：２４］
を逆転させてそれぞれのビットを２回複製して９ビット
−１バイトのピクセルデータのバイト３〜バイト５の各
ビット［７：０］とし、バイト０〜バイト５の最上位ビ
ット（Most Significant Bit）には“０”を付加する。
そして、９ビット−１バイトのピクセルデータのバイト
６及びバイト７には“０”を付加する。
ビット−１バイトのピクセルデータに変換するときは、
ピクセルデータ処理部２８は、図１２に示したように、
８ビット−１バイトのピクセルデータのビット［７：
０］を逆転（Reverse）させてそれぞれのビットを２回
複製して９ビット−１バイトのピクセルデータのバイト
０〜バイト２の各ビット［７：０］とし、また、８ビッ
ト−１バイトのピクセルデータのビット［３１：２４］
を逆転させてそれぞれのビットを２回複製して９ビット
−１バイトのピクセルデータのバイト３〜バイト５の各
ビット［７：０］とし、バイト０〜バイト５の最上位ビ
ット（Most Significant Bit）には“０”を付加する。
そして、９ビット−１バイトのピクセルデータのバイト
６及びバイト７には“０”を付加する。
【００８７】尚、９ビット−１バイトのピクセルデータ
を８ビット−１バイトのピクセルデータに変換する動作
は遂行されない。以上のように、選択されたビュー選択
値によって、バイト変換／ビュー選択制御器７は、ＦＩ
ＦＯメモリ６に記憶された８ビット−１バイトのピクセ
ルデータを９ビット−１バイトのピクセルデータに変換
するか、または、ＳＲＡＭ８に記憶された９ビット−１
バイトのピクセルデータを８ビット−１バイトのピクセ
ルデータに変換する。
を８ビット−１バイトのピクセルデータに変換する動作
は遂行されない。以上のように、選択されたビュー選択
値によって、バイト変換／ビュー選択制御器７は、ＦＩ
ＦＯメモリ６に記憶された８ビット−１バイトのピクセ
ルデータを９ビット−１バイトのピクセルデータに変換
するか、または、ＳＲＡＭ８に記憶された９ビット−１
バイトのピクセルデータを８ビット−１バイトのピクセ
ルデータに変換する。
【００８８】ＲＡＣ９は、前記ＳＲＡＭ８に記憶された
ピクセルデータをＲＤＲＡＭ１０に記憶するか、また
は、ＲＤＲＡＭ１０に記憶されたピクセルデータをディ
スプレー制御器１１に出力する。ディスプレー制御器１
１の制御により、出力されたピクセルデータはディスプ
レーバス１２を介してＲＡＭＤＡＣ１３に入力され、該
ＲＡＭＤＡＣ１３はディジタルピクセルデータをＲ、
Ｇ、Ｂのアナログ信号に変換してディスプレー装置（未
図示）に出力する。
ピクセルデータをＲＤＲＡＭ１０に記憶するか、また
は、ＲＤＲＡＭ１０に記憶されたピクセルデータをディ
スプレー制御器１１に出力する。ディスプレー制御器１
１の制御により、出力されたピクセルデータはディスプ
レーバス１２を介してＲＡＭＤＡＣ１３に入力され、該
ＲＡＭＤＡＣ１３はディジタルピクセルデータをＲ、
Ｇ、Ｂのアナログ信号に変換してディスプレー装置（未
図示）に出力する。
【００８９】
【発明の効果】以上説明したように、本発明に係るフレ
ームバッファのインタフェース制御装置においては、バ
イトの定義及びＢｕｓ−Ｅｎｄｉａｎが異なるシステム
において、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ−Ｅｎ
ｄｉａｎ間のピクセルデータ変換、または、システムデ
ータと使用者データ間のデータ変換を行うと同時に、８
ビット−１バイトのピクセルデータと９ビット−１バイ
トのピクセルデータ間のピクセルデータ変換を効率的に
行い得るという効果がある。
ームバッファのインタフェース制御装置においては、バ
イトの定義及びＢｕｓ−Ｅｎｄｉａｎが異なるシステム
において、Ｂｉｇ−ＥｎｄｉａｎとＬｉｔｔｌｅ−Ｅｎ
ｄｉａｎ間のピクセルデータ変換、または、システムデ
ータと使用者データ間のデータ変換を行うと同時に、８
ビット−１バイトのピクセルデータと９ビット−１バイ
トのピクセルデータ間のピクセルデータ変換を効率的に
行い得るという効果がある。
【図１】本発明に係るフレームバッファのインタフェー
ス制御装置の一実施形態を示したブロック図である。
ス制御装置の一実施形態を示したブロック図である。
【図２】図１のバイトスワッピング／サンプリング制御
器を示したブロック図である。
器を示したブロック図である。
【図３】図１のバイト変換／ビュー選択制御器を示した
ブロック図である。
ブロック図である。
【図４】図２の選択値記憶レジスタに記憶された選択値
を示す表である。
を示す表である。
【図５】図２のデータ変換部から行われるバイトスワッ
ピング及びバイトサンプリングを説明するための図であ
る。
ピング及びバイトサンプリングを説明するための図であ
る。
【図６】図３のビュー選択レジスタに記憶されたビュー
選択値を示す表である。
選択値を示す表である。
【図７】図３のバイト変換部から行われる８ビットビュ
ーデータ変換及び１８ビットビューデータ変換を説明す
るための図である。
ーデータ変換及び１８ビットビューデータ変換を説明す
るための図である。
【図８】１６ビットビューデータ変換及び３２ビットビ
ューデータ変換を説明するための図である。
ューデータ変換を説明するための図である。
【図９】５５５ＲＧＢビットビューデータ変換及び５６
５ＲＧＢビットビューデータ変換を説明するための図で
ある。
５ＲＧＢビットビューデータ変換を説明するための図で
ある。
【図１０】２４ビットビューデータ変換及び１ＥＲビッ
トビューデータ変換を説明するための図である。
トビューデータ変換を説明するための図である。
【図１１】２ＥＲビットビューデータ変換を説明するた
めの図である。
めの図である。
【図１２】３ＥＲビットビューデータ変換を説明するた
めの図である。
めの図である。
【図１３】従来のフレームバッファのインタフェース制
御装置を示したブロック図である。
御装置を示したブロック図である。
【図１４】図１３のブリッジ／グラフィックコントロー
ラを示した回路図である。
ラを示した回路図である。
【図１５】図１４の入力／出力バイトスワップマルチプ
レクサのスワッピング動作を示した図である。
レクサのスワッピング動作を示した図である。
【図１６】図１４のフレームバッファ入力／出力マルチ
プレクサのピクセルデータの再配列動作を示した図であ
る。
プレクサのピクセルデータの再配列動作を示した図であ
る。
５：バイトスワッピング／サンプリング制御器 ６：ＦＩＦＯメモリ ７：バイト変換／ビュー選択制御器 ８：ＳＲＡＭ ９：ＲＡＣ １０：ＲＤＲＡＭ １１：ディスプレー制御器 １３：ＲＡＭＤＡＣ １４：スワッピング／サンプリング制御部 １５：選択値記憶レジスタ １６：スワッピング／サンプリング判断レジスタ １７：Ｂｕｓ−Ｅｎｄｉａｎデータ変換部 １８：バイト選択部 ２４：バイト変換／ビュー選択制御部 ２５：ビュー選択レジスタ ２６：バイト変換制御信号発生部 ２７：バイト変換部 ２８：ピクセルデータ処理部
Claims (3)
- 【請求項１】８ビット−１バイトのピクセルデータを伝
送するＰＣＩホストバスと９ビット−１バイトのピクセ
ルデータを記憶するランバスＤＲＡＭ間のＢｕｓ−Ｅｎ
ｄｉａｎが相異なピクセルデータの伝送を制御するフレ
ームバッファのインタフェース制御装置であって、 前記ＰＣＩホストバスとＦＩＦＯメモリ間に接続され、
前記ＰＣＩホストバスに伝送されるＢｉｇ−Ｅｎｄｉａ
ｎデータと前記ＦＩＦＯメモリに記憶するＬｉｔｔｌｅ
−Ｅｎｄｉａｎデータ間のデータ変換及び前記ＰＣＩホ
ストバスに伝送されるシステムデータと前記ＦＩＦＯに
記憶される使用者データ間のデータ変換のいずれかを行
うバイトスワッピング／サンプリング制御器と、 前記ＦＩＦＯメモリとＳＲＡＭ間に接続され、選択され
たビュー選択値によって、前記ＦＩＦＯメモリに記憶さ
れた８ビット−１バイトのピクセルデータの９ビット−
１バイトのピクセルデータへの変換及び前記ＳＲＡＭに
記憶された９ビット−１バイトのピクセルデータの８ビ
ット−１バイトのピクセルデータへの変換のいずれかを
行うバイト変換／ビュー選択制御器と、 前記ＳＲＡＭから出力されたピクセルデータを前記ラン
バスＤＲＡＭに記憶させ、該ランバスＤＲＡＭに記憶さ
れたピクセルデータを外部に出力するランバス制御器
と、を備えて構成されたことを特徴とするフレームバッ
ファのインタフェース制御装置。 - 【請求項２】前記バイトスワッピング／サンプリング制
御器は、 ピクセルデータの変換に必要な選択値を複数記憶する選
択値記憶レジスタと、ピクセルデータのスワッピング処
理及びサンプリング処理のうちのいずれを行うかを制御
する制御信号を出力するスワッピング／サンプリング判
断レジスタと、からなるスワッピング／サンプリング制
御部と、 ピクセルデータのスワッピング処理及びサンプリング処
理を行うバイト選択部を含み、前記スワッピング／サン
プリング制御部から出力された制御信号及び選択値によ
って、スワッピング処理時にはＢｉｇ−Ｅｎｄｉａｎデ
ータとＬｉｔｔｌｅ−Ｅｎｄｉａｎデータ間のデータ変
換を行い、サンプリング処理時にはシステムデータと使
用者データ間のデータ変換を行うＢｕｓ−Ｅｎｄｉａｎ
データ変換部と、を備えて構成されたことを特徴とする
請求項１に記載のフレームバッファのインタフェース制
御装置。 - 【請求項３】前記バイト変換／ビュー選択制御器は、 複数のビュー選択値を記憶するビュー選択レジスタと、
８ビット−１バイトのピクセルデータと９ビット−１バ
イトのピクセルデータ間のバイト変換を行うための制御
信号を出力するバイト変換制御信号発生部と、からなる
バイト変換／ビュー選択制御部と、 ８ビット−１バイトのピクセルデータと９ビット−１バ
イトのピクセルデータ間のバイト変換を行うピクセルデ
ータ処理部を含み、前記バイト変換／ビュー選択制御部
から出力された制御信号及びビュー選択値によって、前
記ＦＩＦＯメモリに記憶する８ビット−１バイトのピク
セルデータを９ビット−１バイトのピクセルデータにバ
イト変換して出力し、前記ＳＲＡＭに記憶する９ビット
−１バイトのピクセルデータを８ビット−１バイトのピ
クセルデータにバイト変換して出力するバイト変換部
と、を備えて構成されたことを特徴とする請求項１又は
請求項２に記載のフレームバッファのインタフェース制
御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055125A KR100283412B1 (ko) | 1998-12-15 | 1998-12-15 | 프레임버퍼의 인터페이스 제어장치 |
| KR55125/1998 | 1998-12-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000235377A true JP2000235377A (ja) | 2000-08-29 |
Family
ID=19562939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11354259A Pending JP2000235377A (ja) | 1998-12-15 | 1999-12-14 | フレームバッファのインタフェース制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6424347B1 (ja) |
| JP (1) | JP2000235377A (ja) |
| KR (1) | KR100283412B1 (ja) |
| DE (1) | DE19922901A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428214C (zh) * | 2003-03-19 | 2008-10-22 | 松下电器产业株式会社 | 字节序不同的处理器间共享数据的数据共享装置和处理器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711636B1 (en) * | 1999-09-29 | 2004-03-23 | Silicon Graphics, Inc. | Transfer attribute encoding within an address on a bus |
| US6557060B1 (en) * | 2000-04-25 | 2003-04-29 | Intel Corporation | Data transfer in host expansion bridge |
| JP2002032212A (ja) * | 2000-07-14 | 2002-01-31 | Toshiba Corp | コンピュータシステムおよびヘッドセット型表示装置 |
| TW557527B (en) | 2001-03-26 | 2003-10-11 | Schlumberger Technologies Inc | Method and apparatus for calibration of integrated circuit tester timing |
| KR20030050462A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전기주식회사 | 어드레싱 방식이 다른 두 중앙처리장치간 데이터 전송 방법 |
| US20040221274A1 (en) * | 2003-05-02 | 2004-11-04 | Bross Kevin W. | Source-transparent endian translation |
| EP1489592A1 (en) * | 2003-06-19 | 2004-12-22 | Texas Instruments Incorporated | Accessing video memory in programming language representation |
| KR100574973B1 (ko) * | 2004-02-20 | 2006-05-02 | 삼성전자주식회사 | 서로 다른 엔디안 포멧들사이에서 데이터를 변환하기 위한장치와 방법, 그리고 상기 장치를 구비하는 시스템 |
| US7174412B2 (en) * | 2004-08-19 | 2007-02-06 | Genesys Logic, Inc. | Method and device for adjusting lane ordering of peripheral component interconnect express |
| JP4437464B2 (ja) | 2005-06-01 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置及びデータ処理システム |
| US7515158B2 (en) * | 2005-06-22 | 2009-04-07 | Etron Technology, Inc. | Modularly configurable memory system for LCD TV system |
| KR100618050B1 (ko) * | 2005-08-01 | 2006-08-29 | 삼성전자주식회사 | 액정 디스플레이 장치의 드라이버 및 그 구동 방법 |
| US20070226469A1 (en) * | 2006-03-06 | 2007-09-27 | James Wilson | Permutable address processor and method |
| CN101938311B (zh) * | 2009-07-02 | 2013-11-06 | 中兴通讯股份有限公司 | 一种光纤通道业务中数据压缩或解压缩的方法及装置 |
| KR102833854B1 (ko) | 2019-01-07 | 2025-07-14 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 |
| KR102165928B1 (ko) * | 2019-12-04 | 2020-10-14 | 서울대학교 산학협력단 | 전자 장치, 전자 장치의 컴파일링 방법 및 전자 장치의 동작 방법 |
| KR102896708B1 (ko) | 2020-05-19 | 2025-12-04 | 삼성전자 주식회사 | 상이한 엔디언 포맷에 따른 데이터 변환을 위한 인터페이스 회로를 갖는 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928349A (en) * | 1995-02-24 | 1999-07-27 | International Business Machines Corporation | Mixed-endian computing environment for a conventional bi-endian computer system |
| US5793996A (en) * | 1995-05-03 | 1998-08-11 | Apple Computer, Inc. | Bridge for interconnecting a computer system bus, an expansion bus and a video frame buffer |
| US5640545A (en) | 1995-05-03 | 1997-06-17 | Apple Computer, Inc. | Frame buffer interface logic for conversion of pixel data in response to data format and bus endian-ness |
| US5828853A (en) * | 1995-05-08 | 1998-10-27 | Apple Computer, Inc. | Method and apparatus for interfacing two systems operating in potentially differing Endian modes |
-
1998
- 1998-12-15 KR KR1019980055125A patent/KR100283412B1/ko not_active Expired - Fee Related
-
1999
- 1999-04-13 US US09/290,611 patent/US6424347B1/en not_active Expired - Lifetime
- 1999-05-19 DE DE19922901A patent/DE19922901A1/de not_active Withdrawn
- 1999-12-14 JP JP11354259A patent/JP2000235377A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428214C (zh) * | 2003-03-19 | 2008-10-22 | 松下电器产业株式会社 | 字节序不同的处理器间共享数据的数据共享装置和处理器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19922901A1 (de) | 2000-06-21 |
| US6424347B1 (en) | 2002-07-23 |
| KR100283412B1 (ko) | 2001-03-02 |
| KR20000039713A (ko) | 2000-07-05 |
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