JP2000235516A

JP2000235516A - 演算機能付きメモリシステム及びそれに用いるメモリ制御方法並びにその制御プログラムを記録した記録媒体

Info

Publication number: JP2000235516A
Application number: JP11037982A
Authority: JP
Inventors: Koji Tomioka; 耕治富岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-08-29

Abstract

(57)【要約】【課題】プロセッサの性能劣化を招くことなく、主記
憶上の多量のデータを高速に処理可能な演算機能付きメ
モリシステムを提供する。【解決手段】命令デコーダ５３によって解読された命
令は制御回路５４へ送られ、必要に応じて演算装置６の
制御が行われる。演算装置６はシステムバス制御回路５
１やメモリ素子制御回路５２からのデータを受取って制
御回路５４の指示に応じて演算を行い、その演算結果を
メモリ素子制御回路５２へ渡す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算機能付きメモリ
システム及びそれに用いるメモリ制御方法並びにその制
御プログラムを記録した記録媒体に関し、特にキャッシ
ュと階層構造メモリ構成のメインメモリとを有するメモ
リシステムに関する。

【０００２】

【従来の技術】従来、階層構造メモリ構成においては、
システム全体の性能向上のために、プロセッサの近くに
高速・低容量のキャッシュを置き、主記憶としては低速
・大容量のメモリを置くように構成されている。

【０００３】上記のようなシステムではプロセッサと主
記憶とがシステムバス上に接続されており、プロセッサ
からの命令（コマンド）にしたがって主記憶からのデー
タに対して演算を行う場合、主記憶からのデータ全て持
っていき、プロセッサが主記憶からのデータで演算を行
った後に、その結果を主記憶へ書戻している。

【０００４】このような階層構造メモリ構成では一般的
にプロセッサの速度向上及びキャッシュのヒット率を高
める工夫をすることで性能向上を推進してきたが、近
年、プロセッサの速度向上に比べて主記憶の速度向上が
追いつかなくなってきたため、相対的に主記憶へのアク
セスを行うと性能劣化を招くという結果が顕著になって
きている。

【０００５】この性能劣化を防ぐために、大容量のデー
タを扱う画像処理の分野では、特開平８−３０５６２５
号公報に開示されているように、３次元グラフィックス
におけるテクスチャマッピングの処理を高速化するため
に、半導体メモリ内に演算処理機能を設ける方法が提案
されている。

【０００６】この公報記載の技術では、一般的に整数座
標をとらない原画像の小数成分を含む小数アドレスをそ
のままメモリのアドレスとして与え、半導体メモリの内
部に、整数アドレスに対応するデータを保持するメモリ
セルと、メモリセルから読出した小数アドレス中の整数
成分に対応するデータと小数成分に基づいて補間演算を
行う演算回路とを設けている。

【０００７】

【発明が解決しようとする課題】上述した従来のメモリ
システムでは、階層構造メモリ構成の場合、プロセッサ
の速度向上に比べて主記憶の速度向上が追いつかなくな
ってきたため、相対的に主記憶へのアクセスを行うと性
能劣化を招いてしまうという問題がある。

【０００８】この主記憶へのアクセスにおける性能劣化
は、画像処理の分野において、上記の公報記載の技術を
用いることで防ぐことが可能であるが、主記憶から読出
したデータに対して繰り返し演算を行うようなベクトル
演算や科学計算を多用する分野に用いることはできず、
ベクトル演算や科学計算を多用する分野では主記憶への
アクセスで性能劣化を招いてしまうこととなる。

【０００９】また、マルチメディア処理等のために、扱
うデータ量が急激に増大してキャッシュ容量の拡大が追
いつかなくなり、前にもまして主記憶へのアクセスをよ
り高速に行うことが要求されている。

【００１０】そこで、本発明の目的は上記の問題点を解
消し、プロセッサの性能劣化を招くことなく、主記憶上
の多量のデータを高速に処理することができる演算機能
付きメモリシステムを提供することにある。

【００１１】

【課題を解決するための手段】本発明による演算機能付
きメモリシステムは、主記憶と前記主記憶へのアクセス
を制御するメモリ制御装置とからなる演算機能付きメモ
リシステムであって、中央処理装置からの指示内容に応
じて前記主記憶から読出したデータの演算を行う演算手
段を前記メモリ制御装置内部に備えている。

【００１２】本発明による他の演算機能付きメモリシス
テムは、共通のシステムバス上に複数の中央処理装置が
接続されたマルチプロセッサシステムにおいて、主記憶
と前記主記憶を前記システムバスに接続しかつ前記主記
憶へのアクセスを制御するメモリ制御装置とからなる演
算機能付きメモリシステムであって、前記中央処理装置
からの指示内容に応じて前記主記憶から読出したデータ
の演算を行う演算手段を前記メモリ制御装置内部に備え
ている。

【００１３】本発明による別の演算機能付きメモリシス
テムは、複数の中央処理装置が各々対応するシステムバ
スに接続されたマルチプロセッサシステムにおいて、複
数の主記憶と前記複数の主記憶を各々対応するシステム
バスに接続しかつ前記複数の主記憶各々へのアクセスを
制御する複数のメモリ制御装置とからなる演算機能付き
メモリシステムであって、前記中央処理装置からの指示
内容に応じて前記主記憶から読出したデータの演算を行
う演算手段を前記複数のメモリ制御装置各々に備えてい
る。

【００１４】本発明によるメモリ制御方法は、主記憶と
前記主記憶へのアクセスを制御するメモリ制御装置とか
らなる演算機能付きメモリシステムのメモリ制御方法で
あって、中央処理装置からの指示内容に応じて前記主記
憶から読出したデータの演算を行うステップを前記メモ
リ制御装置に備えている。

【００１５】本発明による他のメモリ制御方法は、共通
のシステムバス上に複数の中央処理装置が接続されたマ
ルチプロセッサシステムにおいて、主記憶と前記主記憶
を前記システムバスに接続しかつ前記主記憶へのアクセ
スを制御するメモリ制御装置とからなる演算機能付きメ
モリシステムのメモリ制御方法であって、前記中央処理
装置からの指示内容に応じて前記主記憶から読出したデ
ータの演算を行うステップを前記メモリ制御装置に備え
ている。

【００１６】本発明による別のメモリ制御方法は、複数
の中央処理装置が各々対応するシステムバスに接続され
たマルチプロセッサシステムにおいて、複数の主記憶と
前記複数の主記憶を各々対応するシステムバスに接続し
かつ前記複数の主記憶各々へのアクセスを制御する複数
のメモリ制御装置とからなる演算機能付きメモリシステ
ムのメモリ制御方法であって、前記中央処理装置からの
指示内容に応じて前記主記憶から読出したデータの演算
を行うステップを前記複数のメモリ制御装置各々に備え
ている。

【００１７】本発明によるメモリ制御プログラムを記録
した記録媒体は、主記憶と前記主記憶へのアクセスを制
御するメモリ制御装置とからなる演算機能付きメモリシ
ステムにおいて前記メモリ制御装置に前記主記憶へのア
クセスを制御させるためのメモリ制御プログラムを記録
した記録媒体であって、前記メモリ制御プログラムは前
記メモリ制御装置に、中央処理装置からの指示内容に応
じて前記主記憶から読出したデータの演算を行わせてい
る。

【００１８】本発明による他のメモリ制御プログラムを
記録した記録媒体は、共通のシステムバス上に複数の中
央処理装置が接続されたマルチプロセッサシステムにお
いて、主記憶と前記主記憶を前記システムバスに接続し
かつ前記主記憶へのアクセスを制御するメモリ制御装置
とからなる演算機能付きメモリシステムで前記メモリ制
御装置に前記主記憶へのアクセスを制御させるためのメ
モリ制御プログラムを記録した記録媒体であって、前記
メモリ制御プログラムは前記メモリ制御装置に、前記中
央処理装置からの指示内容に応じて前記主記憶から読出
したデータの演算を行わせている。

【００１９】本発明による別のメモリ制御プログラムを
記録した記録媒体は、複数の中央処理装置が各々対応す
るシステムバスに接続されたマルチプロセッサシステム
において、複数の主記憶と前記複数の主記憶を各々対応
するシステムバスに接続しかつ前記複数の主記憶各々へ
のアクセスを制御する複数のメモリ制御装置とからなる
演算機能付きメモリシステムで前記メモリ制御装置に前
記主記憶へのアクセスを制御させるためのメモリ制御プ
ログラムを記録した記録媒体であって、前記メモリ制御
プログラムは前記複数のメモリ制御装置各々に、前記中
央処理装置からの指示内容に応じて前記主記憶から読出
したデータの演算を行わせている。

【００２０】すなわち、本発明の演算機能付メモリシス
テムでは、一般的な情報処理装置におけるメモリシステ
ムにおいて、メモリ制御装置内部に比較的単純な命令の
演算機能を設けている。

【００２１】より具体的に、本発明の演算機能付きメモ
リシステムでは、共通のシステムバス上に複数のプロセ
ッサが接続されたマルチプロセッサシステムにおいて、
そのシステムバスと主記憶とを接続するメモリ制御装置
内部に演算装置を設けている。

【００２２】この演算装置はデータコピーや論理演算、
加減乗算等の比較的単純な演算機能を持ち、プロセッサ
からの命令（コマンド）にしたがって主記憶からのデー
タに対して演算を行い、その結果をシステムバスに出力
することなく、主記憶へ書戻すという動作を実行してい
る。

【００２３】よって、従来のシステムのようにプロセッ
サに全データを持っていった後に結果を主記憶へ書戻す
という方式に比べて、プロセッサやバスの負荷を減らす
ことが可能になるとともに、メモリ転送時間を省略する
ことが可能となり、大量のデータに対して高速な演算が
可能になる。

【００２４】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
演算機能付メモリシステムを用いた情報処理装置の構成
を示すブロック図である。図において、本発明の一実施
例による情報処理装置は複数のプロセッサ１，２と、そ
れらに対応する複数のキャッシュメモリ３，４と、メモ
リ制御装置５と、メモリ素子（主記憶）７と、入出力制
御装置８と、入出力装置９とから構成されている。

【００２５】複数のプロセッサ１，２とメモリ制御装置
５と入出力制御装置８とはそれぞれシステムバス１００
を介して相互に接続されている。複数のプロセッサ１，
２にはそれぞれ高速かつ小容量のキャッシュメモリ３，
４が接続されている。

【００２６】メモリ制御装置５はキャッシュメモリ３，
４に比べると比較的低速だが、大容量のメモリ素子７を
制御し、システムバス１００からの指示にしたがってメ
モリ素子７中に格納された情報の読み書きを行い、必要
に応じてシステムバス１００にデータを出力する。

【００２７】また、メモリ制御装置５内には比較的単純
な演算を行う演算装置６が格納されており、これもシス
テムバス１００からの指示にしたがってメモリ素子７中
に格納された情報に対して演算を行い、その演算結果を
再度メモリ素子７へ書戻すという処理動作を行う。

【００２８】入出力制御装置８は入出力装置９の制御を
行っており、入出力動作に対してのプロセッサ１，２の
負荷を低減するために、入出力装置９とメモリ制御装置
５との直接データ転送（ＤＭＡ：ＤｉｒｅｃｔＭｅｍ
ｏｒｙＡｃｃｅｓｓ）の制御も行っている。

【００２９】図２は図１のメモリ制御装置５の構成を示
すブロック図である。図において、メモリ制御装置５は
システムバス１００とのインタフェースを制御するシス
テムバス制御回路５１と、メモリ素子７の制御を行うメ
モリ素子制御回路５２と、システムバス１００からの指
示を解読するための命令デコーダ５３と、各回路を制御
する制御回路５４と、上述した演算装置６とから構成さ
れている。

【００３０】命令デコーダ５３によって解読された命令
は制御回路５４へ送られ、必要に応じて演算装置６の制
御が行われる。演算装置６はシステムバス制御回路５１
やメモリ素子制御回路５２からのデータを受取って制御
回路５４の指示に応じて演算を行い、その演算結果をメ
モリ素子制御回路５２へ渡すという動作を行う。

【００３１】図３は図２の制御回路５４の処理動作を示
すフローチャートである。これら図１〜図３を参照して
メモリ制御装置５内の制御回路５４の処理動作について
説明する。尚、図３に示す処理動作は制御回路５４が図
示せぬ制御メモリのプログラムを実行することで実現さ
れ、制御メモリとしてはＲＯＭ（リードオンリメモリ）
やＩＣ（集積回路）メモリ等が使用可能である。

【００３２】まず、データコピーの場合、すなわち読出
しアドレスが１アドレス、書込みアドレスが１アドレス
の場合の動作について説明する。読出し対象のアドレス
が１個の動作であるので、プロセッサ１からの読出しア
ドレスの指定は１個となり、通常の読出しコマンドと同
様のコマンドがメモリ制御装置５へシステムバス１００
を通して送られる。

【００３３】このコマンドはメモリ素子７からのデータ
読出しを指示するが、読出されたデータはシステムバス
１００へは送出されず、メモリ制御装置５内にある演算
装置６に送られる。すなわち、この読出しコマンドは命
令デコーダ５３によって解読され、制御回路５４に送ら
れる。

【００３４】制御回路５４はプロセッサ１からのコマン
ドが入力されると（図３ステップＳ１）、そのコマンド
がメモリ素子７からのデータ読出しであれば（図３ステ
ップＳ２）、メモリ素子制御回路５２を介してメモリ素
子７から読出したデータを、システムバス制御回路５１
を介してシステムバス１００上に送信する（図３ステッ
プＳ３）。

【００３５】また、制御回路５４はプロセッサ１からの
コマンドがメモリ素子７へのデータ書込みであれば（図
３ステップＳ４）、システムバス制御回路５１を介して
システムバス１００上から受取ったデータを、メモリ素
子制御回路５２を介してメモリ素子７に書込む（図３ス
テップＳ５）。

【００３６】さらに、制御回路５４はプロセッサ１から
のコマンドが演算装置６を用いた処理を示すコマンド
（この場合はデータコピーのコマンド）であれば（図３
ステップＳ６）、システムバス制御回路５１とメモリ素
子制御回路５２と演算装置６とに対してそれぞれ指示を
行い、メモリ素子７からの読出しデータに対して演算を
行って再びメモリ素子７に書戻すという処理動作を行う
（図３ステップＳ７〜Ｓ１１）。

【００３７】すなわち、メモリ素子７からの読出しデー
タがメモリ素子制御回路５２からシステムバス制御回路
５１へと送られるが、制御回路５４はデータコピーであ
ることを認識し、システムバス制御回路５１及び演算装
置６に対して指示を行い、システムバス制御回路５１は
システムバス１００へのデータ送信を抑止し、代わりに
演算装置６がそのデータを格納する。

【００３８】演算装置６は制御回路５４の指示にしたが
って演算を行うが、データコピーの場合には単純に入力
されたデータをそのまま出力するだけなので、入力され
たデータをそのまま出力することとなる。

【００３９】次に、書込みアドレスを指定するために、
プロセッサ１から書込みアドレスの指定コマンドを送
る。これは通常の書込みコマンドと同様にアドレスを指
定することになるが、書込みデータを指定する必要がな
いので、読出しコマンドに近いコマンドになる。

【００４０】この書込みコマンドはメモリ素子７へのデ
ータ書込みを指示するが、書込まれるデータはプロセッ
サ１から送られるものではなく、演算装置６の出力を使
用することになる。すなわち、このコマンドを受取った
命令デコーダ５３は制御回路５４に解読された命令を送
付し、制御回路５４はメモリ素子制御回路５２に対し
て、書込みデータとしてシステムバス１００からのデー
タではなく、演算装置６の出力を使用するように指示す
ることになる。

【００４１】このようにして、あるアドレスからあるア
ドレスへのデータコピーが実際にシステムバス１００へ
データを送出することなく、またプロセッサ１へのデー
タ転送なしで実現することができる。

【００４２】次に、２アドレス間で加算を行い、その加
算結果を第３のアドレスに格納する場合、すなわち読出
しアドレスが２個、書込みアドレスが１個の場合につい
て説明する。

【００４３】この場合には読出しアドレスが２個である
ため、プロセッサ１からの１回目の読出しコマンドによ
って、データコピーの場合と同様に、メモリ素子７から
読出されたデータは演算装置６に送られるが、もう１個
のデータがないと演算ができないので、演算装置６内に
一時保存される。

【００４４】その次に発行される第２の読出しコマンド
によって、２個目のデータが同様に演算装置１０６に送
られ、先ほど一時保存した第１のデータとの加算が行わ
れる。その後に発行される書込みコマンドによって、デ
ータコピーの場合と同様に、演算装置６のデータがメモ
リ素子７の書込みコマンドの指示するアドレスに対して
書込まれる。

【００４５】図４〜図６は本発明の他の実施例による演
算機能付きメモリシステムのメモリ制御装置内の制御回
路の処理動作を示すフローチャートである。これら図４
〜図６を参照して本発明の他の実施例による演算機能付
きメモリシステムのメモリ制御装置内の制御回路の処理
動作について説明する。

【００４６】尚、本発明の他の実施例による演算機能付
きメモリシステムを用いた情報処理装置も図１及び図２
に示す本発明の一実施例による演算機能付きメモリシス
テムを用いた情報処理装置と同様の構成となっているの
で、図１及び図２の各回路の符号を用いて以下説明す
る。また、図４〜図６に示す処理動作は制御回路５４が
図示せぬ制御メモリのプログラムを実行することで実現
され、制御メモリとしてはＲＯＭやＩＣメモリ等が使用
可能である。

【００４７】但し、本発明の他の実施例による演算機能
付きメモリシステムを用いた情報処理装置では、メモリ
素子７及びメモリ制御装置５が複数に分割されて構成さ
れ、複数のメモリ制御装置５各々が同一のシステムバス
１００に接続されている場合について考える。ここで、
複数のメモリ制御装置５各々が同一のシステムバス１０
０に接続されない可能性も考えられるが、その場合には
メモリ制御装置５各々

【００４８】制御回路５４はシステムバス１００上のコ
マンドが入力されると（図４ステップＳ２１）、そのコ
マンドがメモリ素子７からのデータ読出しであれば（図
４ステップＳ２２）、メモリ素子制御回路５２を介して
メモリ素子７から読出したデータを、システムバス制御
回路５１を介してシステムバス１００上に送信する（図
４ステップＳ２３）。

【００４９】また、制御回路５４はシステムバス１００
上のコマンドがメモリ素子７へのデータ書込みであれば
（図４ステップＳ２４）、システムバス制御回路５１を
介してシステムバス１００上から受取ったデータを、メ
モリ素子制御回路５２を介してメモリ素子７に書込む
（図４ステップＳ２５）。

【００５０】さらに、制御回路５４はシステムバス１０
０上のコマンドが演算装置６を用いた処理を示すコマン
ド（データコピーや２アドレス間での加算結果を第３の
アドレスに格納する等のコマンド）であれば（図４ステ
ップＳ２６）、メモリ素子制御回路５２を介してメモリ
素子７からデータを読出す（図４ステップＳ２７）。

【００５１】ここで、制御回路５４はシステムバス１０
０上のコマンドが他のメモリ素子（図示せず）のデータ
を読出したりあるいは他のメモリ素子にデータを書込ん
だりする処理か、または自装置配下のメモリ素子７のデ
ータのみで演算を行う処理かを判断する（図４ステップ
Ｓ２８）。

【００５２】制御回路５４は自装置配下のメモリ素子７
のデータのみで演算を行う場合、システムバス制御回路
５１に対してメモリ素子７からの読出しデータのシステ
ムバス１００への送信を抑止し（図４ステップＳ２
９）、演算装置６に演算を指示する（図５ステップＳ３
０）。

【００５３】その後、制御回路５４は演算装置６の演算
結果を自装置配下のメモリ素子７に書込むのであれば
（図５ステップＳ３１）、メモリ素子制御回路５２を介
してメモリ素子７に演算装置６の演算結果を書込む（図
５ステップＳ３２）。

【００５４】また、制御回路５４は演算装置６の演算結
果を自装置配下のメモリ素子７に書込むのでなければ、
つまり演算装置６の演算結果を他のメモリ素子に書込む
のであれば（図５ステップＳ３１）、システムバス制御
回路５１を介してシステムバス１００上に他のメモリ制
御装置へのデータ書込みを指示する（図６ステップＳ３
８）。尚、演算装置６の演算結果もその指示に続いてシ
ステムバス１００上に送出される。

【００５５】一方、制御回路５４は自装置配下のメモリ
素子７のデータのみで演算を行わない場合、システムバ
ス制御回路５１を介してシステムバス１００上に他のメ
モリ制御装置へのデータ読出しを指示する（図６ステッ
プＳ３４）。

【００５６】制御回路５４は他のメモリ制御装置を介し
て全てのデータを受取ると（図６ステップＳ３５）、演
算装置６に演算を指示する（図６ステップＳ３６）。そ
の後、制御回路５４は演算装置６の演算結果を自装置配
下のメモリ素子７に書込むのであれば（図６ステップＳ
３７）、メモリ素子制御回路５２を介してメモリ素子７
に演算装置６の演算結果を書込む（図６ステップＳ３
９）。

【００５７】また、制御回路５４は演算装置６の演算結
果を自装置配下のメモリ素子７に書込むのでなければ、
つまり演算装置６の演算結果を他のメモリ素子に書込む
のであれば（図６ステップＳ３７）、システムバス制御
回路５１を介してシステムバス１００上に他のメモリ制
御装置へのデータ書込みを指示する（図６ステップＳ３
８）。上記の処理動作は全てのデータが処理されるまで
繰返し実行される（図４ステップＳ２１〜Ｓ２９，図５
ステップＳ３０〜Ｓ３３，図６ステップＳ３４〜Ｓ３
９）。

【００５８】すなわち、読出されるデータのアドレスが
書込まれるデータアドレスと同一のメモリ制御装置５内
にあれば本発明の一実施例による演算機能付きメモリシ
ステムの処理動作と変わらないが、異なるメモリ制御装
置内である場合には書込まれるデータアドレスがあるメ
モリ制御装置へデータを送る必要がある。

【００５９】そのため、読出しコマンドには書込み先の
メモリ制御装置がどこであるかを示す情報が必要とな
り、読出しコマンドを処理するメモリ制御装置はその情
報を見て、内部の演算装置に送ることなくシステムバス
へ送出して転送してもらう必要がある。書込み対象のメ
モリ制御装置は転送されてきたデータを取込み、そのデ
ータを自装置配下のメモリ素子に書込むという作業を行
わなくてはならない。

【００６０】図７〜図９は本発明の別の実施例による演
算機能付きメモリシステムのメモリ制御装置内の制御回
路の処理動作を示すフローチャートである。これら図７
〜図９を参照して本発明の別の実施例による演算機能付
きメモリシステムのメモリ制御装置内の制御回路の処理
動作について説明する。

【００６１】尚、本発明の別の実施例による演算機能付
きメモリシステムを用いた情報処理装置も図１及び図２
に示す本発明の一実施例による演算機能付きメモリシス
テムを用いた情報処理装置と同様の構成となっているの
で、図１及び図２の各回路の符号を用いて以下説明す
る。また、図７〜図９に示す処理動作は制御回路５４が
図示せぬ制御メモリのプログラムを実行することで実現
され、制御メモリとしてはＲＯＭやＩＣメモリ等が使用
可能である。

【００６２】但し、本発明の別の実施例による演算機能
付きメモリシステムを用いた情報処理装置では、メモリ
素子７及びメモリ制御装置５が複数に分割されて構成さ
れ、複数のメモリ制御装置５各々が同一のシステムバス
１００に接続されている場合について考える。ここで、
複数のメモリ制御装置５各々が同一のシステムバス１０
０に接続されない可能性も考えられるが、その場合には
メモリ制御装置５各々の動作に若干工夫が必要となる。

【００６３】制御回路５４はシステムバス１００上のコ
マンドが入力されると（図７ステップＳ４１）、そのコ
マンドがメモリ素子７からのデータ読出しであれば（図
７ステップＳ４２）、メモリ素子制御回路５２を介して
メモリ素子７から読出したデータを、システムバス制御
回路５１を介してシステムバス１００上に送信する（図
７ステップＳ４３）。

【００６４】また、制御回路５４はシステムバス１００
上のコマンドがメモリ素子７へのデータ書込みであれば
（図７ステップＳ４４）、システムバス制御回路５１を
介してシステムバス１００上から受取ったデータを、メ
モリ素子制御回路５２を介してメモリ素子７に書込む
（図７ステップＳ４５）。

【００６５】さらに、制御回路５４はシステムバス１０
０上のコマンドが演算装置６を用いた処理を示すコマン
ド（データコピーや２アドレス間での加算結果を第３の
アドレスに格納する等のコマンド）であれば（図７ステ
ップＳ４６）、メモリ素子制御回路５２を介してメモリ
素子７からデータを読出す（図７ステップＳ４７）。

【００６６】ここで、制御回路５４はシステムバス１０
０上のコマンドが他のメモリ素子（図示せず）のデータ
を読出したりあるいは他のメモリ素子にデータを書込ん
だりする処理か、または自装置配下のメモリ素子７のデ
ータのみで演算を行う処理かを判断する（図７ステップ
Ｓ４８）。

【００６７】制御回路５４は自装置配下のメモリ素子７
のデータのみで演算を行う場合、システムバス制御回路
５１に対してメモリ素子７からの読出しデータのシステ
ムバス１００への送信を抑止し（図７ステップＳ４
９）、演算装置６に演算を指示する（図８ステップＳ５
０）。

【００６８】その後、制御回路５４は演算装置６の演算
結果を自装置配下のメモリ素子７に書込むのであれば
（図８ステップＳ５１）、メモリ素子制御回路５２を介
してメモリ素子７に演算装置６の演算結果を書込む（図
８ステップＳ５２）。

【００６９】また、制御回路５４は演算装置６の演算結
果を自装置配下のメモリ素子７に書込むのでなければ、
つまり演算装置６の演算結果を他のメモリ素子に書込む
のであれば（図８ステップＳ５１）、システムバス制御
回路５１を介してシステムバス１００上に他のメモリ制
御装置へのデータ書込みを指示する（図９ステップＳ５
７）。尚、演算装置６の演算結果もその指示に続いてシ
ステムバス１００上に送出される。

【００７０】一方、制御回路５４は自装置配下のメモリ
素子７のデータのみで演算を行わない場合、システムバ
ス制御回路５１を介してシステムバス１００上に他のメ
モリ制御装置から送出されたデータを受取り、他のメモ
リ制御装置を介して全てのデータを受取ると（図９ステ
ップＳ５４）、演算装置６に演算を指示する（図９ステ
ップＳ５５）。その後、制御回路５４は演算装置６の演
算結果を自装置配下のメモリ素子７に書込むのであれば
（図９ステップＳ５６）、メモリ素子制御回路５２を介
してメモリ素子７に演算装置６の演算結果を書込む（図
９ステップＳ５８）。

【００７１】また、制御回路５４は演算装置６の演算結
果を自装置配下のメモリ素子７に書込むのでなければ、
つまり演算装置６の演算結果を他のメモリ素子に書込む
のであれば（図９ステップＳ５６）、システムバス制御
回路５１を介してシステムバス１００上に他のメモリ制
御装置へのデータ書込みを指示する（図９ステップＳ５
７）。上記の処理動作は全てのデータが処理されるまで
繰返し実行される（図７ステップＳ４１〜Ｓ４９，図８
ステップＳ５０〜Ｓ５３，図９ステップＳ５４〜Ｓ５
８）。

【００７２】すなわち、読出されるデータのアドレスが
書込まれるデータアドレスと同一のメモリ制御装置５内
にあれば本発明の一実施例による演算機能付きメモリシ
ステムの処理動作と変わらないが、異なるメモリ制御装
置内である場合には書込まれるデータアドレスがあるメ
モリ制御装置へデータを送る必要がある。

【００７３】そのため、読出しコマンドには書込み先の
メモリ制御装置がどこであるかを示す情報が必要とな
り、読出しコマンドを処理するメモリ制御装置はその情
報を見て、内部の演算装置に送ることなくシステムバス
へ送出して転送してもらう必要がある。書込み対象のメ
モリ制御装置は転送されてきたデータを取込み、そのデ
ータを自装置配下のメモリ素子に書込むという作業を行
わなくてはならない。

【００７４】このように、メモリ素子７内のデータをプ
ロセッサ１，２に全て転送することなく、データ処理を
行うことができるため、プロセッサ１，２やシステムバ
ス１００の負荷を下げることができる。よって、その分
の処理能力を他の処理に割当てることで、性能向上に寄
与することができる。

【００７５】また、プロセッサ１，２とのデータ転送時
間を節約することができるため、特にプロセッサ１，２
とメモリ素子７との転送時間が長い装置ではメモリ素子
７の限界性能に近い高速動作が可能となる。

【００７６】しかも、本発明の一実施例や他の実施例の
ようなキャッシュメモリ３，４を備えたマルチプロセッ
サシステムにおいてはキャッシュメモリ３，４の整合性
を保つため、あるアドレスの書込み時に他のプロセッサ
のキャッシュを無効にする等の措置が必要になる。

【００７７】しかしながら、その処理動作によって他の
プロセッサへの負荷を高くなるとともに、処理時間の増
大を招いてしまうが、本発明の一実施例や他の実施例に
よる演算機能付きメモリシステムを使用することで、キ
ャッシュメモリ３，４にデータを格納することなく、デ
ータの書込みが行われるので、他のプロセッサへの負荷
もかからずに高速に書込みを行うことができる。

【００７８】また、小容量のキャッシュメモリ３，４し
かもたないシステムの場合、単純な命令を大量のデータ
に施すと、従来のシステムではプロセッサ２，３に全て
のデータを持ってくるために、後続の処理に必要な古い
データが大量のデータによって押し出されてしまい、メ
モリ素子７にデータを再度読出しに行く必要が出てく
る。

【００７９】そのため、メモリ素子７へのアクセスが性
能劣化の原因となってしまう。本発明の一実施例や他の
実施例による演算機能付きメモリシステムによれば、大
量データに関してはメモリ制御装置５内で処理すること
が可能であるので、キャッシュメモリ３，４内の必要な
データがそのままであり、性能劣化を招くこと可能性が
少なくすることができる。

【００８０】さらに、入出力装置９との間で直接データ
転送（ＤＭＡ）を行う場合、キャッシュメモリ３，４に
残っている該当アドレスのデータを全て吐き出さない
と、ＤＭＡ処理が開始できない。しかしながら、本発明
の一実施例や他の実施例による演算機能付きメモリシス
テムではメモリ素子７上のデータを即座に書換えること
ができるため、キャッシュメモリ３，４の吐き出し処理
が不要となり、即座にデータ転送を開始することができ
る。

【００８１】尚、本発明の一実施例や他の実施例による
演算機能付きメモリシステムではメモリ素子を複数に分
けて、通常のメモリアクセスの転送量を拡大する方式も
考えられる。通常、インタリーブと言われるこの方式に
関しても、メモリ制御装置が１個であるならば、本発明
の一実施例とほとんど変わらずに実現することができ
る。

【００８２】上記各実施例ではメモリ素子に対して演算
装置の速度が早いために１個の演算装置だけで演算機能
を果たしているが、インタリーブ技術やより高速のメモ
リ素子を使用すれば、１個の演算装置の処理能力以上の
データを供給することができる可能性がある。その場合
には演算装置をパイプライン化することで処理能力を増
やしたり、演算装置を複数持つことで対処することがで
きる。

【００８３】また、上記各実施例では従来のメモリ操作
命令との整合性をできるだけ合わせるために、読出しや
書込みをそれぞれ別個のコマンドで指示していたが、ポ
インタやインデックス、相対アドレス等を使用すること
で１個のコマンドで全てのアドレス・演算を指示するこ
とも可能である。

【００８４】さらに、制御回路に順序回路を設けること
で、条件分岐等も含んだより複雑な処理を指定するよう
に変更してもよい。さらにまた、上記各実施例では入力
データとして１及び２個のデータのみを指定してきた
が、より多くのデータを入力するようにすることで、複
雑な演算を一度に実行するように変更することも可能で
ある。

【００８５】一方、上記各実施例では演算装置の出力を
システムバスを介してプロセッサへ出力しないことにな
っているが、演算結果を即座にプロセッサが知りたい場
合もありうる。その場合のために、演算結果をメモリに
格納するとともに、システムバスへも出力するというよ
うに変更した構成も考えられる。

【００８６】加えて、メモリ制御装置内の演算装置での
例外事項（オーバフローやキャリー、ボロー等）につい
ての対処としては各種の方式が考案できる。例外事項が
起こった場合の固定値を規定しておく方法のほか、割込
みや専用線を使用してプロセッサへその旨を通知し、後
の処置はプロセッサに任せる等の方式が考えられる。

【００８７】

【発明の効果】以上説明したように本発明によれば、主
記憶と前記主記憶へのアクセスを制御するメモリ制御装
置とからなる演算機能付きメモリシステムにおいて、中
央処理装置からの指示内容に応じて主記憶から読出した
データの演算を行う演算手段をメモリ制御装置内部に備
えることによって、プロセッサの性能劣化を招くことな
く、主記憶上の多量のデータを高速に処理することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による演算機能付メモリシス
テムを用いた情報処理装置の構成を示すブロック図であ
る。

【図２】図１のメモリ制御装置の構成を示すブロック図
である。

【図３】図２の制御回路の処理動作を示すフローチャー
トである。

【図４】本発明の他の実施例による演算機能付きメモリ
システムのメモリ制御装置内の制御回路の処理動作を示
すフローチャートである。

【図５】本発明の他の実施例による演算機能付きメモリ
システムのメモリ制御装置内の制御回路の処理動作を示
すフローチャートである。

【図６】本発明の他の実施例による演算機能付きメモリ
システムのメモリ制御装置内の制御回路の処理動作を示
すフローチャートである。

【図７】本発明の別の実施例による演算機能付きメモリ
システムのメモリ制御装置内の制御回路の処理動作を示
すフローチャートである。

【図８】本発明の別の実施例による演算機能付きメモリ
システムのメモリ制御装置内の制御回路の処理動作を示
すフローチャートである。

【図９】本発明の別の実施例による演算機能付きメモリ
システムのメモリ制御装置内の制御回路の処理動作を示
すフローチャートである。

【符号の説明】

１，２プロセッサ３，４キャッシュメモリ５メモリ制御装置６演算装置７メモリ素子８入出力制御装置９入出力装置５１システムバス制御回路５２メモリ素子制御回路５３命令デコーダ５４制御回路

Claims

【特許請求の範囲】

【請求項１】主記憶と前記主記憶へのアクセスを制御
するメモリ制御装置とからなる演算機能付きメモリシス
テムであって、中央処理装置からの指示内容に応じて前
記主記憶から読出したデータの演算を行う演算手段を前
記メモリ制御装置内部に有することを特徴とする演算機
能付きメモリシステム。
【請求項２】前記演算手段は、前記主記憶の第１のア
ドレスのデータを第２のアドレスに複写するデータ複写
命令及び前記主記憶の第３及び第４のアドレスのデータ
を演算して第５のアドレスへ書込む命令を少なくとも含
む比較的単純な命令の演算を行うよう構成したことを特
徴とする請求項１記載の演算機能付きメモリシステム。
【請求項３】前記メモリ制御装置は、前記主記憶から
読出したデータに対する演算を前記演算手段を用いて行
う際に、前記主記憶から読出したデータの前記中央処理
装置への送出を抑止するよう構成したことを特徴とする
請求項１または請求項２記載の演算機能付きメモリシス
テム。
【請求項４】共通のシステムバス上に複数の中央処理
装置が接続されたマルチプロセッサシステムにおいて、
主記憶と前記主記憶を前記システムバスに接続しかつ前
記主記憶へのアクセスを制御するメモリ制御装置とから
なる演算機能付きメモリシステムであって、前記中央処
理装置からの指示内容に応じて前記主記憶から読出した
データの演算を行う演算手段を前記メモリ制御装置内部
に有することを特徴とする演算機能付きメモリシステ
ム。
【請求項５】前記演算手段は、前記主記憶の第１のア
ドレスのデータを第２のアドレスに複写するデータ複写
命令及び前記主記憶の第３及び第４のアドレスのデータ
を演算して第５のアドレスへ書込む命令を少なくとも含
む比較的単純な命令の演算を行うよう構成したことを特
徴とする請求項４記載の演算機能付きメモリシステム。
【請求項６】前記メモリ制御装置は、前記主記憶から
読出したデータに対する演算を前記演算手段を用いて行
う際に、前記主記憶から読出したデータの前記中央処理
装置への送出を抑止するよう構成したことを特徴とする
請求項４または請求項５記載の演算機能付きメモリシス
テム。
【請求項７】複数の中央処理装置が各々対応するシス
テムバスに接続されたマルチプロセッサシステムにおい
て、複数の主記憶と前記複数の主記憶を各々対応するシ
ステムバスに接続しかつ前記複数の主記憶各々へのアク
セスを制御する複数のメモリ制御装置とからなる演算機
能付きメモリシステムであって、前記中央処理装置から
の指示内容に応じて前記主記憶から読出したデータの演
算を行う演算手段を前記複数のメモリ制御装置各々に有
することを特徴とする演算機能付きメモリシステム。
【請求項８】前記演算手段は、前記主記憶の第１のア
ドレスのデータを第２のアドレスに複写するデータ複写
命令及び前記主記憶の第３及び第４のアドレスのデータ
を演算して第５のアドレスへ書込む命令を少なくとも含
む比較的単純な命令の演算を行うよう構成したことを特
徴とする請求項７記載の演算機能付きメモリシステム。
【請求項９】前記メモリ制御装置は、対応する主記憶
から読出したデータに対する演算を前記演算手段を用い
て行う際に、当該主記憶から読出したデータの前記中央
処理装置への送出を抑止するよう構成したことを特徴と
する請求項７または請求項８記載の演算機能付きメモリ
システム。
【請求項１０】主記憶と前記主記憶へのアクセスを制
御するメモリ制御装置とからなる演算機能付きメモリシ
ステムのメモリ制御方法であって、中央処理装置からの
指示内容に応じて前記主記憶から読出したデータの演算
を行うステップを前記メモリ制御装置に有することを特
徴とするメモリ制御方法。
【請求項１１】前記データの演算を行うステップは、
前記主記憶の第１のアドレスのデータを第２のアドレス
に複写するデータ複写命令及び前記主記憶の第３及び第
４のアドレスのデータを演算して第５のアドレスへ書込
む命令を少なくとも含む比較的単純な命令の演算を行う
ようにしたことを特徴とする請求項１０記載のメモリ制
御方法。
【請求項１２】前記主記憶から読出したデータに対す
る演算を行う際に、前記主記憶から読出したデータの前
記中央処理装置への送出を抑止するステップを前記メモ
リ制御装置に含むことを特徴とする請求項１０または請
求項１１記載のメモリ制御方法。
【請求項１３】共通のシステムバス上に複数の中央処
理装置が接続されたマルチプロセッサシステムにおい
て、主記憶と前記主記憶を前記システムバスに接続しか
つ前記主記憶へのアクセスを制御するメモリ制御装置と
からなる演算機能付きメモリシステムのメモリ制御方法
であって、前記中央処理装置からの指示内容に応じて前
記主記憶から読出したデータの演算を行うステップを前
記メモリ制御装置に有することを特徴とするメモリ制御
方法。
【請求項１４】前記データを演算するステップは、前
記主記憶の第１のアドレスのデータを第２のアドレスに
複写するデータ複写命令及び前記主記憶の第３及び第４
のアドレスのデータを演算して第５のアドレスへ書込む
命令を少なくとも含む比較的単純な命令の演算を行うよ
うにしたことを特徴とする請求項１３記載のメモリ制御
方法。
【請求項１５】前記主記憶から読出したデータに対す
る演算を行う際に、前記主記憶から読出したデータの前
記中央処理装置への送出を抑止するステップを前記メモ
リ制御装置に含むことを特徴とする請求項１３または請
求項１４記載のメモリ制御方法。
【請求項１６】複数の中央処理装置が各々対応するシ
ステムバスに接続されたマルチプロセッサシステムにお
いて、複数の主記憶と前記複数の主記憶を各々対応する
システムバスに接続しかつ前記複数の主記憶各々へのア
クセスを制御する複数のメモリ制御装置とからなる演算
機能付きメモリシステムのメモリ制御方法であって、前
記中央処理装置からの指示内容に応じて前記主記憶から
読出したデータの演算を行うステップを前記複数のメモ
リ制御装置各々に有することを特徴とするメモリ制御方
法。
【請求項１７】前記データを演算するステップは、前
記主記憶の第１のアドレスのデータを第２のアドレスに
複写するデータ複写命令及び前記主記憶の第３及び第４
のアドレスのデータを演算して第５のアドレスへ書込む
命令を少なくとも含む比較的単純な命令の演算を行うよ
うにしたことを特徴とする請求項１６記載のメモリ制御
方法。
【請求項１８】対応する主記憶から読出したデータに
対する演算を行う際に、当該主記憶から読出したデータ
の前記中央処理装置への送出を抑止するステップを前記
複数のメモリ制御装置各々に含むことを特徴とする請求
項１６または請求項１７記載のメモリ制御方法。
【請求項１９】主記憶と前記主記憶へのアクセスを制
御するメモリ制御装置とからなる演算機能付きメモリシ
ステムにおいて前記メモリ制御装置に前記主記憶へのア
クセスを制御させるためのメモリ制御プログラムを記録
した記録媒体であって、前記メモリ制御プログラムは前
記メモリ制御装置に、中央処理装置からの指示内容に応
じて前記主記憶から読出したデータの演算を行わせるこ
とを特徴とするメモリ制御プログラムを記録した記録媒
体。
【請求項２０】共通のシステムバス上に複数の中央処
理装置が接続されたマルチプロセッサシステムにおい
て、主記憶と前記主記憶を前記システムバスに接続しか
つ前記主記憶へのアクセスを制御するメモリ制御装置と
からなる演算機能付きメモリシステムで前記メモリ制御
装置に前記主記憶へのアクセスを制御させるためのメモ
リ制御プログラムを記録した記録媒体であって、前記メ
モリ制御プログラムは前記メモリ制御装置に、前記中央
処理装置からの指示内容に応じて前記主記憶から読出し
たデータの演算を行わせることを特徴とするメモリ制御
プログラムを記録した記録媒体。
【請求項２１】複数の中央処理装置が各々対応するシ
ステムバスに接続されたマルチプロセッサシステムにお
いて、複数の主記憶と前記複数の主記憶を各々対応する
システムバスに接続しかつ前記複数の主記憶各々へのア
クセスを制御する複数のメモリ制御装置とからなる演算
機能付きメモリシステムで前記メモリ制御装置に前記主
記憶へのアクセスを制御させるためのメモリ制御プログ
ラムを記録した記録媒体であって、前記メモリ制御プロ
グラムは前記複数のメモリ制御装置各々に、前記中央処
理装置からの指示内容に応じて前記主記憶から読出した
データの演算を行わせることを特徴とするメモリ制御プ
ログラムを記録した記録媒体。