JP2000261297A - 自動スキュー除去システムおよびスキューの自動補正方法 - Google Patents

自動スキュー除去システムおよびスキューの自動補正方法

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Abstract

(57)【要約】 【課題】 ビット間スキューを補償するべく高性能ディ
ジタルシステム内で高速並列相互接続を経由して自動ス
キュー除去同調および整列を実施するシステムに関し、
より高い精度でより広い入力値範囲にわたり、かつ、よ
り広い温度範囲にわたって動作可能な、より単純でより
頑強なスキュー除去システムを実現する。 【解決手段】 自動スキュー除去同調および整列手順を
実施するために、ＶＤＬを使用するのではなく、レジス
タおよびマルチプレクサ等のディジタル素子を用いる。
さらに、各相互接続上の信号の１〜４の展開を行う。こ
のシステムは、スキュー除去制御機構（１３５）および
複数のスキュー除去サブシステム（１８２，１９０）を
含む。該スキュー除去制御機構は、各相互接続上のスキ
ューを補正するのに必要とされる遅延の量を計算し、各
相互接続の受信端にある各上記スキュー除去サブシステ
ムに対して異なる（または適切な）遅延値を供給する。

Description

【発明の詳細な説明】
【０００１】関連出願の相互参照本出願の主題は「高速
プレシオクロナス並列リンクを経由する自動初期化およ
び同調」の名称で、１９９９年２月１２日に Richard
L. Schober Jr. 等により出願された同時係属米国特許
出願第０９／２４９，８２５号の内容に関連し、参考と
して、上記の出願の全てを本願発明の全体に亘って取り
入れている。
【０００２】
【発明の属する技術分野】本発明は、高性能マイクロプ
ロセッサシステム、メモリシステムおよび入出力（「Ｉ
／Ｏ」）システムを含む、ディジタルシステム用高速並
列相互接続内で使用するための自動スキュー除去システ
ムおよび方法に関する。
【０００３】
【従来の技術】データ通信速度が高性能ディジタルシス
テムにおいて増大するにつれて、かつ、かかる高性能デ
ィジタルシステムの構成要素を接続する例えば銅または
光ケーブルまたはプリント回路板トレースといった信号
ラインの長さが増大するにつれて、並列相互接続のため
各信号ラインの受信端にデータが到着する時間のスキュ
ーは意義深いものとなる。各信号ライン上のスキュー
は、各ケーブル、コネクタまたはプリント回路板トレー
スの特性および長さの差の結果としてもたらされる。そ
の上、スキューはデータ伝送速度が高くなるのにつれて
一層ひどくなる。
【０００４】高速並列相互接続上のビット間スキューの
問題を解決するための従来のスキュー除去（ｄｅｓｋｅ
ｗ）回路が存在している。しかしながら、従来のスキュ
ー除去回路は、一般に、可変遅延ライン（「ＶＤＬ」）
と呼ばれるアナログデバイスを使用する。ＶＤＬは、ス
キュー（ｓｋｅｗ）を有する１ビットデータ入力に対し
てある量の遅延を付加して、かかる１ビットデータ入力
を並列信号ライン上の他のデータ入力ビットと整列させ
る。
【０００５】
【発明が解決しようとする課題】従来のＶＤＬには数多
くの問題点がある。まず第１に、広い入力範囲にわたり
高い精度で動作できるＶＤＬを作ることは、困難でかつ
費用が高くつくことである。動作範囲が広くなればなる
ほど、またＶＤＬの精度が良くなればなるほど、一般的
にはバッファである遅延素子の所要数は大きくなる。こ
れらのバッファは一定の空間を占有し、チップサイズ全
体およびピン接続を増大させ、従って高価である。
【０００６】第２に、線形に作動するＶＤＬを作り上げ
るのは困難である。ＶＤＬにおける線形性は望ましい特
性である。例えばＶＤＬが１という入力値について２マ
イクロ秒の遅延を、また入力値を２として４マイクロ秒
の遅延を生成するならば、そのＶＤＬは、入力値を３と
したとき６マイクロ秒の遅延を生成するはずである。こ
れに代わって、ＶＤＬが、３という入力値の場合に１０
マイクロ秒の遅延を生成したならば、そのとき、スキュ
ーをもつ入力データラインに対し誤った量の遅延が付加
され、並列入力データライン間の非整列が結果としても
たらされることになる。
【０００７】第３に、ＶＤＬは温度安定性がない。例え
ば、低温条件下で動作するＶＤＬは、ある入力の場合に
２マイクロ秒の遅延を出力し、高温条件下で動作してい
る場合同じ入力で３マイクロ秒の遅延を出力する可能性
がある。従って、ＶＤＬを含む従来のスキュー除去回路
が温度の変動する環境内に設置された場合、ＶＤＬの性
能は信頼性の低いものとなる。その結果、正しくない量
の遅延がスキューをもつ１ビット入力に付加された状態
となり、結果として、並列ライン上の信号の非整列がも
たらされる。
【０００８】並列データ入力ライン上のスキューを補正
するべく遅延を付加することに加えて、従来のスキュー
除去回路はまた「展開」（ｕｎｆｏｌｄｉｎｇ）という
操作を実施することもできる。具体的に言うと、１〜４
展開回路の場合、データ信号の４つの連続するビット
が、１出力あたり１ビットの４ビット幅の出力信号に変
換され、各出力ビットは入力速度の４分の１の速度をも
つ。入力速度を低くし展開させることの目的は、ディジ
タルシステム内のコアロジック回路の設計をより容易に
することにある。一般に、このようなシステム内のコア
ロジック回路はきわめて複雑であることから、動作周波
数を遅くすることで設計は容易になる。従来のスキュー
除去回路は一般的に、順次遅延を付加し展開する操作を
実行する。
【０００９】以上のことから、（ｉ）高精度で広い入力
範囲にわたって動作し、（ii）温度変動環境に適してお
り、かつ（iii)展開を行うような、ディジタルシステム
用高速並列相互接続内で使用するための自動スキュー除
去システムに対するニーズが存在する。
【００１０】
【課題を解決するための手段】本発明は、ビット間スキ
ューを補償するべく、高性能ディジタルシステム内で高
速並列相互接続を経由して自動スキュー除去同調および
整列を実施するシステムおよび方法を含んでいる。ＶＤ
Ｌを使用するのではなく、本発明はむしろレジスタおよ
びマルチプレクサといったようなディジタル素子を使用
し、その結果、より高い精度でより広い入力値範囲にわ
たり、かつ、より広い温度範囲にわたって動作する能力
をもつ、より単純でより頑強なスキュー除去システムが
得られる。さらに、本発明は、各相互接続上の信号の１
〜４回の展開を行う。
【００１１】本発明によるシステムは、スキュー除去制
御機構および複数のスキュー除去サブシステムを含むこ
とが可能である。スキュー除去制御機構は、各相互接続
上のスキューを補正するのに必要とされる遅延の量を計
算し、各相互接続の受信端にある各スキュー除去サブシ
ステムに対して異なる（または適切な）遅延値を供給す
る。
【００１２】各スキュー除去サブシステムは、クロック
再生サブシステム、リタイミングサブシステムおよび２
つの粗スキュー除去サブシステムを含む。クロック再生
サブシステムは、１つの相互接続上の１ビットの情報の
伝送のための時間周期（「１ビット時間」または
「Ｔ」）よりも小さいスキューを補正する。リタイミン
グサブシステムおよび粗スキュー除去サブシステムは、
０Ｔから７Ｔまでの１ビット時間Ｔの整数倍内で遅延を
付加することによって、あらゆる残留スキューを集合的
に補正する。リタイミングサブシステムおよび粗スキュ
ー除去サブシステムは、集合的に、入力信号の１〜４展
開を行う。
【００１３】自動スキュー除去システムの最終出力は、
各データ入力信号ラインの１〜４展開およびディジタル
システム内の並列相互接続上の全てのデータの整列であ
る。本明細書に記載されている特徴および利点はその全
てを表しておらず、特に当業者ならば、図面、明細書お
よびクレームに鑑み数多くのさらなる特徴および利点が
明らかになることだろう。その上、本明細書中で使用さ
れる用語は、主として判読性および説明を目的として選
定されたものであり、進歩性のある内容を記載するため
あるいは制限するために選択されたものでもない。
【００１４】
【発明の実施の形態】本発明の好ましい実施形態につい
て、各図を参照しながら述べるが、図中、同じ参照番号
は同一のまたは機能的に類似した要素を表している。ま
た図（図１〜図１０）中、各参照番号の左端の桁の数字
は、その番号が最初に使用されている図の番号に対応し
ている（ただし図１１以降は１ずつ減らした数字）。本
発明は、ディジタルシステム用の高速並列相互接続内で
使用するための自動スキュー除去のためのシステムおよ
び方法に関する。
【００１５】図１は、本発明の１実施形態によるディジ
タルシステムのための高速並列相互接続において使用す
るための自動スキュー除去システム１００のブロック図
である。ディジタルシステムとしては、例えば、高性能
マイクロプロセッサ、メモリシステムまたはルータチッ
プが考えられる。自動スキュー除去システム１００に
は、複数のスキュー除去サブシステム１９２および１８
０および、スキュー除去制御機構１３５が含まれてい
る。１つのスキュー除去サブシステムが、各並列相互接
続の受信端に存在している。本発明によると、自動スキ
ュー除去システムは少なくとも２つのスキュー除去サブ
システムを有するが、正確にはかかるスキュー除去サブ
システムの数は、ディジタルシステム内の並列相互接続
の数によって左右される。
【００１６】スキュー除去サブシステムは、スキューを
有する信号を受信する単一ビット入力端１４５ａと４つ
のビット出力端１６０ａ〜１６０ｄを有し、スキュー除
去制御機構１３５に結合されている。入力端１４５ａ上
の信号は、１ビット時間Ｔ毎に１ビットの情報を運ぶ。
「１ビット時間」つまり「Ｔ」は、１秒間に相互接続上
で伝送される情報ビット数をＮとして、１／Ｎ秒として
定義づけられる。４ビット出力端１６０ａ〜１６０ｄ上
の信号は、スキュー補正され展開される。換言すると、
各出力は、他方の出力信号と適切に整列され、各出力の
速度は、入力１４５ａとの関係において４分の１に減少
されている。
【００１７】図２は、スキュー除去サブシステムおよび
自動スキュー除去システム全体の入力および出力値のタ
イミング図を例示している。入力ライン１４５ａ上に到
達するデータについてのタイミング図は２００欄に示さ
れ、入力ライン１４５ｂに到着するデータについてのタ
イミング図は２１０欄に示されている。図２に示されて
いるように、入力ライン１４５ｂに到達するデータ２１
０は、入力ライン１４５ａに到達するデータ２００との
関係においておよそ５Ｔだけ遅延されている。到着時間
の差は、入力ライン１４５ａと１４５ｂとの間のスキュ
ーを表す。自動スキュー除去システム１００は、２０５
ａ〜２０５ｄが２１５ａ〜２１５ｄと整列させられるよ
うにスキューを補正し、それぞれ入力ライン１４５ａお
よび１４５ｂ上の信号２００および２１０を展開し、か
くして出力信号の速度は１／４に減速されることにな
る。
【００１８】図１に例示されているように、スキュー除
去サブシステム１９２は、クロック再生サブシステム１
０５、およびリタイミング／スキュー除去サブシステム
１１０を含む。同様に、スキュー除去サブシステム１８
０は、クロック再生サブシステム１９０およびリタイミ
ング／スキュー除去サブシステム１９１を含む。クロッ
ク再生サブシステムは、１ビット時間未満、例えば０．
５Ｔであるスキューを補正する。クロック回路サブシス
テムはさらに、本特許出願と同じ譲受人に譲渡され本書
に参考として取り入れている米国特許出願０９／０９
３，０５６号の中で記述されている。
【００１９】図３は、本発明によるリタイミング／スキ
ュー除去サブシステムの一実施形態のブロック図を例示
している。リタイミング／スキュー除去サブシステム１
１０は、リタイミングサブシステム３０５と２つの粗ス
キュー除去サブシステム３１０および３１５を含んでい
る。リタイミング／スキュー除去サブシステム１１０
は、クロック再生サブシステム１０５およびスキュー除
去制御機構１３５に結合されている。スキュー除去制御
機構１３５によって計算された遅延制御値３２０，３２
５および３３０に基づいて、リタイミング／スキュー除
去サブシステムは、クロック回路サブシステム１０５お
よび付随するスキュー除去サブシステム１１０が入力ラ
イン１４５ａ上のあらゆるスキューを集合的に補正する
ように、最高７ビット時間遅延すなわち０Ｔ，１Ｔ，２
Ｔ，３Ｔ，４Ｔ，５Ｔ，６Ｔまたは７Ｔまでの１ビット
時間遅延の整数倍を入力信号３４５ａおよび３４５ｂに
対して提供する。スキュー除去サブシステム１９２（図
１）はまた、その出力端１６０ａ〜１６０ｄでかかる信
号の１〜４展開をも実施する。
【００２０】２０５ａ〜２０５ｄおよび２１５ａ〜２１
５ｄに示されているタイミング図は、自動スキュー除去
システムの出力を例示しており、これらの出力は、それ
ぞれライン１４５ａおよび１４５ｂ上のスキューを補正
したものである。図３に例示されているように、リタイ
ミングサブシステム３０５は、２つの入力端３４５ａお
よび３４５ｂ、遅延制御値を受信するための遅延付加入
力端３２０および２つの出力端３５０ａおよび３５０ｂ
を含んでなる。粗スキュー除去サブシステム３１０は、
１つの入力端３５０ａ、遅延制御値（ビット）を受信す
るための２つの遅延制御入力端３２５および３３０、お
よび２つの出力端３５５ａおよび３５５ｂを有する。リ
タイミングサブシステム３０５の各出力端は粗スキュー
除去サブシステムの入力端に結合される。リタイミング
サブシステム３０５は、遅延付加入力端３２０の値に応
じて入力端３４５ａおよび３４５ｂ上の信号を０Ｔまた
は１Ｔだけ遅延させ、入力端３４５ａおよび３４５ｂ上
で信号の１〜２展開を実施する。
【００２１】図４は、リタイミングサブシステム３０５
の一実施形態を例示する。図４に示されているように、
リタイミングサブシステム３０５は、レジスタ４１０，
４１５，４２５および４３０、およびマルチプレクサ４
２０を含む。レジスタは、かかるレジスタの出力が、０
Ｔまたは１Ｔの遅延で２つの入力端３４５ａおよび３４
５ｂの１〜２展開を実施するような形で結合されてい
る。
【００２２】図６は、リタイミングサブシステム３０５
のためのタイミング図を例示している。入力信号６００
は、１ビット時間Ｔ置きに１ビットの情報を伝送し、こ
こで入力信号６００はライン１４５ａ（図１）を介して
受信される。レジスタ４１０，４１５および４３０の展
開出力のタイミング図は、それぞれ６３５，６４５およ
び６５０に示されている。６４５に示された信号は、６
３５に示された信号との関係において２ビット時間２Ｔ
だけ遅延されている。
【００２３】図４に示されたマルチプレクサ４２０は３
つの入力端４５５，４６５および４７０，１ビット遅延
付加制御を受けるための入力３２０および２つの出力端
３５０ａおよび３５０ｂを有する。マルチプレクサ４２
０はレジスタ４１０，４１５および４３０の出力端に結
合される。図４および５に示されているように、スキュ
ー除去制御機構１３５（図１）から受信しそれにより計
算される遅延付加制御値３２０の値に基づき、マルチプ
レクサ４２０は、レジスタ４１０，４１５および４３０
からの遅延され展開された出力の２つの連続したビット
を選択する。マルチプレクサ４２０の考えられる２つの
出力の間の唯一の差は、０Ｔまたは１Ｔの遅延である。
手短かに言うと、リタイミングサブシステム３０５は、
０Ｔまたは１Ｔだけ信号を遅延させ、入力信号の１〜２
展開を実施する能力をもつ。
【００２４】図７は、粗スキュー除去サブシステム３１
０の一実施形態を例示している。粗スキュー除去サブシ
ステム３１０は、レジスタ７０５，７１０，７１５，７
２０，７２５および７３０とマルチプレクサ７３５を含
んでいる。レジスタは、かかるレジスタの出力が、スキ
ュー除去制御機構１３５からの遅延制御値３２５および
３３０に応じて、０Ｔ，２Ｔ，４Ｔまたは６Ｔの遅延を
伴って入力３５０ａの１〜２展開を実施するような形で
結合される。
【００２５】図９は、粗スキュー除去サブシステム３１
０のためのタイミング図を例示している。入力信号９０
０は、２ビット時間２Ｔ毎に１つの情報ビットを送り出
し、ここで入力信号９００はライン３５０ａを介して受
信される。レジスタ７０５，７１５，７２０，７２５お
よび７３０の展開された出力のタイミング図は、それぞ
れ９１５，９２５，９３０，９３５および９４０に示さ
れている。９３５に示された信号は、信号９１５との関
係において８ビット時間８Ｔだけ、また信号９２５との
関係において４ビット時間４Ｔだけ遅延させられてい
る。信号９４０は、信号９３０との関係において４ビッ
ト時間４Ｔだけ遅延させられている。
【００２６】図７に示されているマルチプレクサ７３５
は、５つの入力端７７０，７８０，７９０，７８５およ
び７９５、２ビット遅延制御値３２５および３３０を受
信するための入力端、および２つの出力端３５５ａおよ
び３５５ｂを有する。マルチプレクサ７３５は、レジス
タ７０５，７１５，７２０，７２５および７３０の出力
端に結合されている。図７および８に示されているよう
に、スキュー除去制御機構１３５によって計算される遅
延制御ビットの値３２５および３３０に基づいて、マル
チプレクサ７３５は、展開された出力の２つの連続する
ビットを選定する。マルチプレクサ７３５の４つの可能
な出力の間の唯一の差は、０Ｔ，２Ｔ，４Ｔまたは６Ｔ
の遅延である。
【００２７】手短かに言うと、（リタイミングサブシス
テム３０５の出力端に結合された２つの粗スキュー除去
サブシステム３１０および３１５を含む）リタイミング
／スキュー除去サブシステム１１０は、入力信号を０
Ｔ，１Ｔ，２Ｔ，３Ｔ，４Ｔ，５Ｔ，６Ｔまたは７Ｔだ
け遅延させ、４つの出力ビット３５５ａ〜３５５ｂの各
々が整列し入力信号１４５ａの速度の４分の１の伝送速
度を有する状態で入力信号３４５ａおよび３４５ｂの１
〜４展開を実施する能力をもつ。
【００２８】各リタイミング／スキュー除去サブシステ
ム１１０および１９１はスキュー除去制御機構１３５に
結合されている。スキュー除去制御機構１３５は、各相
互接続について３ビット遅延値を計算する。以下のチャ
ート１に示す通り、スキュー除去制御機構からの最下位
ビット（ＬＳＢ）は、リタイミング遅延付加ビット３２
０としてリタイミングサブシステム３０５内に供給さ
れ、一方、最上位の２ビット（ＭＳＢ１およびＭＳＢ
２）は、粗スキュー除去遅延付加ビット３２５および３
３０として粗スキュー除去サブシステム３１０および３
１５内に供給される。ビットＭＳＢ１，ＭＳＢ２および
ＬＳＢの値に基づく付加された遅延の量は、以下のチャ
ート１の第３欄に示されている。
【００２９】
【表１】
【００３０】これらの遅延値３２０，３２５および３３
０は、各相互接続に一意的であり、リタイミング／スキ
ュー除去サブシステム１１０が各並列相互接続上の異な
るスキューを補償して各並列相互接続上の出力を整列さ
せることを可能にする。図１０は、スキュー除去制御機
構１３５の機能的ブロック図を例示する。スキュー除去
制御機構１３５は、セレクタ１０００、制御機構１０３
５、４つの検出器１０１５，１０２０，１０２５および
１０３０、および複数のレジスタ１０５０および１０５
５を含み、レジスタの数は、並列相互接続の数によって
左右される。
【００３１】スキュー除去制御機構１３５は、任意の適
切な制御ユニットからのイネーブル信号１０８５により
イネーブルされる。適切な１つの制御ユニットが、本特
許出願と同じ譲受人に譲渡され本書に参考として取り入
れている Richard L.SchoberJr.等により１９９９年２
月１２日付で出願された「高速プレジオクロナス並列リ
ンクを経由する自動初期化および同調」という名称の米
国特許出願第０９／２４９，８２５号の中で開示されて
いる。
【００３２】セレクタ１０００は、ディジタルシステム
内のスキュー除去サブシステム１９２および１８０の出
力を受信する。図１０に例示されている通り、入力端１
４５ａに結びつけられたスキュー除去サブシステム１９
２の出力端１６０ａ〜１６０ｄおよび入力端１４５ｂと
結びつけられたスキュー除去サブシステム１８０の出力
端１６５ａ〜１６５ｄは、セレクタ１０００内に供給さ
れる。セレクタ１０００は、制御機構１０３５からの入
力１０４０に基づいて１つのスキュー除去サブシステム
の出力を選択する。
【００３３】セレクタ１０００の出力１０７０ａ〜１０
７０ｄは、全ての「１」値について検出する検出器１０
１５および全ての「０」値について検出する検出器１０
２０により受信される。検出器１０１５および１０２０
の出力１０７５ａおよび１０７５ｂはそれぞれ、制御機
構が選択されたスキュー除去サブシステムに結びつけら
れた相互接続上の遅延を計算できるように、制御機構１
０３５内に入力される。
【００３４】検出器１０２５および１０３０は、ディジ
タルシステム内の各スキュー除去サブシステム、例えば
１９２および１８０の出力端から直接入力を受信する。
検出器１０２５は、全ての「１」値を検出し、検出器１
０３０は全ての「０」値を検出する。検出器１０２５お
よび１０３０の出力１０８０ａおよび１０８０ｂはそれ
ぞれ、制御機構１０３５がディジタルシステム内の各並
列入力相互接続１４５ａおよび１４５ｂ間の遅延を計算
できるような形で、制御機構１０３５内に入力される。
【００３５】制御機構１０３５は、それぞれ検出器１０
１５，１０２０，１０２５および１０３０からの出力１
０７５ａ，１０７５ｂ，１０８０ａおよび１０８０ｂに
基づいて、スキューを補償し各並列相互接続上の出力を
整列させるのに必要とされる各入力相互接続についての
３ビット遅延値を決定する。制御機構１０３５により計
算されたこれら３ビット遅延値は、レジスタ１０５０お
よび１０５５内に供給され、レジスタ１０５０および１
０５５はそれぞれスキュー除去サブシステム１９２およ
び１８０に結合される。手短かに言うと、各レジスタに
ついて３ビット遅延値、および各相互接続について１つ
のレジスタが存在する。
【００３６】より具体的には、出力レジスタ１０５０の
最下位ビット１０９０ｃは、入力１４５ａのためのリタ
イミングサブシステム３０５（図３）の遅延付加入力端
３２０に結合され、一方、出力レジスタ１０５０のより
高位の２つの有意ビット１０９０ａおよび１０９０ｂ
は、入力１４５ａのためのそれぞれ粗スキュー除去サブ
システム３１０および３１５の遅延制御入力端３２５お
よび３３０に結合される。同様にして、出力レジスタ１
０５５の最下位ビット１０９５ｃは、入力１４５ｂのた
めのリタイミングサブシステム３０５（図３）の遅延付
加入力端３２０に結合され、一方、出力レジスタ１０５
５のより高位の２つの有意ビット１０９５ａおよび１０
９５ｂは、入力１４５ｂのためのそれぞれ粗スキュー除
去サブシステム３１０および３１５の遅延制御入力端３
２５および３３０に結合される。
【００３７】図１１は、図１０のスキュー除去制御機構
１３５内の制御機構１０３５の機能的ブロック図であ
る。制御機構１０３５は任意の適切な制御ユニットから
受信した信号１０８５によりイネーブルとなる。上述の
とおり、このような制御ユニットの１つが、本特許出願
と同じ譲受人に譲渡され本書に参考として取り入れてい
る「高速プレジオクロナス並列リンクを横断する自動初
期化および同調」という名称の米国特許出願第０９／２
４９，８２５号の中で開示されている。
【００３８】フェーズ状態レジスタ１０８７は、任意の
適切な制御ユニットからスキュー除去イネーブル信号１
０８５を受信したことに応答して、フェーズ１同調１４
１０（図１５）を開始するべく「フェーズ１開始」信号
をトリガーする。フェーズ状態レジスタ１０８７はま
た、選択段１０９１に対しフェーズ１同調１４１０また
はフェーズ２同調１４１５手順を指示するため、制御信
号１０８９を生成する。選択段１０９１は、次の目的の
ためセレクタ１０００（図１０）に対し制御信号１０４
０を出力する。フェーズ１同調手順１４１０（図１６）
においては、入力ラインはセレクタ１０００（図１０）
を使用してフェーズ１ライン選択レジスタ１０９３ａ
（図１１）により選択される。
【００３９】フェーズ２同調手順１４１５（図１７）に
おいては、入力ラインは、フェーズ２ライン選択レジス
タ１０９３ｂによって選択される（図１１）。選択段１
０９１は、フェーズ状態レジスタ１０８７からの信号１
０８９に基づいてレジスタ１０９３ａまたは１０９３ｂ
からのセレクタ１０００（図１０）のための選択値の供
給源を切換える。
【００４０】フェーズ１状態レジスタ１０８８ａは、フ
ェーズ１開始信号を受信し、フェーズ１ライン選択レジ
スタ１０９３ａ内への入力のための制御信号１０９２を
生成する。フェーズ１ラインセレクタ１０９４ａは、フ
ェーズ１ライン選択レジスタ１０９３ａ内に値が記憶さ
れている１つの相互接続と、フェーズ１状態レジスタ１
０８８ａからの遅延値を結びつける。好ましい実施形態
においては、フェーズ１ラインセレクタ１０９４ａは、
その制御値がフェーズ１ライン選択レジスタ１０９３ａ
の出力であるマルチプレクサである。
【００４１】フェーズ１状態レジスタ１０８８ａはま
た、遅延制御ビット３２０および３３０を提供するた
め、２つの最下位ビットの値を決定する（図３およびチ
ャート１参照）。最下位ビットは、ビット３２０と対応
し、次の最下位ビットはビット３３０と対応する。フェ
ーズ１状態レジスタ１０８８ａは、それぞれ検出器１０
１５および１０２０からの入力信号１０７５ａおよび１
０７５ｂに基づいて上述の値の決定を行う（図１０参
照）。
【００４２】フェーズ１同調１４１０が完了したとき、
フェーズ１状態レジスタは、フェーズ状態レジスタ１０
８７内への入力のため「フェーズ１完了」信号を生成
し、それに応答してフェーズ状態レジスタは、フェーズ
２同調１４１５を開始するため「フェーズ２開始」信号
を生成する。フェーズ２状態レジスタ１０８８ｂは、フ
ェーズ２ライン選択レジスタ１０９３ｂ内への入力のた
め制御信号１０９８を生成する。フェーズ２ラインセレ
クタ１０９４ｂは、フェーズ２状態レジスタ１０８８ｂ
からの遅延値を、フェーズ２ライン選択レジスタ１０９
３ｂ内に値が記憶されている１つの相互接続と結びつけ
る。好ましい実施形態においては、フェーズ２ラインセ
レクタ１０９４ｂはマルチプレクサであり、その制御値
はフェーズ２ライン選択レジスタ１０９３ｂの出力であ
る。
【００４３】フェーズ２ライン選択レジスタ１０９３ｂ
は、フェーズ２ラインセレクタ１０９４ｂがフェーズ２
ライン選択レジスタ１０９３ｂからの「選択」信号に基
づいてスキュー除去サブシステムの出力のうちの１つを
選択することを可能にする。好ましい実施形態において
は、フェーズ２ラインセレクタ１０９４ｂはマルチプレ
クサである。
【００４４】フェーズ２状態レジスタ１０８８ｂはま
た、遅延制御値３２５を提供するため最上位ビットの値
も決定する（図３およびチャート１参照）。フェーズ２
状態レジスタ１０８８ｂは、それぞれ検出器１０１５お
よび１０２０からの入力信号１０７５ａおよび１０７５
ｂに基づいて（図１０参照）およびそれぞれ検出器１０
２５および１０３０からの入力信号１０８０ａおよび１
０８０ｂ（図１０参照）から、上述の値の決定を行う。
【００４５】フェーズ２同調１４１５が完了したとき、
フェーズ２状態レジスタ１０８８ｂは、フェーズ状態レ
ジスタ１０８７内への入力のため「フェーズ２完了」信
号を生成し、それに応答してフェーズ状態レジスタは、
本発明によるスキュー除去同調手順の完了を表示する
「完了」信号を生成する。「完了」信号は、上述のとお
り、任意の適切な制御ユニットに対して生成され得る。
【００４６】図１２は、本発明による並列相互接続上を
伝搬する信号上のスキューを自動的に補正するための方
法の１実施形態のフローチャートを例示している。イネ
ーブル信号１０８５を制御機構１０３５が受信したとき
に起こる動作の開始１１０５で、スキュー除去制御機構
１３５はスキュー除去同調１１１５を開始する。スキュ
ー除去同調の間、スキュー除去制御機構１３５は、各並
列相互接続上のスキューについて補正するべく各相互接
続のための適切な遅延値を計算する。一旦図１５に飛ぶ
と、各相互接続のためのスキュー除去同調が、既知のス
キュー除去初期化パターン１４０５を受信し、フェーズ
１同調１４１０およびフェーズ２同調１４１５を実施す
るフェーズを含んでいることがわかる。１実施形態にお
いては、スキュー除去初期化パターンは１１１１ １１
１１ ００００である。
【００４７】基本的に、フェーズ１同調１４１０には、
個々の各相互接続上のスキューの量を決定し、スキュー
除去サブシステムの４つの出力の各々を整列させること
を含み、フェーズ２同調１４１５には、ディジタルシス
テム内の並列相互接続の間または中の異なるスキュー量
を補正するべく各相互接続に付加すべき遅延量を決定す
ることを含んでいる。フェーズ１同調およびフェーズ２
同調を実施するために、検出器１０１５，１０２０，１
０２５および１０３０は、既知のスキュー除去初期化パ
ターンをサーチする。観察されたスキュー量に基づい
て、自動スキュー除去システム１００は、全ての出力が
整列状態になるよう、各相互接続上の情報ビットを組み
立てる（すなわち、各相互接続上の信号に対して遅延を
付加する）。
【００４８】図１６は、フェーズ１同調１４１０のため
の方法の１実施形態のフローチャートを例示している。
フェーズ１同調の間、セレクタ１０００は、ディジタル
システム内でそれぞれ相互接続１４５ａまたは１４５ｂ
のうちの１つのものの出力１６０ａ−１６０ｄまたは１
６５ａ−１６５ｄを選択する（１５０５）。スキュー除
去制御機構１３５は次に検出器１０１５を用いて、選択
された入力ラインの出力１０７０ａ〜１０７０ｄが全て
「１」の値を有するか否かを決定する（１５１０）。出
力１０７０ａ〜１０７０ｄが全て「１」の値を有してい
ない場合、制御機構１０３５は、検出器１０１５からの
全ての「１」値を待ち続ける（１５１０）。しかしなが
ら、選択されたラインの出力１０７０ａ〜１０７０ｂが
全て「１」の値を有する場合には、スキュー除去制御機
構１３５は、選択された相互接続上で伝送された次の情
報ビットの出力１０７０ａ〜１０７０ｄが全て「１」の
値を有するか否かを、検出器１０１５を用いて決定する
（１５１５）。
【００４９】出力１０７０ａ−１０７０ｄがまさに全て
「１」の値を有する場合、制御機構１０３５は、「全て
の値が１ではない」条件を待ち続ける。換言すると、制
御機構１０３５は、検出器１０１５からの出力信号が消
えるまで待ち続ける。しかしながら、出力１０７０ａ〜
１０７０ｄが全て「１」の値をもたない場合、スキュー
除去制御機構１３５は、検出器１０２０を使用して、選
択された相互接続上で伝送された次の情報ビットの出力
１０７０ａ〜１０７０ｄが全て「０」値を有するか否か
を決定する（１５２０）。
【００５０】出力１０７０ａ〜１０７０ｄが全て「０」
値を有しない場合、遅延制御値は１だけ増分された状態
となる（１５２５）（すなわち、選択された相互接続上
の現遅延値が０Ｔである場合、このとき現遅延値は１Ｔ
となり、そうでなければ、現遅延値が１Ｔであるなら
ば、このとき現遅延値は２Ｔとなる等々…）。このと
き、スキュー除去制御機構１３５は、遅延させられた信
号についてステップ１５１０，１５１５および１５２０
を繰り返す。しかしながら、出力１０７０ａ〜１０７０
ｄがまさに全て「０」値を有する場合、選択された相互
接続のための同調は完了し、セレクタ１０００は、次の
相互接続を選択し（１５３０）、ディジタルシステム内
にもう相互接続が無くなるまで（１５３５）、１５１
０，１５１５，１５２０，１５２５，１５３０および１
５３５で手順を繰り返し、無くなった時点でフェーズ１
同調は完了する（１５４０）。
【００５１】図１７は、フェーズ２同調１４１５の１実
施形態の流れ図を例示している。フェーズ２同調の開始
時点１６００で、セレクタ１０００は、それぞれ相互接
続１４５ａまたは１４５ｂの出力１６０ａ〜１６０ｄま
たは１６５ａ〜１６５ｄを選択する（１６０２）。スキ
ュー除去制御機構１３５は、ディジタルシステム内の各
スキュー除去サブシステムの全ての出力１６０ａ〜１６
０ｄおよび１６５ａ〜１６５ｄが全て「１」値を有する
か否かを決定する（１６０５）ため、検出器１０２５を
用いる。全ての出力１６０ａ〜１６０ｄおよび１６５ａ
〜１６５ｄが全て「１」の値を有していない場合、制御
機構１０３５は、（ステップ１６０５で示されているよ
うに）検出器１０２５から検出される全「１」を待ち続
ける。しかしながら、各スキュー除去サブシステムの全
ての出力１６０ａ〜１６０ｄおよび１６５ａ〜１６５ｄ
が全て「１」の値を有する場合、スキュー除去制御機構
１３５は、検出器１０２５を用いて、並列相互接続上で
伝送される次の情報ビットの全ての出力１６０ａ〜１６
０ｄおよび１６５ａ〜１６５ｄが全て「１」の値を有す
るか否かを決定する。
【００５２】全ての出力１６０ａ〜１６０ｄおよび１６
５ａ〜１６５ｄがまさに全て「１」の値を有する場合、
制御機構１０３５は、「全ての値が１でない」条件を待
ち続ける。換言すると、制御機構１０３５は、検出器１
０２５からの出力信号が消えるまで待ち続ける。しかし
ながら、各スキュー除去サブシステムの全ての出力１６
０ａ〜１６０ｄおよび１６５ａ〜１６５ｄが全て「１」
の値をもたない場合、スキュー除去制御機構１３５は次
に、検出器１０３０を用いて、並列相互接続上で伝送さ
れる次の情報ビットの全ての出力１６０ａ〜１６０ｄお
よび１６５ａ〜１６５ｄが全て「０」を有するか否かを
決定する。
【００５３】ステップ１６１５では、検出器１０３０が
「全ゼロ」条件を検出しなかった場合、制御機構１０３
５は次に検出器１０１５および１０２０の出力を見る
（すなわちそれぞれ信号ライン１０７５ａおよび１０７
５ｂ）。ステップ１６２０で、「００００」が検出器１
０２０によって検出された場合には、遅延制御３ビット
のうち最上位のビットは「１」にセットされ（１６２
５）、このことはすなわち、４Ｔ遅延が相互接続に付加
されることを意味している（例えば、０Ｔ遅延値は４Ｔ
遅延値になり；１Ｔ遅延値は５Ｔ遅延値になり；２Ｔ遅
延値は６Ｔ遅延値になり；３Ｔ遅延値は７Ｔ遅延値にな
る等々…）。
【００５４】ステップ１６２０で、「１１１１」が検出
器１０１５により検出された場合には、ステップ１６０
２で選択された相互接続（ライン）はすでにその他の並
列相互接続と整列状態にあることから、遅延制御は変更
されない。このとき、セレクタ１０００は、次の相互接
続を選択し（１６３０）、ステップ１６０５〜１６３０
は、全ての他の並列相互接続と次の相互接続を整列させ
るべく反復される。
【００５５】ステップ１６１５で、検出器１０３０が全
ゼロ（「００００…０」）を検出した場合、フェーズ２
同調は終了させられる（１６３５）。図１２に戻ると、
スキュー除去同調１１１５の完了後、自動スキュー除去
システム１００が入力ライン１４５ａおよび１４５ｂ上
で１ビット信号を受信する（１１２０）ことがわかる。
クロック回復サブシステム１０５および１９０は、並列
相互接続１４５ａおよび１４５ｂ上で１ビット時間Ｔよ
りも小さいすべてのスキューを補正する（１１２５）。
【００５６】図１３にさらに詳しく示されているよう
に、リタイミングサブシステム３０５は、（ｉ）スキュ
ー除去制御機構１３５により計算された１ビット遅延付
加３２０の値に基づき、０Ｔまたは１Ｔの信号に対し遅
延を付加し（１２１０）、（ii) 信号の１〜２展開を実
施し（１２１５）、(iii) 遅延され展開された信号の中
から２つの連続するビットを選択する（１２２０）。
【００５７】図１４に示されているように、粗スキュー
除去サブシステム１１０および１９１はこのとき、スキ
ュー除去制御機構１３５により計算された２ビット遅延
制御３２５および３３０の値に基づき、０Ｔ，２Ｔ，４
Ｔおよび６Ｔの量でリタイミングサブシステムから受信
した信号３２０に対しさらなる遅延を付加する（１３１
０）。さらに、粗スキュー除去制御機構１１０〜１９１
は、受信信号の１〜２展開を実施し（１３１５）、遅延
され展開された信号の中から２つの連続するビットを選
択する（１３２０）。
【００５８】かくして、自動スキュー除去システムによ
って実施される上述の方法の最終結果は、ディジタルシ
ステム内の全ての並列相互接続上の全ての出力端が整列
状態となり各出力端が対応する入力信号の伝送速度の４
分の１の伝送速度をもつような形でスキュー補正され
た、各相互接続上の信号の４ビット展開である。本発明
は、好ましい一実施形態および複数の変形実施形態を基
準にして特に示され記述されてきたが、当業者であれ
ば、本発明の精神および範囲から逸脱することなく形態
および細部のさまざまな変更を加えることが可能である
ことが理解できるだろう。
【図面の簡単な説明】
【図１】本発明の実施形態による自動スキュー除去シス
テムのブロック図である。
【図２】本発明による自動スキュー除去システムのため
のタイミング図を例示している。
【図３】本発明によるタイミング変更／スキュー除去サ
ブシステムのブロック図である。
【図４】本発明によるタイミング変更サブシステムの一
実施形態の概略図である。
【図５】タイミング変更サブシステムの一実施形態に収
納されたマルチプレクサのための入出力テーブルであ
る。
【図６】タイミング変更サブシステムのためのタイミン
グ図である。
【図７】本発明による粗スキュー除去サブシステムの一
実施形態の概略図である。
【図８】粗スキュー除去サブシステムの一実施形態の中
に収められたマルチプレクサのための入出力テーブルを
例示する図である。
【図９】粗スキュー除去サブシステムのためのタイミン
グ図を例示している。
【図１０】本発明の一実施形態によるスキュー除去制御
機構のブロック図である。
【図１１】各並列入力相互接続の間または中の遅延を計
算するための制御機構のブロック図である。
【図１２】単一のスキュー除去サブシステムのための本
発明の１つの動作方法を例示するフローチャートであ
る。
【図１３】リタイミングサブシステムの１つの動作方法
を例示するフローチャートである。
【図１４】粗スキュー除去サブシステムの１つの動作方
法を例示するフローチャートである。
【図１５】スキュー除去制御機構の１つの動作方法を例
示するフローチャートである。
【図１６】スキュー除去制御機構のフェーズ１の１つの
動作方法を例示するフローチャートである。
【図１７】スキュー除去制御機構のフェーズ２の１つの
動作方法を例示するフローチャートである。
【符号の説明】
１００…自動スキュー除去システム １０５，１９０…クロック再生サブシステム １１０，１９１…リタイミング／スキュー除去サブシス
テム １３５…スキュー除去制御機構 １４５ａ，１４５ｂ…入力ライン １６０ａ〜１６０ｄ…出力ライン １８０，１９２…スキュー除去サブシステム ３０５…リタイミングサブシステム ３１０，３１５…粗スキュー除去サブシステム ３４５ａ，３４５ｂ…入力信号 ４１０，４１５，４２５，４３０…レジスタ ４２０…マルチプレクサ ７０５，７１０，７１５，７２０，７２５，７３０…レ
ジスタ ７３５…マルチプレクサ １０００…セレクタ １０１５，１０２０，１０２５，１０３０…検出器 １０３５…制御機構 １０５０，１０５５…レジスタ １０８７…フェーズ状態レジスタ １０８８ａ…フェーズ１状態レジスタ １０８８ｂ…フェーズ２状態レジスタ １０９１…選択段 １０９３ａ，１０９３ｂ…ライン選択レジスタ １０９４ｂ…ラインセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エル．ショーバー アメリカ合衆国，カリフォルニア 95014, クペーティーノ，リッジウェイ ドライブ 10139 (72)発明者 ラグー サストリー アメリカ合衆国，カリフォルニア 95051, サンタ クララ，キーリー ブルバード 1000，ナンバー 79 (72)発明者 田村 泰孝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ディジタルシステム用の高速並列相互接
    続の中で使用するための自動スキュー除去システムにお
    いて、各前記高速並列相互接続上でスキューを補正する
    ための遅延制御信号を受信するべく適合された自動スキ
    ュー除去システムであって、 １ビット時間未満のスキューを補正するための複数のク
    ロック再生サブシステムと、 各々対応する相互接続に結合され、１つのビット時間の
    整数倍のスキューをもつ該対応する相互接続上の信号が
    前記遅延制御信号に基づいて、その他の相互接続から受
    信されたその他のビットと整列させられるような形で、
    該対応する相互接続上の信号を展開し補正可能な、複数
    のリタイミング／スキュー除去サブシステムと、を備え
    る自動スキュー除去システム。
  2. 【請求項２】 各前記リタイミング／スキュー除去サブ
    システムが、 １ビット時間の整数倍だけ前記信号を遅延させ該信号を
    展開するためのリタイミングサブシステムと、 １ビット時間の２倍という整数倍だけ前記リタイミング
    サブシステムから受信した信号を遅延させ、該リタイミ
    ングサブシステムから受信した前記信号を展開するた
    め、該リタイミングサブシステムに結合された２つの粗
    スキュー除去サブシステムと、を備える請求項１に記載
    の自動スキュー除去システム。
  3. 【請求項３】 前記リタイミングサブシステムがセレク
    タと、 最大２ビット時間の遅延を伴って、前記対応する相互接
    続上で前記信号の１〜２の展開を実施するために結合さ
    れた複数のレジスタと、 前記レジスタに結合され、２つの展開された信号のうち
    の１つを選択可能なマルチプレクサであって、ここに、
    各展開された信号が、入力信号の２つの連続するビット
    を含み、２つの展開された信号の各々が、ゼロビット時
    間（０Ｔ）または１ビット時間（１Ｔ）離隔している、
    マルチプレクサと、を備える請求項２に記載の自動スキ
    ュー除去システム。
  4. 【請求項４】 前記粗スキュー除去サブシステムが、 最大８ビット時間の遅延を伴って、前記リタイミングサ
    ブシステムから受信した前記信号の１〜２の展開を実施
    するべく結合された複数のレジスタと、 前記レジスタに結合され、４つの展開された信号のうち
    の１つを選択可能なマルチプレクサであって、ここに、
    各展開された信号が入力信号の４つの連続するビットを
    含み、４つの展開された信号の各々が、ゼロビット時間
    （０Ｔ）、２ビット時間（２Ｔ）、４ビット時間（４
    Ｔ）または６ビット時間（６Ｔ）離隔している、マルチ
    プレクサと、を備える請求項３に記載の自動スキュー除
    去システム。
  5. 【請求項５】 前記クロック再生サブシステムが、 第１のラッチまたは第２のラッチの中に前記対応する相
    互接続上の入力信号からの各入力ビットをラッチするた
    めのインタリーブ回路と、 前記レジスタが入力信号から安定した入力値を捕捉する
    ような形で、前記第１のラッチおよび前記第２のラッチ
    内にパルス信号を提供するための位相補間器と、 前記パルス信号を生成するためのクロックユニットと、
    を備える請求項１に記載の自動スキュー除去システム。
  6. 【請求項６】 各並列相互接続の各々の上でスキューを
    補正するためにディジタルシステム用高速並列相互接続
    の中で使用するための自動スキュー除去システムであっ
    て、１ビット時間未満であるスキューについて補正され
    た相互接続上の信号を受信するべく適合された自動スキ
    ュー除去システムにおいて、 各前記相互接続がその上の信号を整列させるのに必要と
    する遅延の量を計算するためのスキュー除去制御機構
    と、 各対応する相互接続に結合され、スキューを有する前記
    相互接続上の信号を、該信号がその他の相互接続から受
    信されたその他のビットと整列させられるような形で展
    開し補正可能な複数のスキュー除去サブシステムと、を
    備えるシステム。
  7. 【請求項７】 各前記並列相互接続上のスキューを補正
    するためディジタルシステム用の高速並列相互接続内で
    使用するための自動スキュー除去システムにおいて、 各相互接続上の信号を整列させるのに各ラインが必要と
    する遅延の量を計算するためのスキュー除去制御機構
    と、 対応する相互接続上で１ビット時間未満のスキューを補
    正するための複数のクロック再生サブシステムと、 各々が、対応する相互接続上で前記スキュー除去制御機
    構および対応するクロック再生サブシステムに結合さ
    れ、最大８ビット時間（８Ｔ）の１つのビット時間の整
    数倍のスキューをもつ該対応する相互接続上の信号が、
    その他の相互接続から受信されたその他のビットと整列
    させられるような形で、該対応する相互接続上の信号を
    展開し補正可能な複数のリタイミング／スキュー除去サ
    ブシステムと、を備えるシステム。
  8. 【請求項８】 並列相互接続上で伝搬する信号上のスキ
    ューを自動補正するための方法であって１つの相互接続
    上の各信号が１ビット時間の整数倍のスキューを有す
    る、方法において、 前記相互接続の各々についてスキューを補正するための
    遅延制御値を計算する段階と、 前記遅延制御値に基づいて前記信号の各々に対し１ビッ
    ト時間の遅延の整数倍を提供する段階と、 前記信号の各々の速度を減少させるべく前記信号の各々
    を展開する段階と、を含んでなるスキューの自動補正方
    法。
  9. 【請求項９】 並列相互接続上で伝搬する信号上のスキ
    ューを自動補正するための方法であって相互接続上の信
    号の各々が１つの遅延制御値を有する方法において、 各相互接続上で１ビット未満のスキューについて補正す
    る段階、 前記遅延制御値に基づいて前記信号の各々に対し１ビッ
    ト時間から８ビット時間（８Ｔ）までの遅延の整数倍を
    提供する段階と、 前記信号の各々の速度を減少させるべく前記信号の各々
    を展開する段階と、を含んでなる方法。
  10. 【請求項１０】 並列相互接続上で伝搬する信号上のス
    キューを自動補正するための方法において、 各相互接続上で１ビット時間未満のスキューについて補
    正する段階、 前記相互接続の各々についてスキューを補正するための
    遅延制御値を計算する段階、 前記遅延制御値に基づいて前記信号の各々に対し１ビッ
    ト時間から８ビット時間（８Ｔ）までの遅延の整数倍を
    提供する段階、および前記信号の各々の速度を減少させ
    るべく前記信号の各々を展開する段階と、を備えるスキ
    ューの自動補正方法。
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