JP2000268562A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が低下しても安定してワード線電位
に用いられる昇圧電圧を供給する。 【解決手段】 第２昇圧回路１６は、第１昇圧回路１５
が生成するワード線電位となる昇圧電源Ｖ_PPよりも高い
レベルの昇圧電圧Ｖ_PP＋αを生成し、静電容量素子１７
に電荷が蓄積される。電源電圧Ｖ_CCの低下によって昇圧
電圧Ｖ_PPがしきい値よりも低くとなると、制御信号出力
部１８から制御信号Ｃがスイッチング部１９に出力さ
れ、静電容量素子１７に蓄積されていた電荷が電源電圧
Ｖ_PPとして補給される。電源電圧Ｖ_PPがしきい値よりも
高くなると制御信号Ｃが停止され、スイッチング部１９
がＯＦＦとなる。昇圧電圧補償制御部ＳＨＣがこれらの
制御を繰り返すことにより、電源電圧Ｖ_CCが変動しても
昇圧電圧Ｖ_PPを安定して供給することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源供給の安定化
技術に関し、特に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における昇圧電源
の安定供給に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置においては、メモリセ
ルのＳ／Ｎを向上させるためにワード線電位を昇圧する
ワード線昇圧方式がある。

【０００３】このワード線昇圧方式の半導体集積回路装
置では、動作電圧である電源電圧Ｖ_CCを、該半導体集積
回路装置内部に設けられた昇圧電源回路によって昇圧
し、ワード線電位Ｖ_PPとして供給している。

【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３１
５〜Ｐ３２２があり、この文献には、ＤＲＡＭに設けら
れた昇圧電源回路方式が記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。

【０００６】すなわち、電源電圧Ｖ_CCが動作保証電圧よ
りも低くなった場合に、ワード線電位Ｖ_PPを生成する昇
圧電源回路の供給能力が不足することによりワード線電
位Ｖ_PPレベルが低下してしまい、半導体集積回路装置の
動作不良などを招く恐れがある。

【０００７】この電源電圧Ｖ_CCの低下は、たとえば、実
装されているプリント配線基板の配線抵抗によるもの
や、プリント配線基板に実装されている他の複数の半導
体集積回路装置が動作することによる電圧降下、あるい
は半導体集積回路装置の高速動作化による半導体チップ
内における消費電流の増加などによって発生することに
なる。

【０００８】本発明の目的は、電源電圧が低下しても安
定してワード線電位に用いられる昇圧電圧を供給するこ
とができる半導体集積回路装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、ワード線電位として動作電圧である電源電圧よりも
高い第１の高レベル電圧を電源電圧から生成する第１の
昇圧電源部と、第１の高レベル電圧がしきい値よりも低
くなった際に第１の高レベル電圧よりも高い第２の高レ
ベル電圧を出力し、第１の高レベル電圧として供給する
高レベル電圧補償制御手段とよりなる昇圧電源発生回路
を備えたものである。

【００１２】また、本発明の半導体集積回路装置は、前
記高レベル電圧補償制御手段が、第２の高レベル電圧を
電源電圧から生成する第２の昇圧電源部と、第１の高レ
ベル電圧の電圧レベルをモニタし、第１の高レベル電圧
がしきい値よりも低下した際に制御信号を出力する制御
信号出力部と、第１の高レベル電圧が出力される該第１
の昇圧電源部の出力部と第２の高レベル電圧が出力され
る第２の昇圧電源部の出力部との間に接続され、該制御
信号出力部の制御信号に基づいて第１の昇圧電源部の出
力部と第２の昇圧電源部の出力部との接続制御を行うス
イッチング部とよりなることを特徴とする半導体集積回
路装置。

【００１３】さらに、本発明の半導体集積回路装置は、
前記第２の昇圧電源部に、第２の昇圧電源部の出力部と
基準電位との間に接続され、該第２の昇圧電源部が生成
した第２の高レベル電圧の電荷を蓄積する静電容量素子
を設けたものである。

【００１４】以上のことにより、電源電圧が低下した場
合でも、高レベル電圧補償制御手段により供給能力を上
げることができるので、安定してワード線電位になどに
用いられる第１の高レベル電圧を供給することができ、
半導体集積回路装置の信頼性を向上することができる。

【００１５】また、高レベル電圧補償制御手段によって
電源電圧を低くしても第１の高レベル電圧を安定して供
給できるので、半導体集積回路装置の保証動作電圧をよ
り低くでき、半導体集積回路装置の性能を向上すること
ができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられた昇圧電源回路のブロック図、図３
は、本発明の一実施の形態による昇圧電源回路に設けら
れた第１昇圧回路における回路図、図４は、本発明の一
実施の形態による昇圧電源回路に設けられた基準発生電
圧回路の回路図、図５は、本発明の一実施の形態による
昇圧電源回路が生成する昇圧電圧と電源電圧との説明図
である。

【００１８】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１には、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リマット２が設けられている。

【００１９】このメモリマット２には、ワードドライバ
３およびローデコーダ４が接続されており、ワードドラ
イバ３はローデコーダ４の出力を受けてワード線に選択
パルス電圧を与え、ローデコーダ４はメモリマット２の
内、ロー（行）方向のワード線を選択する。

【００２０】また、メモリマット２には、センスアンプ
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。

【００２１】また、ローデコーダ４には、ローアドレス
バッファ８が接続されており、このローアドレスバッフ
ァ８は、ロー方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてローデコーダ４に出力
する。

【００２２】さらに、カラムデコーダ７には、カラムア
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。

【００２３】また、センスアンプ５には、制御回路１０
が接続されている。この制御回路１０は、データ入力バ
ッファ１１、データ出力バッファ１２とも接続されてい
る。

【００２４】制御回路１０は、センスアンプ５、データ
入力バッファ１１、およびデータ出力バッファ１２にお
けるデータのやり取りの制御を行う。データ入力バッフ
ァ１１は、入力データを所定のタイミングにより取り込
み、データ出力バッファ１２は、出力データを所定のタ
イミングによって出力する。

【００２５】さらに、メモリマット２、ロードライバ
３、およびローデコーダ４には、昇圧電源回路（昇圧電
源発生回路）１３が接続されており、センスアンプ５に
は、降圧電源回路１４が接続されている。

【００２６】昇圧電源回路１３は、メモリ１の動作電圧
となる、たとえば、1.８Ｖ程度の電源電圧Ｖ_CCを昇圧し
て、たとえば、3.５Ｖ程度の昇圧電圧（第１の高レベル
電圧）Ｖ_PPを生成する。

【００２７】この昇圧電圧Ｖ_PPを前述したメモリマット
２、ロードライバ３、ローデコーダ４に供給され、ワー
ド線電位などに用いられる。また、降圧電源回路１４
は、電源電圧Ｖ_CCを降圧して降圧電圧Ｖ_DLを生成し、メ
モリマット２に供給している。

【００２８】昇圧電源回路１３の回路構成について、図
２〜図４を用いて説明する。

【００２９】昇圧電源回路１３は、図２に示すように、
第１昇圧回路（第１の昇圧電源部）１５、第２昇圧回路
（第２の昇圧電源部）１６、静電容量素子１７、制御信
号出力部１８、ならびにスイッチング部１９から構成さ
れている。

【００３０】第１昇圧回路１５は、前述したように3.５
Ｖ程度の昇圧電圧Ｖ_PPレベルの電圧を生成し、第２昇圧
回路１６は、昇圧電圧Ｖ_PPよりも高い、昇圧電圧（第２
の高レベル電圧）Ｖ_PP＋αレベルの電圧を生成する。こ
の昇圧電圧Ｖ_PP＋αは、たとえば、昇圧電圧Ｖ_PPよりも
１０％程度高い電圧レベルである。

【００３１】第１昇圧回路１５、第２昇圧回路１６に
は、電源電圧Ｖ_CCが供給されており、この電源電圧Ｖ_CC
を昇圧して昇圧電圧Ｖ_PP，Ｖ_PP＋αをそれぞれ生成す
る。第１昇圧回路１５の出力部には、スイッチング部１
９の一方の接続部、および制御信号出力部１８の一方の
入力部が接続されている。

【００３２】第２昇圧回路１９の出力部には、静電容量
素子１７の一方の接続部が接続されており、この静電容
量素子１７の他方の接続部には、基準電位Ｖ_SSが接続さ
れている。

【００３３】静電容量素子１７は、第２昇圧回路１６が
生成した昇圧電圧Ｖ_PP＋αにおける電荷の蓄積を行う。
また、制御信号出力部１８の他方の入力部には、基準電
圧（しきい値）Ｖ_PPｄｔｃが入力されており、この制御
信号出力部の出力部には、スイッチング部１９の制御部
が接続されている。

【００３４】制御信号出力部１８は、第１昇圧回路１５
から出力される昇圧電圧Ｖ_PPと基準電圧Ｖ_PPｄｔｃとの
比較を行い、基準電圧Ｖ_PPｄｔｃが高い場合には、制御
信号Ｃを出力する。スイッチング部１９は、制御部に入
力される信号に基づいてＯＮ／ＯＦＦ（導通／非道通）
の制御を行う。

【００３５】そして、これら第２昇圧回路１６、静電容
量素子１７、制御信号出力部１８、およびスイッチング
部１９によって昇圧電圧補償制御部（高レベル電圧補償
制御手段）ＳＨＣが構成されている。

【００３６】制御信号出力部１８は、コンパレータＰ、
抵抗Ｒ１，Ｒ２、ならびに基準電圧発生回路ＶＲから構
成されている。抵抗Ｒ１，Ｒ２は、昇圧電圧Ｖ_PPと基準
電位Ｖ_SSとの間に直列接続されており、これら抵抗Ｒ
１，Ｒ２によって分圧された電圧がコンパレータＰの一
方の入力部に入力されるように接続されている。

【００３７】また、コンパレータＰの他方の入力部の入
力部には、基準電圧発生回路ＶＲによって生成された基
準電圧Ｖ_PPｄｔｃが入力されており、コンパレータＰ
は、抵抗Ｒ１，Ｒ２によって分圧された昇圧電圧Ｖ_PPの
電圧と基準電圧Ｖ_PPｄｔｃとの比較を行う。

【００３８】この基準電圧発生回路ＶＲは、図３に示す
ように、たとえば、トランジスタＴｒ１〜Ｔｒ３、抵抗
ＲＲ１〜ＲＲ３からなり、温度補償も考慮されたバンド
ギャップ基準電圧形などの一般的な回路から構成されて
いる。

【００３９】また、基準電圧発生回路ＶＲの回路構成
は、バッドギャップ基準電圧形以外でもよく、たとえ
ば、出力分圧比形やしきい値電圧基準形などの高精度な
基準電圧を生成する回路構成であればよい。

【００４０】さらに、スイッチング部１９は、トランジ
スタやセレクタなどの一般的なスイッチング素子または
回路から構成されている。

【００４１】これら第１昇圧回路１５における回路構成
の一例を図４に示す。

【００４２】第１昇圧回路１５は、ディテクタ部２０、
リングオシレータ２１、ならびに昇圧部２２から構成さ
れている。ディテクタ部２０は、該第１昇圧回路１５が
生成した昇圧電圧Ｖ_PPのレベルをモニタし、リングオシ
レータ２１の動作制御を行う。

【００４３】また、リングオシレータ２１は、所定の周
波数のパルスを生成し、昇圧部２２は、該リングオシレ
ータ２１が生成したパルスを用いてポンピング動作から
昇圧を行い、昇圧電圧Ｖ_PPを生成する。

【００４４】ディテクタ部２０は、ＰチャネルＭＯＳで
あるトランジスタＴ１〜Ｔ６、ＮチャネルＭＯＳのトラ
ンジスタＴ７〜Ｔ１４、インバータＶ１，Ｖ２、否定論
理積回路ＮＤ１、および否定論理和回路ＮＲ１からな
り、リングオシュレータ２１は、インバータＶ３〜Ｖ６
からなる一般的な回路構成である。

【００４５】さらに、昇圧部２２は、ＰチャネルＭＯＳ
のトランジスタＴ１５〜Ｔ１８、ＮチャネルＭＯＳのト
ランジスタＴ１９〜２５、インバータＶ７、否定論理和
回路ＮＲ２、否定論理積回路ＮＤ２、ならびにポンピン
グキャパシタＣＰからなる一般的な回路構成となってい
る。

【００４６】これらディテクタ部２０、リングオシレー
タ２１、ならびに昇圧部２２において、昇圧電圧Ｖ
_PPは、ディテクタ部２０によって検出され、そのレベル
が低い場合にはリングオシレータ２１が動作を開始し、
昇圧部のポンピングキャパシタＣＰを駆動させて負荷に
電荷を供給し、昇圧電圧Ｖ_PPレベルを上昇させる。

【００４７】そして、ある電圧レベルに達すると、ディ
テクタ部２０によってリングオシレータ２１がＯＦＦさ
れ、ポンピングキャパシタＣＰによるチャージポンプが
停止される。また、ここでは、第１昇圧回路１５の回路
構成について説明したが、第２昇圧回路１６における回
路構成も生成される電圧レベルが異なる以外は同様であ
る。

【００４８】次に、本実施の形態の作用について、図２
および図５を用いて説明する。

【００４９】まず、電源電圧Ｖ_CCが安定している通常の
状態では、図２に示すように、第１昇圧回路１５によっ
て生成された昇圧電圧Ｖ_PPが供給されている。この第１
昇圧回路１５から出力される昇圧電圧Ｖ_PPは、基準電圧
Ｖ_PPｄｔｃよりも高レベルになっているのでスイッチン
グ部１９は非道通となっている。

【００５０】ここで、図５における基準電圧ＶＰＰｄｔ
ｃは、制御信号出力部１８におけるコンパレータＰの一
方の入力部に入力される実際の電圧レベル（抵抗Ｒ１，
Ｒ２による分圧レベル）を示したものではなく、昇圧電
圧ＶＰＰにおけるしきい値となる電圧レベルを示したも
のである。

【００５１】また、第２昇圧回路１６においても、ディ
テクタ部によって予め設定された電圧以下になるとリン
グオシュレータが動作され、ある電圧以上になるとリン
グオシュレータの動作を停止させることによって昇圧部
が昇圧電圧Ｖ_PP＋αの電圧レベルを生成しており、第２
昇圧回路１６によって生成された昇圧電圧Ｖ_PP＋αは静
電容量素子１７に蓄積されている。

【００５２】そして、電源電圧Ｖ_CCが低下すると、それ
につられて昇圧電源Ｖ_PPも低下することになる。この電
源電圧Ｖ_CCの低下は、実装されているプリント配線基板
の配線抵抗によるものや、他の複数の半導体集積回路装
置が動作することによる電圧降下、あるいはメモリ１の
半導体チップ内における消費電流の増加などがある。

【００５３】この電源電圧Ｖ_CCの電圧降下によって昇圧
電圧Ｖ_PPが、基準電圧Ｖ_PPｄｔｃよりも低いレベルとな
ると、制御信号出力部１８からはＨｉレベルの制御信号
Ｃがスイッチング部１９に出力される。

【００５４】この制御信号Ｃが、スイッチング部１９の
制御部に入力されると、該スイッチング部１９はＯＮと
なり、第１昇圧回路１５の出力部と、第２昇圧回路１６
の出力部とが接続され、静電容量素子１７に蓄積されて
いた電荷がスイッチング部１９を介して電源電圧Ｖ_PPと
して出力される。

【００５５】静電容量素子１７に蓄積されていた電荷が
供給されることにより、電源電圧Ｖ_PPのレベルは上昇
し、この電源電圧Ｖ_PPが基準電圧Ｖ_PPｄｔｃよりも高く
なると、制御信号出力部１８がＬｏレベルの制御信号を
出力することによってスイッチング部１９がＯＦＦとな
る。

【００５６】よって、電源電圧Ｖ_CCが低下した場合に
は、これらの制御を繰り返すことによって昇圧電源Ｖ_PP
電圧レベルをほぼ一定に保たれることになる。また、電
源電圧Ｖ_CCがる一定レベルまで回復すると、第１昇圧回
路１５が生成する昇圧電源Ｖ_PPだけで安定して供給でき
ることになるので、制御信号出力部１８からは、Ｌｏレ
ベルの制御信号Ｃが出力されることになる。

【００５７】それにより、本実施の形態では、昇圧電源
回路１３に、昇圧電圧補償制御部を設けたことにより、
昇圧電圧Ｖ_PPレベルが低くなるとスイッチング部１９を
介して諸鬱電圧Ｖ_PP＋αを供給することができるので、
電源電圧Ｖ_CCが低下しても安定して昇圧電圧Ｖ_PPを供給
することができる。

【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５９】たとえば、前記実施の形態においては、第
２昇圧回路における昇圧電圧ＶＰＰ＋αの出力部に電容
量素子を接続した構成としたが、この静電容量素子を第
２昇圧回路の出力部に接続せず、第２昇圧回路の出力を
直接昇圧電圧ＶＰＰに出力する構成としてもよい。

【００６０】これによっても、電源電圧Ｖ_CCが低下して
も安定して昇圧電圧Ｖ_PPを供給することができる。

【００６１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６２】（１）本発明によれば、高レベル電圧補償
制御手段により、ワード線電位になどに用いられる第１
の高レベル電圧が低下した場合でも、第２の高電圧レベ
ルを補給することによって供給能力を上げることができ
るので、安定して第１の高レベル電圧を供給することが
できる。

【００６３】（２）また、本発明では、高レベル電圧補
償制御手段によって、電源電圧を低くしても第１の高レ
ベル電圧を安定して供給できるので、半導体集積回路装
置の保証動作電圧をより低くすることが可能となる。

【００６４】（３）さらに、本発明においては、上記
（１）、（２）により、半導体集積回路装置における低
電圧動作のマージンを大きくきるので信頼性を向上で
き、半導体集積回路装置の性能を向上することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
た昇圧電源回路のブロック図である。

【図３】本発明の一実施の形態による昇圧電源回路に設
けられた基準電圧回路の回路図である。

【図４】本発明の一実施の形態による昇圧電源回路に設
けられた第１昇圧回路における回路図である。

【図５】本発明の一実施の形態による昇圧電源回路が生
成する昇圧電圧と電源電圧との説明図である。

【符号の説明】

１ メモリ（半導体集積回路装置） ２ メモリマット ３ ワードドライバ ４ ローデコーダ ５ センスアンプ ６ カラムドライバ ７ カラムデコーダ ８ ローアドレスバッファ ８ カラムアドレスバッファ １０ 制御回路 １１ データ入力バッファ １２ データ出力バッファ １３ 昇圧電源回路（昇圧電源発生回路） １４ 降圧電源回路 １５ 第１昇圧回路（第１の昇圧電源部） １６ 第２昇圧回路（第２の昇圧電源部） １７ 静電容量素子 １８ 制御信号出力部 １９ スイッチング部 ２０ ディテクタ部 ２１ リングオシレータ ２２ 昇圧部 ＳＨＣ 昇圧電圧補償制御部（高レベル電圧補償制御手
段） Ｐ コンパレータ Ｒ１，Ｒ２ 抵抗 ＶＲ 基準電圧発生回路 Ｔｒ１〜Ｔｒ３ トランジスタ ＲＲ１〜ＲＲ３ 抵抗 Ｔ１〜Ｔ２５ トランジスタ Ｖ１〜Ｖ７ インバータ ＮＤ１，ＮＤ２ 否定論理積回路 ＮＲ１，ＮＲ２ 否定論理和回路 ＣＰ ポンピングキャパシタ Ｖ_PP 昇圧電圧（第１の高レベル電圧） Ｖ_PP＋α 昇圧電圧（第２の高レベル電圧） Ｖ_PPｄｔｃ 基準電圧（しきい値） Ｖ_CC 電源電圧 Ｖ_SS 基準電位

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 外所 正弥 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 田中 洋介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA03 BA13 BA27 CA10 5F038 BB04 BB06 BB08 EZ20 5H410 BB02 BB04 CC02 DD02 EA11 EA32 EB01 EB14 EB37 FF03 FF25 5H730 AS01 AS04 BB02 BB57 DD04 DD12 DD26 FG01 FG25 XX02 XX13 XX33

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ワード線電位として動作電圧である電源
   電圧よりも高い第１の高レベル電圧が供給される半導体
   集積回路装置であって、 第１の高レベル電圧を電源電圧から生成する第１の昇圧
   電源部と、 第１の高レベル電圧がしきい値よりも低くなった際に第
   １の高レベル電圧よりも高い第２の高レベル電圧を出力
   し、第１の高レベル電圧として供給する高レベル電圧補
   償制御手段とよりなる昇圧電源発生回路を備えたことを
   特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記高レベル電圧補償制御手段が、 第２の高レベル電圧を電源電圧から生成する第２の昇圧
   電源部と、 第１の高レベル電圧の電圧レベルをモニタし、第１の高
   レベル電圧がしきい値よりも低下した際に制御信号を出
   力する制御信号出力部と、 第１の高レベル電圧が出力される前記第１の昇圧電源部
   の出力部と、第２の高レベル電圧が出力される前記第２
   の昇圧電源部の出力部との間に接続され、前記制御信号
   出力部の制御信号に基づいて前記第１の昇圧電源部の出
   力部と前記第２の昇圧電源部の出力部との放電制御を行
   うスイッチング部とよりなることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、前記第２の昇圧電源部に、前記第２の昇圧電源部
   の出力部と基準電位との間に接続され、前記第２の昇圧
   電源部が生成した第２の高レベル電圧の電荷を蓄積する
   静電容量素子を設けたことを特徴とする半導体集積回路
   装置。