JP2000269350A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000269350A JP2000269350A JP11069916A JP6991699A JP2000269350A JP 2000269350 A JP2000269350 A JP 2000269350A JP 11069916 A JP11069916 A JP 11069916A JP 6991699 A JP6991699 A JP 6991699A JP 2000269350 A JP2000269350 A JP 2000269350A
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Abstract
(57)【要約】
【課題】コレクタ領域の不純物濃度を高くせずに、コレ
クタ抵抗が低減された半導体装置およびその製造方法を
提供する。 【解決手段】半導体基板１、２表層に形成された第１導
電型コレクタ領域５と、前記コレクタ領域表層の一部に
形成された第２導電型ベース領域７、８と、前記ベース
領域表層の一部に形成された第１導電型エミッタ領域１
０と、前記コレクタ領域表層に、前記ベース領域と所定
の間隔をあけて形成された第１導電型コレクタ取り出し
領域９とを有し、前記コレクタ取り出し領域は、前記エ
ミッタ領域表面および前記ベース領域表面よりも低く形
成されている半導体装置およびその製造方法。
クタ抵抗が低減された半導体装置およびその製造方法を
提供する。 【解決手段】半導体基板１、２表層に形成された第１導
電型コレクタ領域５と、前記コレクタ領域表層の一部に
形成された第２導電型ベース領域７、８と、前記ベース
領域表層の一部に形成された第１導電型エミッタ領域１
０と、前記コレクタ領域表層に、前記ベース領域と所定
の間隔をあけて形成された第１導電型コレクタ取り出し
領域９とを有し、前記コレクタ取り出し領域は、前記エ
ミッタ領域表面および前記ベース領域表面よりも低く形
成されている半導体装置およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを含有する半導体装置およびその製造方法に関
し、特に、コレクタ領域がエミッタ領域の下部に形成さ
れている縦型バイポーラトランジスタの、コレクタ取り
出し領域の抵抗が低減された半導体装置およびその製造
方法に関する。
ジスタを含有する半導体装置およびその製造方法に関
し、特に、コレクタ領域がエミッタ領域の下部に形成さ
れている縦型バイポーラトランジスタの、コレクタ取り
出し領域の抵抗が低減された半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】図７に、コレクタ領域がベース領域を介
してエミッタ領域の下部に形成された縦型（ｖｅｒｔｉ
ｃａｌ）のｐｎｐバイポーラトランジスタ（以下、ｖ−
ｐｎｐトランジスタとする。）の構造を示す。図７のｖ
−ｐｎｐトランジスタは、ｐ型半導体基板１上層のｎ型
シリコン層（エピタキシャル層）２に形成されており、
例えばｎｐｎ型バイポーラトランジスタやＭＯＳトラン
ジスタ等、他の素子と同一基板上に形成することが可能
である。他の素子との分離領域にはＬＯＣＯＳ３、およ
びその下層の素子分離拡散層（素子分離埋め込み層）４
が形成されている。
してエミッタ領域の下部に形成された縦型（ｖｅｒｔｉ
ｃａｌ）のｐｎｐバイポーラトランジスタ（以下、ｖ−
ｐｎｐトランジスタとする。）の構造を示す。図７のｖ
−ｐｎｐトランジスタは、ｐ型半導体基板１上層のｎ型
シリコン層（エピタキシャル層）２に形成されており、
例えばｎｐｎ型バイポーラトランジスタやＭＯＳトラン
ジスタ等、他の素子と同一基板上に形成することが可能
である。他の素子との分離領域にはＬＯＣＯＳ３、およ
びその下層の素子分離拡散層（素子分離埋め込み層）４
が形成されている。
【０００３】ｎ型エピタキシャル層２にはｐ型コレクタ
領域５が形成されている。ｐ型コレクタ領域５は、半導
体基板１の表層に形成されたｎ型埋め込み層６により、
周囲と分離されている。ｐ型コレクタ領域５の表層に、
真性ベース領域７とグラフトベース領域８からなるｎ型
ベース領域、およびｐ型コレクタ取り出し領域（プラグ
イン領域）９が形成されている。真性ベース領域７の表
層にはｐ型エミッタ領域１０が形成されている。ｐ型コ
レクタ取り出し領域９およびｐ型エミッタ領域１０の上
層には、それぞれｐ型ポリシリコン層１１が形成されて
いる。また、ｎ型エピタキシャル層２の上層には酸化膜
１２が、ｐ型ポリシリコン層１１の上層には酸化膜１３
がそれぞれ形成されている。
領域５が形成されている。ｐ型コレクタ領域５は、半導
体基板１の表層に形成されたｎ型埋め込み層６により、
周囲と分離されている。ｐ型コレクタ領域５の表層に、
真性ベース領域７とグラフトベース領域８からなるｎ型
ベース領域、およびｐ型コレクタ取り出し領域（プラグ
イン領域）９が形成されている。真性ベース領域７の表
層にはｐ型エミッタ領域１０が形成されている。ｐ型コ
レクタ取り出し領域９およびｐ型エミッタ領域１０の上
層には、それぞれｐ型ポリシリコン層１１が形成されて
いる。また、ｎ型エピタキシャル層２の上層には酸化膜
１２が、ｐ型ポリシリコン層１１の上層には酸化膜１３
がそれぞれ形成されている。
【０００４】次に、図７に示す、上記の従来のｖ−ｐｎ
ｐトランジスタを製造する方法について説明する。ま
ず、ｐ型半導体基板１の表層にｎ型不純物を拡散させ、
ｎ型埋め込み層６を形成する。ｎ型埋め込み層６が形成
されたｐ型半導体基板１上に、ｎ型シリコンをエピタキ
シャル成長させ、ｎ型エピタキシャル層２を形成する。
ｎ型エピタキシャル層２の上層に、熱酸化膜を介してシ
リコン窒化膜を形成してから、例えばＲＩＥ（リアクテ
ィブイオンエッチング）を行い、ＬＯＣＯＳ３形成領域
のシリコン窒化膜を除去する。シリコン窒化膜をマスク
としてｎ型エピタキシャル層２を熱酸化すると、ＬＯＣ
ＯＳ３が形成される。
ｐトランジスタを製造する方法について説明する。ま
ず、ｐ型半導体基板１の表層にｎ型不純物を拡散させ、
ｎ型埋め込み層６を形成する。ｎ型埋め込み層６が形成
されたｐ型半導体基板１上に、ｎ型シリコンをエピタキ
シャル成長させ、ｎ型エピタキシャル層２を形成する。
ｎ型エピタキシャル層２の上層に、熱酸化膜を介してシ
リコン窒化膜を形成してから、例えばＲＩＥ（リアクテ
ィブイオンエッチング）を行い、ＬＯＣＯＳ３形成領域
のシリコン窒化膜を除去する。シリコン窒化膜をマスク
としてｎ型エピタキシャル層２を熱酸化すると、ＬＯＣ
ＯＳ３が形成される。
【０００５】シリコン窒化膜を除去し、ｐ型コレクタ領
域５および素子分離埋め込み層４を形成する領域にそれ
ぞれ開口を有するフォトレジストを形成する。フォトレ
ジストをマスクとして、ｐ型不純物（例えばホウ素）を
イオン注入する。フォトレジストを除去してから、熱処
理を行って不純物を拡散させることにより、ｐ型コレク
タ領域５および素子分離埋め込み層４が形成される。
域５および素子分離埋め込み層４を形成する領域にそれ
ぞれ開口を有するフォトレジストを形成する。フォトレ
ジストをマスクとして、ｐ型不純物（例えばホウ素）を
イオン注入する。フォトレジストを除去してから、熱処
理を行って不純物を拡散させることにより、ｐ型コレク
タ領域５および素子分離埋め込み層４が形成される。
【０００６】次に、真性ベース領域７およびグラフトベ
ース領域８を形成する。ｎ型エピタキシャル層２の上層
に、例えばＣＶＤ法によりシリコン酸化膜１２を形成す
る。エミッタ形成領域およびｐ型コレクタ取り出し領域
９の形成領域にそれぞれ開口を有するフォトレジストを
形成する。フォトレジストをマスクとしてエッチングを
行い、酸化膜１２にコンタクトホール１４を形成する。
ース領域８を形成する。ｎ型エピタキシャル層２の上層
に、例えばＣＶＤ法によりシリコン酸化膜１２を形成す
る。エミッタ形成領域およびｐ型コレクタ取り出し領域
９の形成領域にそれぞれ開口を有するフォトレジストを
形成する。フォトレジストをマスクとしてエッチングを
行い、酸化膜１２にコンタクトホール１４を形成する。
【０００７】続いて、コンタクトホール１４内を含む全
面にポリシリコン層１１を形成し、ポリシリコン層１１
にｐ型不純物のイオン注入を行う。さらに、ｐ型ポリシ
リコン層１１に例えばＲＩＥを行って、エミッタ電極取
り出し用あるいはコレクタ電極取り出し用にパターニン
グする。その後、ｐ型ポリシリコン層１１の上層に酸化
膜１３を形成する。
面にポリシリコン層１１を形成し、ポリシリコン層１１
にｐ型不純物のイオン注入を行う。さらに、ｐ型ポリシ
リコン層１１に例えばＲＩＥを行って、エミッタ電極取
り出し用あるいはコレクタ電極取り出し用にパターニン
グする。その後、ｐ型ポリシリコン層１１の上層に酸化
膜１３を形成する。
【０００８】次に、熱処理を行ってｐ型ポリシリコン層
１１中のｐ型不純物を拡散させ、ｐ型エミッタ領域１０
およびｐ型コレクタ取り出し領域（プラグイン領域）を
形成する。酸化膜１３の上層に、エミッタ、ベースおよ
びコレクタの各電極パターンを有するフォトレジストを
形成する。フォトレジストをマスクとして酸化膜１３に
エッチングを行い、電極形成用のコンタクトホールを形
成する。コンタクトホール内を含む全面に、アルミニウ
ム等の金属層を例えばスパッタリングにより成膜する。
その後、金属層にエッチングを行い、各電極を形成する
と、図７に示す半導体装置が得られる。
１１中のｐ型不純物を拡散させ、ｐ型エミッタ領域１０
およびｐ型コレクタ取り出し領域（プラグイン領域）を
形成する。酸化膜１３の上層に、エミッタ、ベースおよ
びコレクタの各電極パターンを有するフォトレジストを
形成する。フォトレジストをマスクとして酸化膜１３に
エッチングを行い、電極形成用のコンタクトホールを形
成する。コンタクトホール内を含む全面に、アルミニウ
ム等の金属層を例えばスパッタリングにより成膜する。
その後、金属層にエッチングを行い、各電極を形成する
と、図７に示す半導体装置が得られる。
【０００９】図７に示す構造の半導体装置の上層には、
例えばシリコン窒化膜からなる保護膜（パッシベーショ
ン膜）等が、公知の技術により形成される。また、上記
のｖ−ｐｎｐトランジスタをｖ−ｎｐｎトランジスタと
同一基板上に形成する場合には、いくつかの工程を共有
化させることができる。例えば、ｖ−ｐｎｐトランジス
タのｐ型ポリシリコン層１１を形成あるいはパターニン
グする工程は、ｖ−ｎｐｎトランジスタのベース取り出
し用のｐ型ポリシリコン領域を形成、加工する工程と同
一の工程で行うことができる。また、ｐ型ポリシリコン
層１１から不純物を熱拡散させ、ｖ−ｐｎｐトランジス
タのｐ型エミッタ領域１０を形成する工程は、ｖ−ｎｐ
ｎトランジスタのグラフトベース領域を形成する工程と
同一の工程で行うことができる。
例えばシリコン窒化膜からなる保護膜（パッシベーショ
ン膜）等が、公知の技術により形成される。また、上記
のｖ−ｐｎｐトランジスタをｖ−ｎｐｎトランジスタと
同一基板上に形成する場合には、いくつかの工程を共有
化させることができる。例えば、ｖ−ｐｎｐトランジス
タのｐ型ポリシリコン層１１を形成あるいはパターニン
グする工程は、ｖ−ｎｐｎトランジスタのベース取り出
し用のｐ型ポリシリコン領域を形成、加工する工程と同
一の工程で行うことができる。また、ｐ型ポリシリコン
層１１から不純物を熱拡散させ、ｖ−ｐｎｐトランジス
タのｐ型エミッタ領域１０を形成する工程は、ｖ−ｎｐ
ｎトランジスタのグラフトベース領域を形成する工程と
同一の工程で行うことができる。
【００１０】
【発明が解決しようとする課題】上記のｖ−ｐｎｐトラ
ンジスタにおいては、ダブルポリシリコン構造のバイポ
ーラトランジスタ（ｖ−ｎｐｎトランジスタ）との混載
を前提として、製造フローが構築されている。したがっ
て、ｖ−ｐｎｐトランジスタのｐ型コレクタ領域５は素
子分離埋め込み層４と同一の工程で形成される。
ンジスタにおいては、ダブルポリシリコン構造のバイポ
ーラトランジスタ（ｖ−ｎｐｎトランジスタ）との混載
を前提として、製造フローが構築されている。したがっ
て、ｖ−ｐｎｐトランジスタのｐ型コレクタ領域５は素
子分離埋め込み層４と同一の工程で形成される。
【００１１】素子分離埋め込み層４は、不純物濃度が高
いほど素子分離特性が高くなる。しかしながら、不純物
濃度が高くなると結晶欠陥が発生しやすくなり、歩留り
の低下につながるため、半導体装置の信頼性の上で問題
となる。したがって、素子分離埋め込み層４の不純物濃
度は、結晶欠陥の発生がなく、また、素子間の分離が可
能となる範囲で設定される。
いほど素子分離特性が高くなる。しかしながら、不純物
濃度が高くなると結晶欠陥が発生しやすくなり、歩留り
の低下につながるため、半導体装置の信頼性の上で問題
となる。したがって、素子分離埋め込み層４の不純物濃
度は、結晶欠陥の発生がなく、また、素子間の分離が可
能となる範囲で設定される。
【００１２】一方、トランジスタ特性の一つである飽和
電圧は、コレクタ抵抗に依存して変動する。コレクタ抵
抗が小さいほど飽和電圧は低くなり、トランジスタの最
小動作電圧を低くすることが可能となる。したがって、
トランジスタの飽和電圧を低くして低消費電力化するに
は、コレクタ領域の不純物濃度を高くして、コレクタ抵
抗を小さくすることが有効な手段となる。
電圧は、コレクタ抵抗に依存して変動する。コレクタ抵
抗が小さいほど飽和電圧は低くなり、トランジスタの最
小動作電圧を低くすることが可能となる。したがって、
トランジスタの飽和電圧を低くして低消費電力化するに
は、コレクタ領域の不純物濃度を高くして、コレクタ抵
抗を小さくすることが有効な手段となる。
【００１３】しかしながら、上記のようにｖ−ｐｎｐト
ランジスタをｖ−ｎｐｎトランジスタと同一基板上に混
載する場合、ｐ型コレクタ領域５の不純物濃度は、同一
工程で形成される素子分離埋め込み層４の不純物濃度の
制約を受けることになる。素子分離埋め込み層４におけ
る結晶欠陥の発生を防止するためには、ｐ型コレクタ領
域５の不純物濃度を十分に高くすることができない。し
たがって、ｖ−ｐｎｐトランジスタにおいては、ｐ型コ
レクタ領域５の抵抗を低減させることが困難であり、最
小動作電圧を低下させることができないという問題があ
った。
ランジスタをｖ−ｎｐｎトランジスタと同一基板上に混
載する場合、ｐ型コレクタ領域５の不純物濃度は、同一
工程で形成される素子分離埋め込み層４の不純物濃度の
制約を受けることになる。素子分離埋め込み層４におけ
る結晶欠陥の発生を防止するためには、ｐ型コレクタ領
域５の不純物濃度を十分に高くすることができない。し
たがって、ｖ−ｐｎｐトランジスタにおいては、ｐ型コ
レクタ領域５の抵抗を低減させることが困難であり、最
小動作電圧を低下させることができないという問題があ
った。
【００１４】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、縦型バイポーラトラン
ジスタを含有する半導体装置において、コレクタ領域の
不純物濃度を上げずに、コレクタ抵抗を低減することが
できる半導体装置およびその製造方法を提供することを
目的とする。
のであり、したがって本発明は、縦型バイポーラトラン
ジスタを含有する半導体装置において、コレクタ領域の
不純物濃度を上げずに、コレクタ抵抗を低減することが
できる半導体装置およびその製造方法を提供することを
目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板と、前記半導体
基板表層に形成された第１導電型コレクタ領域と、前記
コレクタ領域表層の一部に形成された第２導電型ベース
領域と、前記ベース領域表層の一部に形成された第１導
電型エミッタ領域と、前記コレクタ領域表層に、前記ベ
ース領域と所定の間隔をあけて形成された第１導電型コ
レクタ取り出し領域とを有し、前記コレクタ取り出し領
域は、前記エミッタ領域表面および前記ベース領域表面
よりも低く形成されていることを特徴とする。
め、本発明の半導体装置は、半導体基板と、前記半導体
基板表層に形成された第１導電型コレクタ領域と、前記
コレクタ領域表層の一部に形成された第２導電型ベース
領域と、前記ベース領域表層の一部に形成された第１導
電型エミッタ領域と、前記コレクタ領域表層に、前記ベ
ース領域と所定の間隔をあけて形成された第１導電型コ
レクタ取り出し領域とを有し、前記コレクタ取り出し領
域は、前記エミッタ領域表面および前記ベース領域表面
よりも低く形成されていることを特徴とする。
【００１６】本発明の半導体装置は、好適には、前記第
１導電型はｐ型であり、前記第２導電型はｎ型であるこ
とを特徴とする。あるいは、本発明の半導体装置は、好
適には、前記第１導電型はｎ型であり、前記第２導電型
はｐ型であることを特徴とする。
１導電型はｐ型であり、前記第２導電型はｎ型であるこ
とを特徴とする。あるいは、本発明の半導体装置は、好
適には、前記第１導電型はｎ型であり、前記第２導電型
はｐ型であることを特徴とする。
【００１７】また、上記の目的を達成するため、本発明
の半導体装置は、半導体基板表層に形成された第１導電
型の第１のコレクタ領域と、前記第１のコレクタ領域表
層の一部に形成された第２導電型の第１のベース領域
と、前記第１の領域表層の一部に形成された第１導電型
の第１のエミッタ領域と、前記第１のコレクタ領域表層
に、前記第１のベース領域と所定の間隔をあけて形成さ
れた第１導電型の第１のコレクタ取り出し領域とを有す
る第１の能動素子と、前記第１のコレクタ領域と素子分
離絶縁膜を介して、前記半導体基板表層に形成された第
２導電型の第２のコレクタ領域と、前記第２のコレクタ
領域表層の一部に形成された第１導電型の第２のベース
領域と、前記第２のベース領域表層の一部に形成された
第２導電型の第２のエミッタ領域と、前記第２のコレク
タ領域表層に、前記第２のベース領域と所定の間隔をあ
けて形成された第２導電型の第２のコレクタ取り出し領
域とを有する第２の能動素子とを有し、前記第１のコレ
クタ取り出し領域は、前記第１のエミッタ領域表面およ
び前記第１のベース領域表面よりも低く形成されている
ことを特徴とする。
の半導体装置は、半導体基板表層に形成された第１導電
型の第１のコレクタ領域と、前記第１のコレクタ領域表
層の一部に形成された第２導電型の第１のベース領域
と、前記第１の領域表層の一部に形成された第１導電型
の第１のエミッタ領域と、前記第１のコレクタ領域表層
に、前記第１のベース領域と所定の間隔をあけて形成さ
れた第１導電型の第１のコレクタ取り出し領域とを有す
る第１の能動素子と、前記第１のコレクタ領域と素子分
離絶縁膜を介して、前記半導体基板表層に形成された第
２導電型の第２のコレクタ領域と、前記第２のコレクタ
領域表層の一部に形成された第１導電型の第２のベース
領域と、前記第２のベース領域表層の一部に形成された
第２導電型の第２のエミッタ領域と、前記第２のコレク
タ領域表層に、前記第２のベース領域と所定の間隔をあ
けて形成された第２導電型の第２のコレクタ取り出し領
域とを有する第２の能動素子とを有し、前記第１のコレ
クタ取り出し領域は、前記第１のエミッタ領域表面およ
び前記第１のベース領域表面よりも低く形成されている
ことを特徴とする。
【００１８】本発明の半導体装置は、好適には、前記第
１導電型はｐ型であり、前記第２導電型はｎ型であるこ
とを特徴とする。あるいは、本発明の半導体装置は、好
適には、前記第１導電型はｎ型であり、前記第２導電型
はｐ型であることを特徴とする。また、本発明の半導体
装置は、好適には、前記第２のコレクタ取り出し領域
は、前記第２のエミッタ領域表面および前記第２のベー
ス領域表面よりも低い位置にあることを特徴とする。
１導電型はｐ型であり、前記第２導電型はｎ型であるこ
とを特徴とする。あるいは、本発明の半導体装置は、好
適には、前記第１導電型はｎ型であり、前記第２導電型
はｐ型であることを特徴とする。また、本発明の半導体
装置は、好適には、前記第２のコレクタ取り出し領域
は、前記第２のエミッタ領域表面および前記第２のベー
ス領域表面よりも低い位置にあることを特徴とする。
【００１９】本発明の半導体装置は、好適には、前記半
導体基板上に形成された、前記第１のエミッタ領域に接
続する第１のエミッタ取り出し領域と、前記半導体基板
上に形成された、前記第２のベース領域に接続する第２
のベース取り出し領域とを有し、前記第１のエミッタ取
り出し領域と前記第２のベース取り出し領域は、同一の
導電体層からなることを特徴とする。
導体基板上に形成された、前記第１のエミッタ領域に接
続する第１のエミッタ取り出し領域と、前記半導体基板
上に形成された、前記第２のベース領域に接続する第２
のベース取り出し領域とを有し、前記第１のエミッタ取
り出し領域と前記第２のベース取り出し領域は、同一の
導電体層からなることを特徴とする。
【００２０】本発明の半導体装置は、好適には、前記半
導体基板上に、前記第１の能動素子および前記第２の能
動素子と前記素子分離絶縁膜を介して形成された第３の
能動素子を有し、前記第３の能動素子は、前記半導体基
板表層に所定の間隔をあけて形成されたソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
との間の前記半導体基板上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極とを有
することを特徴とする。
導体基板上に、前記第１の能動素子および前記第２の能
動素子と前記素子分離絶縁膜を介して形成された第３の
能動素子を有し、前記第３の能動素子は、前記半導体基
板表層に所定の間隔をあけて形成されたソース領域およ
びドレイン領域と、前記ソース領域と前記ドレイン領域
との間の前記半導体基板上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極とを有
することを特徴とする。
【００２１】本発明の半導体装置は、好適には、前記半
導体基板上に形成された、前記第１のエミッタ領域に接
続する第１のエミッタ取り出し領域と、前記半導体基板
上に形成された、前記第２のベース領域に接続する第２
のベース取り出し領域とを有し、前記第１のエミッタ取
り出し領域、前記第２のベース取り出し領域、および前
記ゲート電極は、同一の導電体層からなることを特徴と
する。
導体基板上に形成された、前記第１のエミッタ領域に接
続する第１のエミッタ取り出し領域と、前記半導体基板
上に形成された、前記第２のベース領域に接続する第２
のベース取り出し領域とを有し、前記第１のエミッタ取
り出し領域、前記第２のベース取り出し領域、および前
記ゲート電極は、同一の導電体層からなることを特徴と
する。
【００２２】これにより、縦型バイポーラトランジスタ
において、コレクタ領域の不純物濃度を上げなくてもコ
レクタ抵抗を低減させることが可能となる。したがっ
て、バイポーラトランジスタの飽和電圧を低下させるこ
とが可能となる。また、高濃度の不純物導入に伴う結晶
欠陥の発生を抑制することができる。製造工程の簡略化
のため、コレクタ領域が他の不純物拡散領域、例えば素
子分離埋め込み層と同一工程で形成される場合には、こ
れらの領域においても、高濃度の不純物導入に伴う結晶
欠陥の発生が抑制される。
において、コレクタ領域の不純物濃度を上げなくてもコ
レクタ抵抗を低減させることが可能となる。したがっ
て、バイポーラトランジスタの飽和電圧を低下させるこ
とが可能となる。また、高濃度の不純物導入に伴う結晶
欠陥の発生を抑制することができる。製造工程の簡略化
のため、コレクタ領域が他の不純物拡散領域、例えば素
子分離埋め込み層と同一工程で形成される場合には、こ
れらの領域においても、高濃度の不純物導入に伴う結晶
欠陥の発生が抑制される。
【００２３】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板表層に第１導
電型コレクタ領域を形成する工程と、前記コレクタ領域
表層の一部に第２導電型ベース領域を形成する工程と、
前記コレクタ領域表層に、前記ベース領域と所定の間隔
をあけて、凹部を形成する工程と、前記凹部に第１導電
型コレクタ取り出し領域を形成する工程と、前記ベース
領域表層の一部に第１導電型エミッタ領域を形成する工
程とを有することを特徴とする。
明の半導体装置の製造方法は、半導体基板表層に第１導
電型コレクタ領域を形成する工程と、前記コレクタ領域
表層の一部に第２導電型ベース領域を形成する工程と、
前記コレクタ領域表層に、前記ベース領域と所定の間隔
をあけて、凹部を形成する工程と、前記凹部に第１導電
型コレクタ取り出し領域を形成する工程と、前記ベース
領域表層の一部に第１導電型エミッタ領域を形成する工
程とを有することを特徴とする。
【００２４】本発明の半導体装置の製造方法は、好適に
は、前記凹部を形成する工程は、前記半導体基板上に絶
縁膜を形成する工程と、前記絶縁膜に第１の開口部を形
成する工程と、前記絶縁膜をマスクとして前記コレクタ
領域表層にエッチングを行う工程とを有することを特徴
とする。本発明の半導体装置の製造方法は、好適には、
前記エッチングは反応性イオンエッチング（ＲＩＥ）で
あることを特徴とする。
は、前記凹部を形成する工程は、前記半導体基板上に絶
縁膜を形成する工程と、前記絶縁膜に第１の開口部を形
成する工程と、前記絶縁膜をマスクとして前記コレクタ
領域表層にエッチングを行う工程とを有することを特徴
とする。本発明の半導体装置の製造方法は、好適には、
前記エッチングは反応性イオンエッチング（ＲＩＥ）で
あることを特徴とする。
【００２５】本発明の半導体装置の製造方法は、好適に
は、前記コレクタ取り出し領域を形成する工程は、前記
凹部に第１導電型不純物をイオン注入する工程であるこ
とを特徴とする。本発明の半導体装置の製造方法は、さ
らに好適には、前記イオン注入工程は、前記半導体基板
の主面に対して斜めにイオンを入射させる工程であるこ
とを特徴とする。
は、前記コレクタ取り出し領域を形成する工程は、前記
凹部に第１導電型不純物をイオン注入する工程であるこ
とを特徴とする。本発明の半導体装置の製造方法は、さ
らに好適には、前記イオン注入工程は、前記半導体基板
の主面に対して斜めにイオンを入射させる工程であるこ
とを特徴とする。
【００２６】本発明の半導体装置の製造方法は、好適に
は、前記エミッタ領域を形成する工程は、前記半導体基
板上に絶縁膜を形成する工程と、前記エミッタ領域上の
前記絶縁膜に第２の開口部を形成する工程と、前記第２
の開口部内およびその周囲の前記絶縁膜上に、第１導電
型不純物を含有する導電体層を形成する工程と、前記導
電体層から前記ベース領域に不純物を拡散させる工程と
を有することを特徴とする。本発明の半導体装置の製造
方法は、さらに好適には、前記第２の開口部を形成する
工程は、前記第１の開口部を形成する工程と同一の工程
であることを特徴とする。
は、前記エミッタ領域を形成する工程は、前記半導体基
板上に絶縁膜を形成する工程と、前記エミッタ領域上の
前記絶縁膜に第２の開口部を形成する工程と、前記第２
の開口部内およびその周囲の前記絶縁膜上に、第１導電
型不純物を含有する導電体層を形成する工程と、前記導
電体層から前記ベース領域に不純物を拡散させる工程と
を有することを特徴とする。本発明の半導体装置の製造
方法は、さらに好適には、前記第２の開口部を形成する
工程は、前記第１の開口部を形成する工程と同一の工程
であることを特徴とする。
【００２７】本発明の半導体装置の製造方法は、好適に
は、前記第１導電型はｐ型であり、前記第２導電型はｎ
型であることを特徴とする。あるいは、本発明の半導体
装置の製造方法は、好適には、前記第１導電型はｎ型で
あり、前記第２導電型はｐ型であることを特徴とする。
は、前記第１導電型はｐ型であり、前記第２導電型はｎ
型であることを特徴とする。あるいは、本発明の半導体
装置の製造方法は、好適には、前記第１導電型はｎ型で
あり、前記第２導電型はｐ型であることを特徴とする。
【００２８】上記の目的を達成するため、本発明の半導
体装置の製造方法は、半導体基板表層に形成された第１
導電型の第１のコレクタ領域と、前記第１のコレクタ領
域表層の一部に形成された第２導電型の第１のベース領
域と、前記第１の領域表層の一部に形成された第１導電
型の第１のエミッタ領域と、前記第１のコレクタ領域表
層に、前記第１のベース領域と所定の間隔をあけて形成
された第１導電型の第１のコレクタ取り出し領域とを有
する第１の能動素子と、前記第１のコレクタ領域と素子
分離絶縁膜を介して、前記半導体基板表層に形成された
第２導電型の第２のコレクタ領域と、前記第２のコレク
タ領域表層の一部に形成された第１導電型の第２のベー
ス領域と、前記第２のベース領域表層の一部に形成され
た第２導電型の第２のエミッタ領域と、前記第２のコレ
クタ領域表層に、前記第２のベース領域と所定の間隔を
あけて形成された第２導電型の第２のコレクタ取り出し
領域とを有する第２の能動素子とを有する半導体装置の
製造方法であって、半導体基板表層に第１のコレクタ領
域と第２のコレクタ取り出し領域を形成する工程と、前
記第１のコレクタ領域表層の一部に第１のベース領域を
形成する工程と、前記第１のコレクタ領域表層に、前記
第１のベース領域と所定の間隔をあけて、凹部を形成す
る工程と、前記第１のベース領域上に第１のエミッタ取
り出し領域を形成し、前記第１のエミッタ取り出し領域
と同一の導電体層からなる第２のベース取り出し領域
を、前記第２の能動素子形成領域上に形成する工程と、
前記凹部に前記第１のコレクタ取り出し領域を形成する
工程と、前記導電体層から不純物を拡散させ、前記第１
のエミッタ領域と、前記第２のベース領域を形成する工
程とを有することを特徴とする。
体装置の製造方法は、半導体基板表層に形成された第１
導電型の第１のコレクタ領域と、前記第１のコレクタ領
域表層の一部に形成された第２導電型の第１のベース領
域と、前記第１の領域表層の一部に形成された第１導電
型の第１のエミッタ領域と、前記第１のコレクタ領域表
層に、前記第１のベース領域と所定の間隔をあけて形成
された第１導電型の第１のコレクタ取り出し領域とを有
する第１の能動素子と、前記第１のコレクタ領域と素子
分離絶縁膜を介して、前記半導体基板表層に形成された
第２導電型の第２のコレクタ領域と、前記第２のコレク
タ領域表層の一部に形成された第１導電型の第２のベー
ス領域と、前記第２のベース領域表層の一部に形成され
た第２導電型の第２のエミッタ領域と、前記第２のコレ
クタ領域表層に、前記第２のベース領域と所定の間隔を
あけて形成された第２導電型の第２のコレクタ取り出し
領域とを有する第２の能動素子とを有する半導体装置の
製造方法であって、半導体基板表層に第１のコレクタ領
域と第２のコレクタ取り出し領域を形成する工程と、前
記第１のコレクタ領域表層の一部に第１のベース領域を
形成する工程と、前記第１のコレクタ領域表層に、前記
第１のベース領域と所定の間隔をあけて、凹部を形成す
る工程と、前記第１のベース領域上に第１のエミッタ取
り出し領域を形成し、前記第１のエミッタ取り出し領域
と同一の導電体層からなる第２のベース取り出し領域
を、前記第２の能動素子形成領域上に形成する工程と、
前記凹部に前記第１のコレクタ取り出し領域を形成する
工程と、前記導電体層から不純物を拡散させ、前記第１
のエミッタ領域と、前記第２のベース領域を形成する工
程とを有することを特徴とする。
【００２９】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板表層に所定の間隔をあけて形成され
たソース領域およびドレイン領域と、前記ソース領域と
前記ドレイン領域との間の前記半導体基板上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極とを有する第３の能動素子が形成された半導体
装置の製造方法であって、前記ソース領域および前記ド
レイン領域を形成する工程は、前記第１のコレクタ取り
出し領域を形成する工程と同一の工程であり、前記ゲー
ト電極を形成する工程は、前記第１のエミッタ取り出し
領域および前記第２のベース取り出し領域を形成する工
程と同一の工程であることを特徴とする。
は、前記半導体基板表層に所定の間隔をあけて形成され
たソース領域およびドレイン領域と、前記ソース領域と
前記ドレイン領域との間の前記半導体基板上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極とを有する第３の能動素子が形成された半導体
装置の製造方法であって、前記ソース領域および前記ド
レイン領域を形成する工程は、前記第１のコレクタ取り
出し領域を形成する工程と同一の工程であり、前記ゲー
ト電極を形成する工程は、前記第１のエミッタ取り出し
領域および前記第２のベース取り出し領域を形成する工
程と同一の工程であることを特徴とする。
【００３０】上記の本発明の半導体装置の製造方法によ
れば、導電型が逆であるバイポーラトランジスタ、ある
いは絶縁ゲート型電界効果トランジスタと同一基板上に
形成する場合、従来の製造方法に対して製造工程を増加
させずに、コレクタ取り出し領域に凹部を形成すること
が可能となる。したがって、製造工程数の増加および製
造コストの上昇を抑制しながら、本発明の半導体装置を
形成することができる。
れば、導電型が逆であるバイポーラトランジスタ、ある
いは絶縁ゲート型電界効果トランジスタと同一基板上に
形成する場合、従来の製造方法に対して製造工程を増加
させずに、コレクタ取り出し領域に凹部を形成すること
が可能となる。したがって、製造工程数の増加および製
造コストの上昇を抑制しながら、本発明の半導体装置を
形成することができる。
【００３１】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。図１は本実施形態の半導体装置の断面図であ
る。本実施形態においては、ダブルポリシリコン構造の
ｖ−ｎｐｎトランジスタ、ｖ−ｐｎｐトランジスタおよ
びｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）が同一基
板上に形成された例を示す。
びその製造方法の実施の形態について、図面を参照して
説明する。図１は本実施形態の半導体装置の断面図であ
る。本実施形態においては、ダブルポリシリコン構造の
ｖ−ｎｐｎトランジスタ、ｖ−ｐｎｐトランジスタおよ
びｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）が同一基
板上に形成された例を示す。
【００３２】図１に示すように、ｐ型半導体基板１の上
層にｎ型シリコン層（エピタキシャル層）２が形成され
ており、素子間の分離領域にはＬＯＣＯＳ３が、その下
層には素子分離拡散層（素子分離埋め込み層）４が形成
されている。ｖ−ｎｐｎトランジスタ部分には、ｎ型コ
レクタ埋め込み領域２１、ｐ型真性ベース領域２２およ
びｐ型グラフトベース領域２３からなるベース領域、お
よびｎ型エミッタポリシリコン２４とｎ型エミッタ領域
２５が形成されている。また、ｎ型エピタキシャル層２
には、ｎ型コレクタ埋め込み領域２１と接続するｎ型コ
レクタ取り出し領域（プラグイン領域）２６が形成され
ている。
層にｎ型シリコン層（エピタキシャル層）２が形成され
ており、素子間の分離領域にはＬＯＣＯＳ３が、その下
層には素子分離拡散層（素子分離埋め込み層）４が形成
されている。ｖ−ｎｐｎトランジスタ部分には、ｎ型コ
レクタ埋め込み領域２１、ｐ型真性ベース領域２２およ
びｐ型グラフトベース領域２３からなるベース領域、お
よびｎ型エミッタポリシリコン２４とｎ型エミッタ領域
２５が形成されている。また、ｎ型エピタキシャル層２
には、ｎ型コレクタ埋め込み領域２１と接続するｎ型コ
レクタ取り出し領域（プラグイン領域）２６が形成され
ている。
【００３３】ｖ−ｐｎｐトランジスタ部分には、ｎ型埋
め込み層６上にｐ型コレクタ領域５が形成されている。
ｐ型コレクタ領域５の表層に、真性ベース領域７とグラ
フトベース領域８からなるｎ型ベース領域、およびｐ型
コレクタ取り出し領域（プラグイン領域）９が形成され
ている。真性ベース領域７の表層にはｐ型エミッタ領域
１０が形成されている。ｐ型エミッタ領域１０の上層に
は、ｐ型ポリシリコン層１１が形成されている。
め込み層６上にｐ型コレクタ領域５が形成されている。
ｐ型コレクタ領域５の表層に、真性ベース領域７とグラ
フトベース領域８からなるｎ型ベース領域、およびｐ型
コレクタ取り出し領域（プラグイン領域）９が形成され
ている。真性ベース領域７の表層にはｐ型エミッタ領域
１０が形成されている。ｐ型エミッタ領域１０の上層に
は、ｐ型ポリシリコン層１１が形成されている。
【００３４】ＰＭＯＳ部分には、ｖ−ｎｐｎトランジス
タと同様に、ｐ型半導体基板１にｎ型埋め込み層６が形
成されている。ｎ型エピタキシャル層２の表層には、ｐ
型ソース／ドレイン領域３１が形成され、ｎ型エピタキ
シャル層２の上層にはゲート絶縁膜（酸化膜、不図示）
を介して、ｐ型ポリシリコンからなるゲート電極３２が
形成されている。また、ｖ−ｎｐｎトランジスタ部分、
ｖ−ｐｎｐトランジスタ部分およびＰＭＯＳ部分に共通
して、ｎ型エピタキシャル層２の上層に酸化膜１２が、
ｐ型ポリシリコン層１１の上層に酸化膜１３が、それぞ
れ形成されている。
タと同様に、ｐ型半導体基板１にｎ型埋め込み層６が形
成されている。ｎ型エピタキシャル層２の表層には、ｐ
型ソース／ドレイン領域３１が形成され、ｎ型エピタキ
シャル層２の上層にはゲート絶縁膜（酸化膜、不図示）
を介して、ｐ型ポリシリコンからなるゲート電極３２が
形成されている。また、ｖ−ｎｐｎトランジスタ部分、
ｖ−ｐｎｐトランジスタ部分およびＰＭＯＳ部分に共通
して、ｎ型エピタキシャル層２の上層に酸化膜１２が、
ｐ型ポリシリコン層１１の上層に酸化膜１３が、それぞ
れ形成されている。
【００３５】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（Ａ）に示すよう
に、ｐ型半導体基板１の表層にｎ型不純物を拡散させ、
ｖ−ｎｐｎトランジスタのコレクタ埋め込み領域２１、
ｖ−ｐｎｐトランジスタおよびＰＭＯＳのｎ型埋め込み
層６、素子分離領域（ＬＯＣＯＳ３下部）の素子分離埋
め込み層４を形成する。ｎ型埋め込み層６および素子分
離埋め込み層４を形成するには、例えば、Ｓｂ 2 Ｏ3 を
原料に用い、Ｓｂを１２００℃で気相拡散させる。
造方法について説明する。まず、図２（Ａ）に示すよう
に、ｐ型半導体基板１の表層にｎ型不純物を拡散させ、
ｖ−ｎｐｎトランジスタのコレクタ埋め込み領域２１、
ｖ−ｐｎｐトランジスタおよびＰＭＯＳのｎ型埋め込み
層６、素子分離領域（ＬＯＣＯＳ３下部）の素子分離埋
め込み層４を形成する。ｎ型埋め込み層６および素子分
離埋め込み層４を形成するには、例えば、Ｓｂ 2 Ｏ3 を
原料に用い、Ｓｂを１２００℃で気相拡散させる。
【００３６】次に、ｎ型埋め込み層６が形成されたｐ型
半導体基板１上に、ｎ型シリコンをエピタキシャル成長
させ、ｎ型エピタキシャル層２を形成する。ｎ型エピタ
キシャル層２は、例えば膜厚１．０μｍ、抵抗率１．０
Ω・ｃｍとなるように形成する。ｎ型エピタキシャル層
２の上層に、熱酸化膜を介してシリコン窒化膜を形成し
てから、例えばＲＩＥ（リアクティブイオンエッチン
グ）を行い、ＬＯＣＯＳ３形成領域のシリコン窒化膜を
除去する。シリコン窒化膜をマスクとしてｎ型エピタキ
シャル層２を熱酸化すると、ＬＯＣＯＳ３が形成され
る。
半導体基板１上に、ｎ型シリコンをエピタキシャル成長
させ、ｎ型エピタキシャル層２を形成する。ｎ型エピタ
キシャル層２は、例えば膜厚１．０μｍ、抵抗率１．０
Ω・ｃｍとなるように形成する。ｎ型エピタキシャル層
２の上層に、熱酸化膜を介してシリコン窒化膜を形成し
てから、例えばＲＩＥ（リアクティブイオンエッチン
グ）を行い、ＬＯＣＯＳ３形成領域のシリコン窒化膜を
除去する。シリコン窒化膜をマスクとしてｎ型エピタキ
シャル層２を熱酸化すると、ＬＯＣＯＳ３が形成され
る。
【００３７】シリコン窒化膜を除去し、ｖ−ｎｐｎトラ
ンジスタのｐ型コレクタ領域５および素子分離領域（Ｌ
ＯＣＯＳ３下部）の素子分離埋め込み層４を形成する領
域に開口を有するフォトレジストを形成する。フォトレ
ジストをマスクとして、ｐ型不純物（例えばホウ素）を
イオン注入する。フォトレジストを除去してから、熱処
理を行って不純物を拡散させることにより、ｐ型コレク
タ領域５および素子分離埋め込み層４が形成される。
ンジスタのｐ型コレクタ領域５および素子分離領域（Ｌ
ＯＣＯＳ３下部）の素子分離埋め込み層４を形成する領
域に開口を有するフォトレジストを形成する。フォトレ
ジストをマスクとして、ｐ型不純物（例えばホウ素）を
イオン注入する。フォトレジストを除去してから、熱処
理を行って不純物を拡散させることにより、ｐ型コレク
タ領域５および素子分離埋め込み層４が形成される。
【００３８】次に、ｖ−ｐｎｐトランジスタの真性ベー
ス領域７およびグラフトベース領域８を形成する。その
後、ｎ型エピタキシャル層２の上層に、例えばＣＶＤ法
によりシリコン酸化膜１２を形成すると、図２（Ａ）に
示す構造となる。
ス領域７およびグラフトベース領域８を形成する。その
後、ｎ型エピタキシャル層２の上層に、例えばＣＶＤ法
によりシリコン酸化膜１２を形成すると、図２（Ａ）に
示す構造となる。
【００３９】次に、ＰＭＯＳのアクティブ領域に開口を
有するフォトレジスト（不図示）を形成し、フォトレジ
ストをマスクとして酸化膜１２にエッチングを行う。こ
れにより、図２（Ｂ）に示すように、ＰＭＯＳ部分の酸
化膜１２に開口が形成される。その後、フォトレジスト
を除去する。開口底部に露出したｎ型エピタキシャル層
２の表面を熱酸化させ、ゲート絶縁膜（不図示）を形成
する。
有するフォトレジスト（不図示）を形成し、フォトレジ
ストをマスクとして酸化膜１２にエッチングを行う。こ
れにより、図２（Ｂ）に示すように、ＰＭＯＳ部分の酸
化膜１２に開口が形成される。その後、フォトレジスト
を除去する。開口底部に露出したｎ型エピタキシャル層
２の表面を熱酸化させ、ゲート絶縁膜（不図示）を形成
する。
【００４０】次に、ｖ−ｎｐｎトランジスタのｐ型真性
ベース領域２２、ｖ−ｐｎｐトランジスタのｐ型エミッ
タ領域１０およびｐ型コレクタ取り出し領域９の形成領
域にそれぞれ開口を有するフォトレジストを形成する。
図３（Ａ）に示すように、フォトレジストをマスクとし
て酸化膜１２にエッチングを行い、コンタクトホール１
４を形成する。その後、フォトレジストを除去する。続
いて、図３（Ｂ）に示すように、コンタクトホール１４
内を含む全面に、例えばＣＶＤ法により１層目のポリシ
リコン層１１を成膜する。
ベース領域２２、ｖ−ｐｎｐトランジスタのｐ型エミッ
タ領域１０およびｐ型コレクタ取り出し領域９の形成領
域にそれぞれ開口を有するフォトレジストを形成する。
図３（Ａ）に示すように、フォトレジストをマスクとし
て酸化膜１２にエッチングを行い、コンタクトホール１
４を形成する。その後、フォトレジストを除去する。続
いて、図３（Ｂ）に示すように、コンタクトホール１４
内を含む全面に、例えばＣＶＤ法により１層目のポリシ
リコン層１１を成膜する。
【００４１】次に、図４（Ａ）に示すように、ｖ−ｎｐ
ｎトランジスタのベース取り出し、ｖ−ｐｎｐトランジ
スタのエミッタポリシリコンおよびｐ型コレクタ取り出
し領域９、およびＰＭＯＳのゲート電極３２上部に開口
を有するフォトレジスト２７を形成する。ここで、フォ
トレジスト２７はフォトリソグラフィ工程におけるパタ
ーン合わせずれを考慮して、実際にｐ型ポリシリコン層
１１として用いられる部分の周囲にもイオン注入が行わ
れるように形成する。フォトレジスト２７をマスクとし
て、ポリシリコン層１１にｐ型不純物、例えばＢＦ2 +
をイオンエネルギー２０〜１００ｋｅＶ、導入量１×１
０15〜１×１０16ａｔｏｍｓ／ｃｍ2 でイオン注入す
る。その後、フォトレジスト２７を除去する。
ｎトランジスタのベース取り出し、ｖ−ｐｎｐトランジ
スタのエミッタポリシリコンおよびｐ型コレクタ取り出
し領域９、およびＰＭＯＳのゲート電極３２上部に開口
を有するフォトレジスト２７を形成する。ここで、フォ
トレジスト２７はフォトリソグラフィ工程におけるパタ
ーン合わせずれを考慮して、実際にｐ型ポリシリコン層
１１として用いられる部分の周囲にもイオン注入が行わ
れるように形成する。フォトレジスト２７をマスクとし
て、ポリシリコン層１１にｐ型不純物、例えばＢＦ2 +
をイオンエネルギー２０〜１００ｋｅＶ、導入量１×１
０15〜１×１０16ａｔｏｍｓ／ｃｍ2 でイオン注入す
る。その後、フォトレジスト２７を除去する。
【００４２】次に、図４（Ｂ）に示すように、ｐ型ポリ
シリコン層１１に例えばＲＩＥを行って、ｖ−ｎｐｎト
ランジスタのｐ型ベース取り出し領域２８、ｖ−ｐｎｐ
トランジスタのエミッタポリシリコン１１、およびＰＭ
ＯＳのゲート電極３２を形成する。ｐ型ポリシリコン層
１１のエッチング工程において、酸化膜１２はエッチン
グストッパー膜として機能する。ｖ−ｐｎｐトランジス
タのｐ型コレクタ取り出し領域９上部は、予め酸化膜１
２が除去されており、ｐ型ポリシリコン層が除去される
と、下層のｎ型エピタキシャル層２がオーバーエッチさ
れる。これにより、ｐ型コレクタ取り出し領域９上部
に、窪み（リセス）２９が形成される。
シリコン層１１に例えばＲＩＥを行って、ｖ−ｎｐｎト
ランジスタのｐ型ベース取り出し領域２８、ｖ−ｐｎｐ
トランジスタのエミッタポリシリコン１１、およびＰＭ
ＯＳのゲート電極３２を形成する。ｐ型ポリシリコン層
１１のエッチング工程において、酸化膜１２はエッチン
グストッパー膜として機能する。ｖ−ｐｎｐトランジス
タのｐ型コレクタ取り出し領域９上部は、予め酸化膜１
２が除去されており、ｐ型ポリシリコン層が除去される
と、下層のｎ型エピタキシャル層２がオーバーエッチさ
れる。これにより、ｐ型コレクタ取り出し領域９上部
に、窪み（リセス）２９が形成される。
【００４３】次に、図５（Ａ）に示すように、ｖ−ｐｎ
ｐトランジスタのｐ型コレクタ取り出し領域９、および
ＰＭＯＳのアクティブ領域に開口を有するフォトレジス
ト３０を形成する。フォトレジスト３０あるいはゲート
電極３２をマスクとして、ｐ型不純物、例えばＢＦ2 +
をイオンエネルギー２０〜１００ｋｅＶ、導入量１×１
０15〜１×１０16ａｔｏｍｓ／ｃｍ2 でイオン注入す
る。
ｐトランジスタのｐ型コレクタ取り出し領域９、および
ＰＭＯＳのアクティブ領域に開口を有するフォトレジス
ト３０を形成する。フォトレジスト３０あるいはゲート
電極３２をマスクとして、ｐ型不純物、例えばＢＦ2 +
をイオンエネルギー２０〜１００ｋｅＶ、導入量１×１
０15〜１×１０16ａｔｏｍｓ／ｃｍ2 でイオン注入す
る。
【００４４】このイオン注入において、基板に対してイ
オンを斜めから入射させることにより、リセス２９の側
壁部にも不純物が導入される。斜めイオン注入とした場
合、特定方向の側壁部には不純物が十分に導入されない
（シャドウイング；ｓｈａｄｏｗｉｎｇ）が、ウェハを
回転させながら行うことにより、シャドウイングの影響
も解消される。その後、フォトレジスト３０を除去す
る。
オンを斜めから入射させることにより、リセス２９の側
壁部にも不純物が導入される。斜めイオン注入とした場
合、特定方向の側壁部には不純物が十分に導入されない
（シャドウイング；ｓｈａｄｏｗｉｎｇ）が、ウェハを
回転させながら行うことにより、シャドウイングの影響
も解消される。その後、フォトレジスト３０を除去す
る。
【００４５】次に、図５（Ｂ）に示すように、ｐ型ポリ
シリコン層１１の上層に、例えばＣＶＤ法により酸化膜
１３を形成する。フォトレジスト（不図示）をマスクと
して酸化膜１３およびｐ型ベース取り出し領域２８（ｐ
型ポリシリコン層１１）にエッチングを行い、ｖ−ｎｐ
ｎトランジスタのｐ型真性ベース領域２２を形成する箇
所に開口（コンタクトホール）１６を形成する。フォト
レジスト（不図示）をマスクとして、ｐ型真性ベース形
成領域にｐ型不純物、例えばホウ素（Ｂ+ ）をイオンエ
ネルギー３０〜５０ｋｅＶ、導入量５×１０12〜２×１
０13ａｔｏｍｓ／ｃｍ2 の条件でイオン注入する。その
後、フォトレジストを除去する。
シリコン層１１の上層に、例えばＣＶＤ法により酸化膜
１３を形成する。フォトレジスト（不図示）をマスクと
して酸化膜１３およびｐ型ベース取り出し領域２８（ｐ
型ポリシリコン層１１）にエッチングを行い、ｖ−ｎｐ
ｎトランジスタのｐ型真性ベース領域２２を形成する箇
所に開口（コンタクトホール）１６を形成する。フォト
レジスト（不図示）をマスクとして、ｐ型真性ベース形
成領域にｐ型不純物、例えばホウ素（Ｂ+ ）をイオンエ
ネルギー３０〜５０ｋｅＶ、導入量５×１０12〜２×１
０13ａｔｏｍｓ／ｃｍ2 の条件でイオン注入する。その
後、フォトレジストを除去する。
【００４６】次に、例えばＣＶＤ法により全面に膜厚５
００〜６００ｎｍ程度の酸化膜（不図示）を形成してか
ら、９００〜１０００℃、１０〜６０分の熱処理を窒素
雰囲気中で行う。これにより、図６（Ａ）に示すよう
に、ｐ型真性ベース形成領域に導入された不純物が拡散
し、ｐ型真性ベース領域２２が形成される。
００〜６００ｎｍ程度の酸化膜（不図示）を形成してか
ら、９００〜１０００℃、１０〜６０分の熱処理を窒素
雰囲気中で行う。これにより、図６（Ａ）に示すよう
に、ｐ型真性ベース形成領域に導入された不純物が拡散
し、ｐ型真性ベース領域２２が形成される。
【００４７】また、この熱処理工程において、ｖ−ｎｐ
ｎトランジスタのｐ型ベース取り出し領域２８からｎ型
エピタキシャル層２に不純物が拡散され、ｐ型真性ベー
ス領域２２に接続するｐ型グラフトベース領域２３が形
成される。一方、ｖ−ｐｎｐトランジスタにおいては、
ｐ型ポリシリコン層（エミッタポリシリコン）１１から
ｎ型真性ベース領域７にｐ型不純物が拡散され、ｐ型エ
ミッタ領域１０が形成される。
ｎトランジスタのｐ型ベース取り出し領域２８からｎ型
エピタキシャル層２に不純物が拡散され、ｐ型真性ベー
ス領域２２に接続するｐ型グラフトベース領域２３が形
成される。一方、ｖ−ｐｎｐトランジスタにおいては、
ｐ型ポリシリコン層（エミッタポリシリコン）１１から
ｎ型真性ベース領域７にｐ型不純物が拡散され、ｐ型エ
ミッタ領域１０が形成される。
【００４８】さらに、上記の熱処理によりｖ−ｐｎｐト
ランジスタのｐ型コレクタ取り出し領域９、およびＰＭ
ＯＳのソース／ドレイン領域に導入されたｐ型不純物が
拡散され、ｐ型コレクタ取り出し領域９とｐ型ソース／
ドレイン領域３１がそれぞれ形成される。その後、図６
（Ａ）に示すように、酸化膜をエッチバックして、ｖ−
ｎｐｎトランジスタのコンタクトホール１６にサイドウ
ォール１７を形成する。
ランジスタのｐ型コレクタ取り出し領域９、およびＰＭ
ＯＳのソース／ドレイン領域に導入されたｐ型不純物が
拡散され、ｐ型コレクタ取り出し領域９とｐ型ソース／
ドレイン領域３１がそれぞれ形成される。その後、図６
（Ａ）に示すように、酸化膜をエッチバックして、ｖ−
ｎｐｎトランジスタのコンタクトホール１６にサイドウ
ォール１７を形成する。
【００４９】次に、図６（Ｂ）に示すように、ｖ−ｎｐ
ｎトランジスタのｎ型エミッタポリシリコン２４を形成
するため、２層目のポリシリコン層を例えばＣＶＤ法に
より成膜する。このポリシリコン層にｎ型不純物とし
て、例えばヒ素イオン（Ａｓ+）をイオンエネルギー４
０〜７０ｋｅＶ、導入量１×１０15〜１×１０16ａｔｏ
ｍｓ／ｃｍ2 の条件でイオン注入する。さらに、ポリシ
リコン層の上層に酸化膜などからなるキャップ層を膜厚
３００〜５００ｎｍ程度で堆積させてから、熱処理を行
う。これにより、ポリシリコン層に含有されるｎ型不純
物が、ｐ型真性ベース領域２２に拡散され、ｎ型エミッ
タ領域２５が形成される。
ｎトランジスタのｎ型エミッタポリシリコン２４を形成
するため、２層目のポリシリコン層を例えばＣＶＤ法に
より成膜する。このポリシリコン層にｎ型不純物とし
て、例えばヒ素イオン（Ａｓ+）をイオンエネルギー４
０〜７０ｋｅＶ、導入量１×１０15〜１×１０16ａｔｏ
ｍｓ／ｃｍ2 の条件でイオン注入する。さらに、ポリシ
リコン層の上層に酸化膜などからなるキャップ層を膜厚
３００〜５００ｎｍ程度で堆積させてから、熱処理を行
う。これにより、ポリシリコン層に含有されるｎ型不純
物が、ｐ型真性ベース領域２２に拡散され、ｎ型エミッ
タ領域２５が形成される。
【００５０】上記の熱処理は、例えば９００〜１０００
℃で１０〜６０分程度（ファーネスアニール）、あるい
は、１０００〜１２００℃で数秒間（ランプアニール等
によるＲＴＡ；ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅ
ａｌｉｎｇ）の条件で行うことができる。また、上記の
ファーネスアニールとＲＴＡを組み合わせて行ってもよ
い。その後、キャップ層をウェットエッチングにより除
去する。さらに、ポリシリコン層上にｎ型エミッタポリ
シリコン２４のパターンを有するフォトレジストを形成
し、フォトレジストをマスクとしてＲＩＥを行う。これ
によりｎ型エミッタポリシリコン２４が形成される。
℃で１０〜６０分程度（ファーネスアニール）、あるい
は、１０００〜１２００℃で数秒間（ランプアニール等
によるＲＴＡ；ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅ
ａｌｉｎｇ）の条件で行うことができる。また、上記の
ファーネスアニールとＲＴＡを組み合わせて行ってもよ
い。その後、キャップ層をウェットエッチングにより除
去する。さらに、ポリシリコン層上にｎ型エミッタポリ
シリコン２４のパターンを有するフォトレジストを形成
し、フォトレジストをマスクとしてＲＩＥを行う。これ
によりｎ型エミッタポリシリコン２４が形成される。
【００５１】次に、酸化膜１３の上層に、バイポーラト
ランジスタのエミッタ、ベースおよびコレクタの各電
極、あるいはＰＭＯＳのソース／ドレイン電極のパター
ンを有するフォトレジストを形成する。フォトレジスト
をマスクとして酸化膜１３にエッチングを行い、電極形
成用のコンタクトホールを形成する。コンタクトホール
内を含む全面に、アルミニウム等の金属層を例えばスパ
ッタリングにより成膜する。その後、金属層にエッチン
グを行い、各電極を形成すると、図１に示す本実施形態
の半導体装置が得られる。さらに、図１に示す構造の半
導体装置の上層には、例えばシリコン窒化膜からなる保
護膜（パッシベーション膜）等が形成されるが、これら
は公知の技術により形成することができる。
ランジスタのエミッタ、ベースおよびコレクタの各電
極、あるいはＰＭＯＳのソース／ドレイン電極のパター
ンを有するフォトレジストを形成する。フォトレジスト
をマスクとして酸化膜１３にエッチングを行い、電極形
成用のコンタクトホールを形成する。コンタクトホール
内を含む全面に、アルミニウム等の金属層を例えばスパ
ッタリングにより成膜する。その後、金属層にエッチン
グを行い、各電極を形成すると、図１に示す本実施形態
の半導体装置が得られる。さらに、図１に示す構造の半
導体装置の上層には、例えばシリコン窒化膜からなる保
護膜（パッシベーション膜）等が形成されるが、これら
は公知の技術により形成することができる。
【００５２】上記の本発明の実施形態の半導体装置によ
れば、ｖ−ｐｎｐトランジスタのｐ型コレクタ領域５の
不純物濃度を高くせずに、コレクタ抵抗を低下させるこ
とができる。したがって、ｐ型コレクタ領域５と同一工
程で形成される素子分離埋め込み層４の不純物濃度を過
度に上げる必要がなく、素子分離埋め込み層４における
結晶欠陥の発生が防止される。
れば、ｖ−ｐｎｐトランジスタのｐ型コレクタ領域５の
不純物濃度を高くせずに、コレクタ抵抗を低下させるこ
とができる。したがって、ｐ型コレクタ領域５と同一工
程で形成される素子分離埋め込み層４の不純物濃度を過
度に上げる必要がなく、素子分離埋め込み層４における
結晶欠陥の発生が防止される。
【００５３】また、本発明の実施形態の半導体装置の製
造方法によれば、バイポーラトランジスタとＭＯＳトラ
ンジスタを混載させた従来の半導体装置の製造方法に対
し、製造工程を増加させることなく、コレクタ取り出し
領域に凹部を形成し、不純物をイオン注入することがで
きる。したがって、製造コストの上昇が抑制される。
造方法によれば、バイポーラトランジスタとＭＯＳトラ
ンジスタを混載させた従来の半導体装置の製造方法に対
し、製造工程を増加させることなく、コレクタ取り出し
領域に凹部を形成し、不純物をイオン注入することがで
きる。したがって、製造コストの上昇が抑制される。
【００５４】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、縦型
ｎｐｎバイポーラトランジスタのコレクタ取り出し領域
に、上記の実施形態と同様な凹部を形成し、不純物をイ
オン注入してｎ型コレクタ取り出し領域を形成すること
もできる。その他、本発明の要旨を逸脱しない範囲で、
種々の変更が可能である。
実施形態は、上記の説明に限定されない。例えば、縦型
ｎｐｎバイポーラトランジスタのコレクタ取り出し領域
に、上記の実施形態と同様な凹部を形成し、不純物をイ
オン注入してｎ型コレクタ取り出し領域を形成すること
もできる。その他、本発明の要旨を逸脱しない範囲で、
種々の変更が可能である。
【００５５】
【発明の効果】本発明の半導体装置によれば、コレクタ
領域とコレクタ電極との距離が縮小されるため、コレク
タ領域の不純物濃度を高くしなくてもコレクタ抵抗を低
減させることができる。したがって、半導体装置の飽和
電圧を低下させることができる。また、本発明の半導体
装置の製造方法によれば、同一基板上に他の素子（例え
ばバイポーラトランジスタやＭＯＳトランジスタ）を形
成する場合、従来の製造方法に対する製造工程数の増加
が抑制される。したがって、製造コストを上昇させずに
本発明の半導体装置を形成することが可能となる。
領域とコレクタ電極との距離が縮小されるため、コレク
タ領域の不純物濃度を高くしなくてもコレクタ抵抗を低
減させることができる。したがって、半導体装置の飽和
電圧を低下させることができる。また、本発明の半導体
装置の製造方法によれば、同一基板上に他の素子（例え
ばバイポーラトランジスタやＭＯＳトランジスタ）を形
成する場合、従来の製造方法に対する製造工程数の増加
が抑制される。したがって、製造コストを上昇させずに
本発明の半導体装置を形成することが可能となる。
【図１】本発明の半導体装置の断面図である。
【図２】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図３】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図４】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図５】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図６】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図７】従来の半導体装置の断面図である。
１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…
ＬＯＣＯＳ、４…素子分離拡散層（素子分離埋め込み
層）、５…ｐ型コレクタ領域、６…ｎ型埋め込み層、７
…ｎ型真性ベース領域、８…ｎ型グラフトベース領域、
９…ｐ型コレクタ取り出し領域（プラグイン領域）、１
０…ｐ型エミッタ領域、１１…ｐ型ポリシリコン層（エ
ミッタポリシリコン）、１２、１３…酸化膜、１４、１
６…コンタクトホール、１５…ｐ型プラグイン領域接続
層、１７…サイドウォール、２１…ｎ型コレクタ埋め込
み領域、２２…ｐ型真性ベース領域、２３…ｐ型グラフ
トベース領域、２４…ｎ型エミッタポリシリコン、２５
…ｎ型エミッタ領域、２６…ｎ型コレクタ取り出し領域
（プラグイン領域）、２７、３０…フォトレジスト、２
８…ｐ型ベース取り出し領域、２９…リセス、３１…ｐ
型ソース／ドレイン領域、３２…ゲート電極。
ＬＯＣＯＳ、４…素子分離拡散層（素子分離埋め込み
層）、５…ｐ型コレクタ領域、６…ｎ型埋め込み層、７
…ｎ型真性ベース領域、８…ｎ型グラフトベース領域、
９…ｐ型コレクタ取り出し領域（プラグイン領域）、１
０…ｐ型エミッタ領域、１１…ｐ型ポリシリコン層（エ
ミッタポリシリコン）、１２、１３…酸化膜、１４、１
６…コンタクトホール、１５…ｐ型プラグイン領域接続
層、１７…サイドウォール、２１…ｎ型コレクタ埋め込
み領域、２２…ｐ型真性ベース領域、２３…ｐ型グラフ
トベース領域、２４…ｎ型エミッタポリシリコン、２５
…ｎ型エミッタ領域、２６…ｎ型コレクタ取り出し領域
（プラグイン領域）、２７、３０…フォトレジスト、２
８…ｐ型ベース取り出し領域、２９…リセス、３１…ｐ
型ソース／ドレイン領域、３２…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/331 29/73 Ｆターム(参考） 5F003 BA97 BB07 BB08 BC01 BC05 BC08 BE07 BE08 BM01 BP12 BP22 BP31 BP41 5F048 AA09 AA10 AC07 BA01 BA06 BA12 BB07 BF02 BG01 CA03 CA04 CA07 DA06 DB08 DB09 5F082 AA11 BA03 BA23 BA41 BC03 BC09 EA09 EA13 EA18 EA33
Claims (21)
- 【請求項１】半導体基板と、 前記半導体基板表層に形成された第１導電型コレクタ領
域と、 前記コレクタ領域表層の一部に形成された第２導電型ベ
ース領域と、 前記ベース領域表層の一部に形成された第１導電型エミ
ッタ領域と、 前記コレクタ領域表層に、前記ベース領域と所定の間隔
をあけて形成された第１導電型コレクタ取り出し領域と
を有し、 前記コレクタ取り出し領域は、前記エミッタ領域表面お
よび前記ベース領域表面よりも低く形成されている半導
体装置。 - 【請求項２】前記第１導電型はｐ型であり、前記第２導
電型はｎ型である請求項１記載の半導体装置。 - 【請求項３】前記第１導電型はｎ型であり、前記第２導
電型はｐ型である請求項１記載の半導体装置。 - 【請求項４】半導体基板表層に形成された第１導電型の
第１のコレクタ領域と、前記第１のコレクタ領域表層の
一部に形成された第２導電型の第１のベース領域と、前
記第１の領域表層の一部に形成された第１導電型の第１
のエミッタ領域と、前記第１のコレクタ領域表層に、前
記第１のベース領域と所定の間隔をあけて形成された第
１導電型の第１のコレクタ取り出し領域とを有する第１
の能動素子と、 前記第１のコレクタ領域と素子分離絶縁膜を介して、前
記半導体基板表層に形成された第２導電型の第２のコレ
クタ領域と、前記第２のコレクタ領域表層の一部に形成
された第１導電型の第２のベース領域と、前記第２のベ
ース領域表層の一部に形成された第２導電型の第２のエ
ミッタ領域と、前記第２のコレクタ領域表層に、前記第
２のベース領域と所定の間隔をあけて形成された第２導
電型の第２のコレクタ取り出し領域とを有する第２の能
動素子とを有し、 前記第１のコレクタ取り出し領域は、前記第１のエミッ
タ領域表面および前記第１のベース領域表面よりも低く
形成されている半導体装置。 - 【請求項５】前記第１導電型はｐ型であり、前記第２導
電型はｎ型である請求項４記載の半導体装置。 - 【請求項６】前記第１導電型はｎ型であり、前記第２導
電型はｐ型である請求項４記載の半導体装置。 - 【請求項７】前記第２のコレクタ取り出し領域は、前記
第２のエミッタ領域表面および前記第２のベース領域表
面よりも低く形成されている請求項４記載の半導体装
置。 - 【請求項８】前記半導体基板上に形成された、前記第１
のエミッタ領域に接続する第１のエミッタ取り出し領域
と、 前記半導体基板上に形成された、前記第２のベース領域
に接続する第２のベース取り出し領域とを有し、 前記第１のエミッタ取り出し領域と前記第２のベース取
り出し領域は、同一の導電体層からなる請求項４記載の
半導体装置。 - 【請求項９】前記半導体基板上に、前記第１の能動素子
および前記第２の能動素子と前記素子分離絶縁膜を介し
て形成された第３の能動素子を有し、 前記第３の能動素子は、前記半導体基板表層に所定の間
隔をあけて形成されたソース領域およびドレイン領域
と、 前記ソース領域と前記ドレイン領域との間の前記半導体
基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを有する
請求項４記載の半導体装置。 - 【請求項１０】前記半導体基板上に形成された、前記第
１のエミッタ領域に接続する第１のエミッタ取り出し領
域と、 前記半導体基板上に形成された、前記第２のベース領域
に接続する第２のベース取り出し領域とを有し、 前記第１のエミッタ取り出し領域、前記第２のベース取
り出し領域、および前記ゲート電極は、同一の導電体層
からなる請求項９記載の半導体装置。 - 【請求項１１】半導体基板表層に第１導電型コレクタ領
域を形成する工程と、 前記コレクタ領域表層の一部に第２導電型ベース領域を
形成する工程と、 前記コレクタ領域表層に、前記ベース領域と所定の間隔
をあけて、凹部を形成する工程と、 前記凹部に第１導電型コレクタ取り出し領域を形成する
工程と、 前記ベース領域表層の一部に第１導電型エミッタ領域を
形成する工程とを有する半導体装置の製造方法。 - 【請求項１２】前記凹部を形成する工程は、前記半導体
基板上に絶縁膜を形成する工程と、 前記絶縁膜に第１の開口部を形成する工程と、 前記絶縁膜をマスクとして前記コレクタ領域表層にエッ
チングを行う工程とを有する請求項１１記載の半導体装
置の製造方法。 - 【請求項１３】前記エッチングは反応性イオンエッチン
グ（ＲＩＥ）である請求項１２記載の半導体装置の製造
方法。 - 【請求項１４】前記コレクタ取り出し領域を形成する工
程は、前記凹部に第１導電型不純物をイオン注入する工
程である請求項１３記載の半導体装置の製造方法。 - 【請求項１５】前記イオン注入工程は、前記半導体基板
の主面に対して斜めにイオンを入射させる工程である請
求項１４記載の半導体装置の製造方法。 - 【請求項１６】前記エミッタ領域を形成する工程は、前
記半導体基板上に絶縁膜を形成する工程と、 前記エミッタ領域上の前記絶縁膜に第２の開口部を形成
する工程と、 前記第２の開口部内およびその周囲の前記絶縁膜上に、
第１導電型不純物を含有する導電体層を形成する工程
と、 前記導電体層から前記ベース領域に不純物を拡散させる
工程とを有する請求項１１記載の半導体装置の製造方
法。 - 【請求項１７】前記第２の開口部を形成する工程は、前
記第１の開口部を形成する工程と同一の工程である請求
項１２記載の半導体装置の製造方法。 - 【請求項１８】前記第１導電型はｐ型であり、前記第２
導電型はｎ型である請求項１１記載の半導体装置の製造
方法。 - 【請求項１９】前記第１導電型はｎ型であり、前記第２
導電型はｐ型である請求項１１記載の半導体装置の製造
方法。 - 【請求項２０】半導体基板表層に形成された第１導電型
の第１のコレクタ領域と、前記第１のコレクタ領域表層
の一部に形成された第２導電型の第１のベース領域と、
前記第１の領域表層の一部に形成された第１導電型の第
１のエミッタ領域と、前記第１のコレクタ領域表層に、
前記第１のベース領域と所定の間隔をあけて形成された
第１導電型の第１のコレクタ取り出し領域とを有する第
１の能動素子と、 前記第１のコレクタ領域と素子分離絶縁膜を介して、前
記半導体基板表層に形成された第２導電型の第２のコレ
クタ領域と、前記第２のコレクタ領域表層の一部に形成
された第１導電型の第２のベース領域と、前記第２のベ
ース領域表層の一部に形成された第２導電型の第２のエ
ミッタ領域と、前記第２のコレクタ領域表層に、前記第
２のベース領域と所定の間隔をあけて形成された第２導
電型の第２のコレクタ取り出し領域とを有する第２の能
動素子とを有する半導体装置の製造方法であって、 半導体基板表層に第１のコレクタ領域と第２のコレクタ
取り出し領域を形成する工程と、 前記第１のコレクタ領域表層の一部に第１のベース領域
を形成する工程と、 前記第１のコレクタ領域表層に、前記第１のベース領域
と所定の間隔をあけて、凹部を形成する工程と、 前記第１のベース領域上に第１のエミッタ取り出し領域
を形成し、前記第１のエミッタ取り出し領域と同一の導
電体層からなる第２のベース取り出し領域を、前記第２
の能動素子形成領域上に形成する工程と、 前記凹部に前記第１のコレクタ取り出し領域を形成する
工程と、 前記導電体層から不純物を拡散させ、前記第１のエミッ
タ領域と、前記第２のベース領域を形成する工程とを有
する半導体装置の製造方法。 - 【請求項２１】前記半導体基板表層に所定の間隔をあけ
て形成されたソース領域およびドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間の前記半導体基板上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート電極とを有する第３の能動素子が形成さ
れた半導体装置の製造方法であって、 前記ソース領域および前記ドレイン領域を形成する工程
は、前記第１のコレクタ取り出し領域を形成する工程と
同一の工程であり、 前記ゲート電極を形成する工程は、前記第１のエミッタ
取り出し領域および前記第２のベース取り出し領域を形
成する工程と同一の工程である請求項２０記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069916A JP2000269350A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069916A JP2000269350A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269350A true JP2000269350A (ja) | 2000-09-29 |
Family
ID=13416504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11069916A Pending JP2000269350A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
| DE10358047A1 (de) * | 2003-12-05 | 2005-06-30 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Komplementäre Bipolar-Halbleitervorrichtung |
-
1999
- 1999-03-16 JP JP11069916A patent/JP2000269350A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
| DE10358047A1 (de) * | 2003-12-05 | 2005-06-30 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Komplementäre Bipolar-Halbleitervorrichtung |
| US7855404B2 (en) | 2003-12-05 | 2010-12-21 | IHP GmbH—Innovations for High Performance Microelectronics/Leibniz-Instituit fur Innovative Mikroelektronik | Bipolar complementary semiconductor device |
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