JPH0653420A - ＢｉＣＭＯＳトランジスタ及びその製造方法 - Google Patents
ＢｉＣＭＯＳトランジスタ及びその製造方法Info
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- JPH0653420A JPH0653420A JP5053836A JP5383693A JPH0653420A JP H0653420 A JPH0653420 A JP H0653420A JP 5053836 A JP5053836 A JP 5053836A JP 5383693 A JP5383693 A JP 5383693A JP H0653420 A JPH0653420 A JP H0653420A
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- well
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- drain
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/0188—Manufacturing their isolation regions
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 静電気放電のための別途の面積を占めなくて
半導体装置の集積度を向上させることができ、工程追加
なしで工程及び構造が簡単な静電気保護構造を形成して
信頼性を向上させることのできるＢｉＣＭＯＳトランジ
スタ及びその製造方法。 【構成】 半導体基板内に第１導電形の不純物で形成さ
れる埋没層と、この埋没層上に形成されるエピタキシャ
ル層に第１導電形の不純物で形成される第１導電形ウェ
ルと、前記エピタキシャル層の表面に形成されるゲート
絶縁膜と、このゲート絶縁膜上の所定部分に形成される
ゲートと、このゲートの側壁に形成されるスペーサと、
前記ゲートの一方の側のエピタキシャル層上に第２導電
形の不純物によりＬＤＤ構造に形成されるソースと、前
記ゲートの他側のエピタキシャル層上に第２導電形の不
純物により形成されるドレインとを備えるＢｉＣＭＯＳ
トランジスタ。
半導体装置の集積度を向上させることができ、工程追加
なしで工程及び構造が簡単な静電気保護構造を形成して
信頼性を向上させることのできるＢｉＣＭＯＳトランジ
スタ及びその製造方法。 【構成】 半導体基板内に第１導電形の不純物で形成さ
れる埋没層と、この埋没層上に形成されるエピタキシャ
ル層に第１導電形の不純物で形成される第１導電形ウェ
ルと、前記エピタキシャル層の表面に形成されるゲート
絶縁膜と、このゲート絶縁膜上の所定部分に形成される
ゲートと、このゲートの側壁に形成されるスペーサと、
前記ゲートの一方の側のエピタキシャル層上に第２導電
形の不純物によりＬＤＤ構造に形成されるソースと、前
記ゲートの他側のエピタキシャル層上に第２導電形の不
純物により形成されるドレインとを備えるＢｉＣＭＯＳ
トランジスタ。
Description
【０００１】
【産業上の利用分野】この発明はＢｉＣＭＯＳトランジ
スタ及びその製造方法に関し、さらに詳しくは静電気に
脆弱なＢｉＣＭＯＳトランジスタ内ｎＭＯＳトランジス
タのゲート絶縁膜あるいはドレインゲート間が静電気に
より破壊されることを防止するための静電気保護構造を
持つＢｉＣＭＯＳトランジスタ及びその製造方法に関す
る。
スタ及びその製造方法に関し、さらに詳しくは静電気に
脆弱なＢｉＣＭＯＳトランジスタ内ｎＭＯＳトランジス
タのゲート絶縁膜あるいはドレインゲート間が静電気に
より破壊されることを防止するための静電気保護構造を
持つＢｉＣＭＯＳトランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化及び小形化の趨勢
により、ＭＯＳ構造ではゲート電極の縮小、ゲート絶縁
膜の薄形化、浅い接合化がなされてきていることによ
り、接合の耐圧が減少することになっている。
により、ＭＯＳ構造ではゲート電極の縮小、ゲート絶縁
膜の薄形化、浅い接合化がなされてきていることによ
り、接合の耐圧が減少することになっている。
【０００３】一方で半導体装置は、製造工程中や取扱中
に発生する静電気により瞬間的に半導体装置に高電圧が
印加されて破壊されることがある。
に発生する静電気により瞬間的に半導体装置に高電圧が
印加されて破壊されることがある。
【０００４】静電気放電により半導体装置が破壊される
例としては、（１）ゲート−ドレイン／ソース間のゲー
ト絶縁膜の絶縁破壊、（２）ドレイン−基板間のバルク
における接合絶縁破壊（junction breakdown）、（３）
ドレイン表面のゲート電極からの電界集中による接合絶
縁破壊、（４）ソース−ドレイン間のパンチスルーがあ
る。前記（２）または（４）項の接合絶縁破壊、及びパ
ンチスルーは静電気が除去されると接合が再び復元され
るが、（１）項の場合であるゲート絶縁膜の破壊と
（３）項の場合であるドレインとゲート間の接合絶縁破
壊は復元が不可能で半導体装置の動作が不可能になる。
通常、上記のような静電気による半導体装置の破壊を防
止するために半導体装置に別の抵抗を形成して信号遅延
回路を備えたり、ダイオードやバイポーラトランジスタ
を備えるなどの方法が利用されている。また、ゲート絶
縁膜の絶縁破壊やドレイン−ゲート間の接合絶縁破壊が
起こる前に復元が可能な（２）項の接合絶縁破壊や
（３）項のバンチスルーが起こるようにすることも一方
法である。
例としては、（１）ゲート−ドレイン／ソース間のゲー
ト絶縁膜の絶縁破壊、（２）ドレイン−基板間のバルク
における接合絶縁破壊（junction breakdown）、（３）
ドレイン表面のゲート電極からの電界集中による接合絶
縁破壊、（４）ソース−ドレイン間のパンチスルーがあ
る。前記（２）または（４）項の接合絶縁破壊、及びパ
ンチスルーは静電気が除去されると接合が再び復元され
るが、（１）項の場合であるゲート絶縁膜の破壊と
（３）項の場合であるドレインとゲート間の接合絶縁破
壊は復元が不可能で半導体装置の動作が不可能になる。
通常、上記のような静電気による半導体装置の破壊を防
止するために半導体装置に別の抵抗を形成して信号遅延
回路を備えたり、ダイオードやバイポーラトランジスタ
を備えるなどの方法が利用されている。また、ゲート絶
縁膜の絶縁破壊やドレイン−ゲート間の接合絶縁破壊が
起こる前に復元が可能な（２）項の接合絶縁破壊や
（３）項のバンチスルーが起こるようにすることも一方
法である。
【０００５】一般に、半導体装置にて論理を構成する能
動素子は、バイポーラトランジスタとＣＭＯＳトランジ
スタの２種に区別される。ＣＭＯＳトランジスタは消費
電力が少なく、集積度が高い。バイポーラトランジスタ
は動作速度が速く、高負荷駆動能力が大きい特性を持っ
ている。最近システムの高性能化が要求されることによ
り、論理素子において低消費電力及び高集積度を持ち高
速動作及び高負荷駆動能力を持つ半導体が要求されてい
る。このような要求を充足させるためにＣＭＯＳトラン
ジスタとバイポーラトランジスタを同一チップ上に集積
し、ＣＭＯＳトランジスタを内部論理回路で、バイポー
ラトランジスタを周辺回路で利用するＢｉＣＭＯＳ集積
回路が開発されている。ＢｉＣＭＯＳトランジスタにお
いて、ｎＭＯＳトランジスタが熱電子（Hot electron）
により絶縁破壊電圧が低くなって容易に破壊されること
を防止するために、ＬＤＤ（Lightly Doped Drain ）構
造が採用されている。すなわち、ｎ及びｐＭＯＳトラン
ジスタにゲート電極を形成したあと、ｎＭＯＳトランジ
スタのソース及びドレイン領域に低濃度の不純物イオン
を注入し、その後の全表面に２０００〜３０００Å程度
の厚さの酸化膜を形成する。続いてＲＩＥ（Reactive I
on Etching）のような乾式エッチング方法で半導体基板
が露出されるまで前記酸化膜をエッチングしてゲート電
極の側壁にスペーサを形成したあと、ソース及びドレイ
ン領域に高濃度の不純物イオンを注入する。従って、前
記スペーサの下部には低濃度の不純物領域が形成される
ので、絶縁破壊電圧が低くなることが防止される。
動素子は、バイポーラトランジスタとＣＭＯＳトランジ
スタの２種に区別される。ＣＭＯＳトランジスタは消費
電力が少なく、集積度が高い。バイポーラトランジスタ
は動作速度が速く、高負荷駆動能力が大きい特性を持っ
ている。最近システムの高性能化が要求されることによ
り、論理素子において低消費電力及び高集積度を持ち高
速動作及び高負荷駆動能力を持つ半導体が要求されてい
る。このような要求を充足させるためにＣＭＯＳトラン
ジスタとバイポーラトランジスタを同一チップ上に集積
し、ＣＭＯＳトランジスタを内部論理回路で、バイポー
ラトランジスタを周辺回路で利用するＢｉＣＭＯＳ集積
回路が開発されている。ＢｉＣＭＯＳトランジスタにお
いて、ｎＭＯＳトランジスタが熱電子（Hot electron）
により絶縁破壊電圧が低くなって容易に破壊されること
を防止するために、ＬＤＤ（Lightly Doped Drain ）構
造が採用されている。すなわち、ｎ及びｐＭＯＳトラン
ジスタにゲート電極を形成したあと、ｎＭＯＳトランジ
スタのソース及びドレイン領域に低濃度の不純物イオン
を注入し、その後の全表面に２０００〜３０００Å程度
の厚さの酸化膜を形成する。続いてＲＩＥ（Reactive I
on Etching）のような乾式エッチング方法で半導体基板
が露出されるまで前記酸化膜をエッチングしてゲート電
極の側壁にスペーサを形成したあと、ソース及びドレイ
ン領域に高濃度の不純物イオンを注入する。従って、前
記スペーサの下部には低濃度の不純物領域が形成される
ので、絶縁破壊電圧が低くなることが防止される。
【０００６】図６は従来技術によるＢｉＣＭＯＳトラン
ジスタのｎＭＯＳトランジスタ部分の一部断面図であ
る。ｐ形Ｓｉ半導体基板１１上に高濃度のｐ形埋没層１
２が形成されており、前記ｐ形埋没層１２上にエピタキ
シャル層１３が形成されている。このエピタキシャル層
１３に低濃度のｐウェル１４が形成されている。このウ
ェル１４が形成されたエピタキシャル層１３上にＳｉＯ
2 （酸化ケイ素）のゲート絶縁膜１５が形成されてお
り、このゲート絶縁膜１５上の所定部分に多結晶Ｓｉ
（多結晶ケイ素）のゲート１６が形成されている。ま
た、このゲート１６の側壁にＳｉＯ2 のスペーサ１７が
形成されている。また、前記ゲート１６両側のエピタキ
シャル層１３に、ｎ形不純物を用いた通常のＬＤＤ構造
でソース１８及びドレイン１９が形成されている。
ジスタのｎＭＯＳトランジスタ部分の一部断面図であ
る。ｐ形Ｓｉ半導体基板１１上に高濃度のｐ形埋没層１
２が形成されており、前記ｐ形埋没層１２上にエピタキ
シャル層１３が形成されている。このエピタキシャル層
１３に低濃度のｐウェル１４が形成されている。このウ
ェル１４が形成されたエピタキシャル層１３上にＳｉＯ
2 （酸化ケイ素）のゲート絶縁膜１５が形成されてお
り、このゲート絶縁膜１５上の所定部分に多結晶Ｓｉ
（多結晶ケイ素）のゲート１６が形成されている。ま
た、このゲート１６の側壁にＳｉＯ2 のスペーサ１７が
形成されている。また、前記ゲート１６両側のエピタキ
シャル層１３に、ｎ形不純物を用いた通常のＬＤＤ構造
でソース１８及びドレイン１９が形成されている。
【０００７】上述したような従来のＢｉＣＭＯＳトラン
ジスタのｎＭＯＳトランジスタにおいては、静電気放電
により出力端と連結されたドレイン１９とｐウェル１４
とのｐｎ接合の絶縁破壊現象が起ったり、ゲート絶縁膜
が破壊されたり、ソース−ドレイン間に貫通及びドレイ
ン表面部の接合絶縁破壊が起ることがある。従って、半
導体基板の所定部分に別に静電気放電のためのｎウェル
を形成し、ドレインと電気的に連結して静電気を放電す
る。すなわち、前述した従来の方法による静電破壊（Ｅ
ＳＤ）防護は、別途のｎウェルを半導体基板上に形成し
たあとＭＯＳトランジスタのドレインと連結しなければ
ならないので、半導体基板の面積をたくさん占めて半導
体装置の集積度を落とし、また、工程が複雑になるとい
う問題点がある。
ジスタのｎＭＯＳトランジスタにおいては、静電気放電
により出力端と連結されたドレイン１９とｐウェル１４
とのｐｎ接合の絶縁破壊現象が起ったり、ゲート絶縁膜
が破壊されたり、ソース−ドレイン間に貫通及びドレイ
ン表面部の接合絶縁破壊が起ることがある。従って、半
導体基板の所定部分に別に静電気放電のためのｎウェル
を形成し、ドレインと電気的に連結して静電気を放電す
る。すなわち、前述した従来の方法による静電破壊（Ｅ
ＳＤ）防護は、別途のｎウェルを半導体基板上に形成し
たあとＭＯＳトランジスタのドレインと連結しなければ
ならないので、半導体基板の面積をたくさん占めて半導
体装置の集積度を落とし、また、工程が複雑になるとい
う問題点がある。
【０００８】
【発明が解決しようとする課題】従ってこの発明の目的
は、静電気放電のための別途の面積を占めなくて半導体
装置の集積度を向上させることができ、工程追加なしで
工程及び構造が簡単な静電気保護構造を形成して信頼性
を向上させることのできるＢｉＣＭＯＳトランジスタ及
びその製造方法を提供することにある。
は、静電気放電のための別途の面積を占めなくて半導体
装置の集積度を向上させることができ、工程追加なしで
工程及び構造が簡単な静電気保護構造を形成して信頼性
を向上させることのできるＢｉＣＭＯＳトランジスタ及
びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
にこの発明においては、半導体基板内に第１導電形の不
純物で形成される埋没層と、この埋没層上に形成される
エピタキシャル層に第１導電形の不純物で形成される第
１導電形ウェルと、前記エピタキシャル層の表面に形成
されるゲート絶縁膜と、このゲート絶縁膜上の所定部分
に形成されるゲートと、このゲートの側壁に形成される
スペーサと、前記ゲートの一方の側のエピタキシャル層
上に第２導電形の不純物によりＬＤＤ構造に形成される
ソースと、前記ゲートの他側のエピタキシャル層上に第
２導電形の不純物により形成されるドレインとを備える
ＢｉＣＭＯＳトランジスタにおいて、前記ドレイン下部
のエピタキシャル層に前記ドレインの下部と接するよう
に第２導電形の不純物で形成される深いドレインを備え
ること、あるいは前記ゲートの他側のエピタキシャル層
に前記ドレインを包みかくすように第２導電形の不純物
で形成されている深いドレインを備えることを特徴とす
る。
にこの発明においては、半導体基板内に第１導電形の不
純物で形成される埋没層と、この埋没層上に形成される
エピタキシャル層に第１導電形の不純物で形成される第
１導電形ウェルと、前記エピタキシャル層の表面に形成
されるゲート絶縁膜と、このゲート絶縁膜上の所定部分
に形成されるゲートと、このゲートの側壁に形成される
スペーサと、前記ゲートの一方の側のエピタキシャル層
上に第２導電形の不純物によりＬＤＤ構造に形成される
ソースと、前記ゲートの他側のエピタキシャル層上に第
２導電形の不純物により形成されるドレインとを備える
ＢｉＣＭＯＳトランジスタにおいて、前記ドレイン下部
のエピタキシャル層に前記ドレインの下部と接するよう
に第２導電形の不純物で形成される深いドレインを備え
ること、あるいは前記ゲートの他側のエピタキシャル層
に前記ドレインを包みかくすように第２導電形の不純物
で形成されている深いドレインを備えることを特徴とす
る。
【００１０】また、上記構成を有するＢｉＣＭＯＳトラ
ンジスタにおいては、前記第１導電形がｐ形、第２導電
形がｎ形であることができ、また、前記深いドレイン
は、ドレインより高濃度の不純物がドーピングされるこ
とができる。
ンジスタにおいては、前記第１導電形がｐ形、第２導電
形がｎ形であることができ、また、前記深いドレイン
は、ドレインより高濃度の不純物がドーピングされるこ
とができる。
【００１１】また、前記ゲートの他側のエピタキシャル
層に前記ドレインを包みかくすように第２導電形の不純
物で形成されている深いドレインを備える場合には、前
記ドレイン上のゲート絶縁膜は、他の部分より厚く形成
されることを特徴とする。
層に前記ドレインを包みかくすように第２導電形の不純
物で形成されている深いドレインを備える場合には、前
記ドレイン上のゲート絶縁膜は、他の部分より厚く形成
されることを特徴とする。
【００１２】また、上記目的を達成するためにこの発明
においては、第１導電形の半導体基板の所定部分に互い
に離隔されるように第２導電形の不純物で第１及び第２
埋没層を形成する工程と、これら第１及び第２埋没層間
の半導体基板に第１導電形の第３埋没層を形成する工程
と、前記第１埋没層，第２埋没層及び第３埋没層の表面
にエピタキシャル層を形成する工程と、前記第１埋没層
及び第２埋没層上のエピタキシャル層に第２導電形の不
純物で第１ウェル及び第２ウェルを形成し前記第３埋没
層上のエピタキシャル層に第１導電形の不純物で第３ウ
ェルを形成する工程と、各第１ウェル及び第２ウェルと
の間の表面と第２ウェル表面の所定部分とに素子分離の
ためのフィールド酸化膜を形成する工程と、前記第２ウ
ェルの一側に第２導電形の不純物でコレクタシンカーを
形成する工程と、前記第１ウェル及び第３ウェルの所定
部分にゲート絶縁膜及びゲートを形成する工程と、前記
第３ウェル上に形成されているゲートの両側に低濃度の
第２導電形の不純物でＬＤＤ構造を形成するための低濃
度の不純物領域を形成する工程と、前記ゲートの側壁に
スペーサを形成する工程と、前記第１ウェルと第２ウェ
ルの表面に第１導電形の不純物でソース，ドレイン及び
ベースを形成する工程と、前記第３ウェルの表面に第２
導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインの下部に
深いドレインを形成する工程、あるいは、前記コレクタ
シンカーを形成する工程時に第２導電形の不純物で前記
第３ウェルのドレインを包みかくすように深いドレイン
を形成する工程を備えることを特徴とする。
においては、第１導電形の半導体基板の所定部分に互い
に離隔されるように第２導電形の不純物で第１及び第２
埋没層を形成する工程と、これら第１及び第２埋没層間
の半導体基板に第１導電形の第３埋没層を形成する工程
と、前記第１埋没層，第２埋没層及び第３埋没層の表面
にエピタキシャル層を形成する工程と、前記第１埋没層
及び第２埋没層上のエピタキシャル層に第２導電形の不
純物で第１ウェル及び第２ウェルを形成し前記第３埋没
層上のエピタキシャル層に第１導電形の不純物で第３ウ
ェルを形成する工程と、各第１ウェル及び第２ウェルと
の間の表面と第２ウェル表面の所定部分とに素子分離の
ためのフィールド酸化膜を形成する工程と、前記第２ウ
ェルの一側に第２導電形の不純物でコレクタシンカーを
形成する工程と、前記第１ウェル及び第３ウェルの所定
部分にゲート絶縁膜及びゲートを形成する工程と、前記
第３ウェル上に形成されているゲートの両側に低濃度の
第２導電形の不純物でＬＤＤ構造を形成するための低濃
度の不純物領域を形成する工程と、前記ゲートの側壁に
スペーサを形成する工程と、前記第１ウェルと第２ウェ
ルの表面に第１導電形の不純物でソース，ドレイン及び
ベースを形成する工程と、前記第３ウェルの表面に第２
導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインの下部に
深いドレインを形成する工程、あるいは、前記コレクタ
シンカーを形成する工程時に第２導電形の不純物で前記
第３ウェルのドレインを包みかくすように深いドレイン
を形成する工程を備えることを特徴とする。
【００１３】ここで、前記コレクタシンカーを形成する
工程時に第２導電形の不純物で前記第３ウェルのドレイ
ンを包みかくすように深いドレインを形成する工程を備
える場合には、前記ゲート絶縁膜を熱酸化方法で形成し
て前記第３ウェルの深いドレイン上に他の部分より厚く
形成するとよい。
工程時に第２導電形の不純物で前記第３ウェルのドレイ
ンを包みかくすように深いドレインを形成する工程を備
える場合には、前記ゲート絶縁膜を熱酸化方法で形成し
て前記第３ウェルの深いドレイン上に他の部分より厚く
形成するとよい。
【００１４】
【実施例】以下、添付した図面を参照してこの発明によ
るＢｉＣＭＯＳトランジスタとその製造方法を詳細に説
明する。
るＢｉＣＭＯＳトランジスタとその製造方法を詳細に説
明する。
【００１５】図１はこの発明の一実施例に係るＢｉＣＭ
ＯＳトランジスタの一部断面図として、ｎＭＯＳトラン
ジスタ部分の断面を示したものである。ｐ形Ｓｉの半導
体基板２１の表面には、Ｂ（ホウ素）などのｐ形不純物
が１Ｅ１３〜５Ｅ１３ions／cm2 程度のドース量で注入
されたｐ形の埋没層２２が形成されており、この埋没層
２２が形成された半導体基板２１上にエピタキシャル層
２３が形成されている。この埋没層２２はｎＭＯＳトラ
ンジスタのラッチアップを防止するためのものである。
また、前記エピタキシャル層２３に、Ｂなどのｐ形不純
物が１Ｅ１２〜３Ｅ１２ions／cm2 程度のドーズ量で注
入されたｐウェル２４が形成されており、このｐウェル
２４が形成されているエピタキシャル層２３上にＳｉＯ
2 （酸化ケイ素）またはＳｉ3 Ｎ4 （窒化ケイ素）の絶
縁物質でゲート絶縁膜２５が形成されている。また、前
記ゲート絶縁膜２５上に多結晶Ｓｉ（多結晶ケイ素）で
ゲート２６が形成されており、このゲート２６の側壁に
スペーサ２７が形成されている。
ＯＳトランジスタの一部断面図として、ｎＭＯＳトラン
ジスタ部分の断面を示したものである。ｐ形Ｓｉの半導
体基板２１の表面には、Ｂ（ホウ素）などのｐ形不純物
が１Ｅ１３〜５Ｅ１３ions／cm2 程度のドース量で注入
されたｐ形の埋没層２２が形成されており、この埋没層
２２が形成された半導体基板２１上にエピタキシャル層
２３が形成されている。この埋没層２２はｎＭＯＳトラ
ンジスタのラッチアップを防止するためのものである。
また、前記エピタキシャル層２３に、Ｂなどのｐ形不純
物が１Ｅ１２〜３Ｅ１２ions／cm2 程度のドーズ量で注
入されたｐウェル２４が形成されており、このｐウェル
２４が形成されているエピタキシャル層２３上にＳｉＯ
2 （酸化ケイ素）またはＳｉ3 Ｎ4 （窒化ケイ素）の絶
縁物質でゲート絶縁膜２５が形成されている。また、前
記ゲート絶縁膜２５上に多結晶Ｓｉ（多結晶ケイ素）で
ゲート２６が形成されており、このゲート２６の側壁に
スペーサ２７が形成されている。
【００１６】また、前記ゲート２６両側のｐウェル２４
上にＰ（リン）及びＡｓ（ヒ素）などのｎ形不純物がそ
れぞれ１Ｅ１３〜５Ｅ１３ions／cm2 と５Ｅ１５〜８Ｅ
１５ions／cm2 程度のドーズ量で注入され低濃度及び高
濃度の不純物層になされたＬＤＤ構造のソース２８及び
ドレイン２９が形成されている。また、前記ドレイン２
９下部のｐウェル２４にＰなどのｎ形不純物が３Ｅ１５
〜５Ｅ１５ions／cm2程度のドーズ量で注入された深い
ドレイン３０が形成されている。この深いドレイン３０
は、ＬＤＤ構造のドレイン２９とｐウェル２４との接合
面積を増加させ、ドレイン２９からｐウェル２４への静
電気放電路を形成する。従って、ｎＭＯＳトランジスタ
の静電気に対する耐圧が増加する。また、前記ゲート絶
縁膜２５の絶縁破壊が発生する電圧（以下ＶＧという）
より前記深いドレイン３０を備えるｎＭＯＳトランジス
タのドレイン２９−バルク間の接合絶縁破壊電圧または
ソース２８、ドレイン２９間のパンチスルー電圧が低け
れば、静電気によるゲート絶縁膜２５の破壊は起らない
ので素子は再び動作可である。また、前記深いドレイン
３０は、別途の工程の追加なしでＢｉＣＭＯＳトランジ
スタのバイポーラトランジスタの中でコレクタシンカー
（collector sinker）を形成するときに共に形成され
る。
上にＰ（リン）及びＡｓ（ヒ素）などのｎ形不純物がそ
れぞれ１Ｅ１３〜５Ｅ１３ions／cm2 と５Ｅ１５〜８Ｅ
１５ions／cm2 程度のドーズ量で注入され低濃度及び高
濃度の不純物層になされたＬＤＤ構造のソース２８及び
ドレイン２９が形成されている。また、前記ドレイン２
９下部のｐウェル２４にＰなどのｎ形不純物が３Ｅ１５
〜５Ｅ１５ions／cm2程度のドーズ量で注入された深い
ドレイン３０が形成されている。この深いドレイン３０
は、ＬＤＤ構造のドレイン２９とｐウェル２４との接合
面積を増加させ、ドレイン２９からｐウェル２４への静
電気放電路を形成する。従って、ｎＭＯＳトランジスタ
の静電気に対する耐圧が増加する。また、前記ゲート絶
縁膜２５の絶縁破壊が発生する電圧（以下ＶＧという）
より前記深いドレイン３０を備えるｎＭＯＳトランジス
タのドレイン２９−バルク間の接合絶縁破壊電圧または
ソース２８、ドレイン２９間のパンチスルー電圧が低け
れば、静電気によるゲート絶縁膜２５の破壊は起らない
ので素子は再び動作可である。また、前記深いドレイン
３０は、別途の工程の追加なしでＢｉＣＭＯＳトランジ
スタのバイポーラトランジスタの中でコレクタシンカー
（collector sinker）を形成するときに共に形成され
る。
【００１７】図２はこの発明の他の実施例によるＢｉＣ
ＭＯＳトランジスタの一部断面図として、ｎＭＯＳトラ
ンジスタ部分の断面を示すものである。ｐ形Ｓｉの半導
体基板３１の表面にＢなどのｐ形不純物でｐ形の埋没層
３２が形成されており、このｐ形の埋没層３２が形成さ
れている半導体基板３１上にエピタキシャル層３３が形
成されている。また、前記エピタキシャル層３３内にｐ
形の不純物でｐウェル３４が形成されており、このｐウ
ェル３４が形成されているエピタキシャル層３３上に、
熱酸化方法によりゲート絶縁膜３５が形成されている。
このゲート絶縁膜３５は、ドレイン３９が形成される部
分において他の部分より厚く形成されている。すなわ
ち、深いドレイン４０に高濃度の不純物がドーピングさ
れてあるために、前記ゲート絶縁膜３５を熱酸化方法で
形成するとき、深いドレイン４０の上部にて酸化膜が他
の部分より速く成長することにより、他の部分より厚い
ゲート絶縁膜３５が形成されるものである。
ＭＯＳトランジスタの一部断面図として、ｎＭＯＳトラ
ンジスタ部分の断面を示すものである。ｐ形Ｓｉの半導
体基板３１の表面にＢなどのｐ形不純物でｐ形の埋没層
３２が形成されており、このｐ形の埋没層３２が形成さ
れている半導体基板３１上にエピタキシャル層３３が形
成されている。また、前記エピタキシャル層３３内にｐ
形の不純物でｐウェル３４が形成されており、このｐウ
ェル３４が形成されているエピタキシャル層３３上に、
熱酸化方法によりゲート絶縁膜３５が形成されている。
このゲート絶縁膜３５は、ドレイン３９が形成される部
分において他の部分より厚く形成されている。すなわ
ち、深いドレイン４０に高濃度の不純物がドーピングさ
れてあるために、前記ゲート絶縁膜３５を熱酸化方法で
形成するとき、深いドレイン４０の上部にて酸化膜が他
の部分より速く成長することにより、他の部分より厚い
ゲート絶縁膜３５が形成されるものである。
【００１８】また、ゲート絶縁膜３５上に多結晶Ｓｉの
ゲート３６が形成されており、このゲート３６はゲート
絶縁膜３５の厚い部分と所定の範囲だけ重なり合ってい
る。また、前記ゲート３６の側壁にスペーサ３７が形成
されており、前記ゲート絶縁膜３５が薄い側のゲート３
６下部のｐウェル３４に、Ｐ及びＡｓなどのｎ形不純物
でそれぞれに低濃度及び高濃度の不純物層を持つＬＤＤ
構造でソース３８が形成されている。
ゲート３６が形成されており、このゲート３６はゲート
絶縁膜３５の厚い部分と所定の範囲だけ重なり合ってい
る。また、前記ゲート３６の側壁にスペーサ３７が形成
されており、前記ゲート絶縁膜３５が薄い側のゲート３
６下部のｐウェル３４に、Ｐ及びＡｓなどのｎ形不純物
でそれぞれに低濃度及び高濃度の不純物層を持つＬＤＤ
構造でソース３８が形成されている。
【００１９】一方、前記ゲート絶縁膜３５が厚い方のゲ
ート３６下部のｐウェル３４に、Ｐなどのｎ形不純物で
ドレイン３９が形成されている。なお、前記ソース３８
はＬＤＤ構造を持たないこともできる。また、前記ドレ
イン３９を包むようにｐウェル３４上に高濃度のｎ形不
純物で深いドレイン４０が形成されている。この深いド
レイン４０はドレイン３９の下側全体を覆うように形成
されていて、ｐウェル３４とドレイン３９の接合面積を
増加させている。また、図１のＬＤＤ構造で形成された
ドレイン２９より高濃度の不純物領域がゲート３６内へ
さらに深く浸透されており、静電気による接合絶縁破壊
電圧が低くなる。さらに、前記ドレイン３９上のゲート
絶縁膜３５が厚いため、ＶＧが増加する。
ート３６下部のｐウェル３４に、Ｐなどのｎ形不純物で
ドレイン３９が形成されている。なお、前記ソース３８
はＬＤＤ構造を持たないこともできる。また、前記ドレ
イン３９を包むようにｐウェル３４上に高濃度のｎ形不
純物で深いドレイン４０が形成されている。この深いド
レイン４０はドレイン３９の下側全体を覆うように形成
されていて、ｐウェル３４とドレイン３９の接合面積を
増加させている。また、図１のＬＤＤ構造で形成された
ドレイン２９より高濃度の不純物領域がゲート３６内へ
さらに深く浸透されており、静電気による接合絶縁破壊
電圧が低くなる。さらに、前記ドレイン３９上のゲート
絶縁膜３５が厚いため、ＶＧが増加する。
【００２０】従って、ゲート絶縁膜３５の絶縁破壊が起
る前にドレイン３９−バルク間の接合絶縁破壊が先ず発
生して、ドレイン３９からｐウェル３４への静電気放電
をするので、ｎＭＯＳトランジスタは破壊されず、耐性
が向上する。また、前記深いドレイン４０は、図１の実
施例と同様に別途、工程の追加なしでＢｉＣＭＯＳトラ
ンジスタのバイポーラトランジスタ中にてコレクタシン
カーの形成工程のとき同時に形成される。
る前にドレイン３９−バルク間の接合絶縁破壊が先ず発
生して、ドレイン３９からｐウェル３４への静電気放電
をするので、ｎＭＯＳトランジスタは破壊されず、耐性
が向上する。また、前記深いドレイン４０は、図１の実
施例と同様に別途、工程の追加なしでＢｉＣＭＯＳトラ
ンジスタのバイポーラトランジスタ中にてコレクタシン
カーの形成工程のとき同時に形成される。
【００２１】図３（ａ）〜（ｄ）及び図４（ａ）〜
（ｄ）はこの発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一製造工程を示すためのものであり、図３
（ａ）〜（ｄ）はその前半工程を図４（ａ）〜（ｄ）は
その後半工程を示し、図１に示したＢｉＣＭＯＳトラン
ジスタに関するものである。
（ｄ）はこの発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一製造工程を示すためのものであり、図３
（ａ）〜（ｄ）はその前半工程を図４（ａ）〜（ｄ）は
その後半工程を示し、図１に示したＢｉＣＭＯＳトラン
ジスタに関するものである。
【００２２】まず図３（ａ）に示すように、結晶面が＜
１００＞であり抵抗率が２〜２０Ω．cmであるｐ形Ｓｉ
の半導体基板５０の全表面に第１パッド酸化膜５１と窒
化膜５２を通常の気相成長法（chemical vapor deposit
ion ；以下ＣＶＤという）の方法で順次に形成する。次
に、通常のリソグラフィ及びエッチングによりバイポー
ラトランジスタ及びｐＭＯＳトランジスタを形成する部
分の窒化膜５２を除去し、前記第１パッド酸化膜５１を
露出させる。次に、第１パッド酸化膜５１の露出された
部分に高濃度のｎ形埋没層を形成するために、Ａｓなど
のｎ形不純物を１００KeV 程度のエネルギー、１Ｅ１５
〜５Ｅ１５ions／cm2 程度のドーズ量で注入して第１及
び第２埋没層５３，５４を形成する。
１００＞であり抵抗率が２〜２０Ω．cmであるｐ形Ｓｉ
の半導体基板５０の全表面に第１パッド酸化膜５１と窒
化膜５２を通常の気相成長法（chemical vapor deposit
ion ；以下ＣＶＤという）の方法で順次に形成する。次
に、通常のリソグラフィ及びエッチングによりバイポー
ラトランジスタ及びｐＭＯＳトランジスタを形成する部
分の窒化膜５２を除去し、前記第１パッド酸化膜５１を
露出させる。次に、第１パッド酸化膜５１の露出された
部分に高濃度のｎ形埋没層を形成するために、Ａｓなど
のｎ形不純物を１００KeV 程度のエネルギー、１Ｅ１５
〜５Ｅ１５ions／cm2 程度のドーズ量で注入して第１及
び第２埋没層５３，５４を形成する。
【００２３】次に図３（ｂ）に示すように、前記窒化膜
５２をマスクとして前記第１パッド酸化膜５１の露出さ
れた部分を熱酸化させ、熱酸化膜５５を形成する。次
に、前記窒化膜５２を除去したあと、前記熱酸化膜５５
をマスクとして第１パッド酸化膜５１下部の半導体基板
５０にＢなどのｐ形不純物を１００KeV 程度のエネルギ
ー、１Ｅ１３〜５Ｅ１３ions／cm2 程度のドーズ量で注
入して高濃度ｐ形の第３埋没層５６を形成する。次に、
前記窒化膜５２を除去する。
５２をマスクとして前記第１パッド酸化膜５１の露出さ
れた部分を熱酸化させ、熱酸化膜５５を形成する。次
に、前記窒化膜５２を除去したあと、前記熱酸化膜５５
をマスクとして第１パッド酸化膜５１下部の半導体基板
５０にＢなどのｐ形不純物を１００KeV 程度のエネルギ
ー、１Ｅ１３〜５Ｅ１３ions／cm2 程度のドーズ量で注
入して高濃度ｐ形の第３埋没層５６を形成する。次に、
前記窒化膜５２を除去する。
【００２４】次に図３（ｃ）に示すように、前記第１酸
化膜５１及び熱酸化膜５５を除去したあと前記第１、第
２及び第３埋没層５３，５４，５６上に約１．５μm 程
度の厚さのエピタキシャル層５７を形成する。次に、前
記第１，第２及び第３埋没層５３，５４，５６上のエピ
タキシャル層５７にそれぞれ第１，第２及びウェル５
８，５９，６０を形成する。このとき、前記第１及び第
２ウェル５８，５９は、Ｐなどのｎ形不純物を、第３ウ
ェル６０は、Ｂなどのｐ形不純物を、適当なエネルギー
及び１Ｅ１２〜３Ｅ１２ions／cm2 程度のドーズ量でイ
オン注入したあと熱処理し、不純物を表面から埋没層上
面まで全体に拡散させて形成する。次に、前記第１、第
２及び第３ウェル５８，５９，６０の表面に通常のＣＶ
Ｄ方法で第２パッド酸化膜６１を形成する。
化膜５１及び熱酸化膜５５を除去したあと前記第１、第
２及び第３埋没層５３，５４，５６上に約１．５μm 程
度の厚さのエピタキシャル層５７を形成する。次に、前
記第１，第２及び第３埋没層５３，５４，５６上のエピ
タキシャル層５７にそれぞれ第１，第２及びウェル５
８，５９，６０を形成する。このとき、前記第１及び第
２ウェル５８，５９は、Ｐなどのｎ形不純物を、第３ウ
ェル６０は、Ｂなどのｐ形不純物を、適当なエネルギー
及び１Ｅ１２〜３Ｅ１２ions／cm2 程度のドーズ量でイ
オン注入したあと熱処理し、不純物を表面から埋没層上
面まで全体に拡散させて形成する。次に、前記第１、第
２及び第３ウェル５８，５９，６０の表面に通常のＣＶ
Ｄ方法で第２パッド酸化膜６１を形成する。
【００２５】次に図３（ｄ）に示すように、通常のＬＯ
ＣＯＳ（Local Oxidation of Silicon）工程により、そ
れぞれ素子の活性領域を分離するためのフィールド酸化
膜６２を形成する。次に前記第２ウェル５９の一側にＰ
などのｎ形不純物を１００KeV 程度のエネルギー、３Ｅ
１５〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入
してコレクタシンカー６３を形成する。このとき、ｎＭ
ＯＳトランジスタの静電気放電のため、第３ウェル６０
のドレインを形成する部分にも共にｎ形不純物のイオン
注入を実施して深いドレイン６４を形成する。次に、前
記第２パッド酸化膜６１を除去する。
ＣＯＳ（Local Oxidation of Silicon）工程により、そ
れぞれ素子の活性領域を分離するためのフィールド酸化
膜６２を形成する。次に前記第２ウェル５９の一側にＰ
などのｎ形不純物を１００KeV 程度のエネルギー、３Ｅ
１５〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入
してコレクタシンカー６３を形成する。このとき、ｎＭ
ＯＳトランジスタの静電気放電のため、第３ウェル６０
のドレインを形成する部分にも共にｎ形不純物のイオン
注入を実施して深いドレイン６４を形成する。次に、前
記第２パッド酸化膜６１を除去する。
【００２６】次に図４（ｅ）に示すように、前記第１及
び第３ウェル５８，６０の上部に、通常の方法でＳｉＯ
2 またはＳｉ3 Ｎ4 で２００〜５００Å程度の厚さのゲ
ート絶縁膜６５と、多結晶Ｓｉまたは多結晶Ｓｉ及び金
属シリサイドを用いて２０００〜３０００Å程度の厚さ
のゲート６６とを形成する。次に、前記第３ウェル６０
のＭＭＯＳトランジスタをＬＤＤ構造に形成するため
に、第３ウェル６０のゲート６６をマスクに使用してｎ
形不純物を適当なエネルギー及び１Ｅ１３〜５Ｅ１３io
ns／cm2 程度の低濃度ドーズ量でイオン注入してｎＭＯ
Ｓトランジスタの低濃度不純物領域６７を形成する。次
に、前述したような工程により形成された構造の全表面
にＣＶＤまたはＬＴＯ（Low Temperature Oxide ）の方
法により２０００〜３０００Å程度の酸化膜を形成した
あと、前記第１、第２及び第３ウェル５８，５９，６０
の表面が露出されるように乾式エッチング方法で除去し
て前記ゲート６６の側壁にスペーサ６８を形成する。
び第３ウェル５８，６０の上部に、通常の方法でＳｉＯ
2 またはＳｉ3 Ｎ4 で２００〜５００Å程度の厚さのゲ
ート絶縁膜６５と、多結晶Ｓｉまたは多結晶Ｓｉ及び金
属シリサイドを用いて２０００〜３０００Å程度の厚さ
のゲート６６とを形成する。次に、前記第３ウェル６０
のＭＭＯＳトランジスタをＬＤＤ構造に形成するため
に、第３ウェル６０のゲート６６をマスクに使用してｎ
形不純物を適当なエネルギー及び１Ｅ１３〜５Ｅ１３io
ns／cm2 程度の低濃度ドーズ量でイオン注入してｎＭＯ
Ｓトランジスタの低濃度不純物領域６７を形成する。次
に、前述したような工程により形成された構造の全表面
にＣＶＤまたはＬＴＯ（Low Temperature Oxide ）の方
法により２０００〜３０００Å程度の酸化膜を形成した
あと、前記第１、第２及び第３ウェル５８，５９，６０
の表面が露出されるように乾式エッチング方法で除去し
て前記ゲート６６の側壁にスペーサ６８を形成する。
【００２７】次に図４（ｂ）に示すように、前述した工
程により形成された構造の全表面にＣＶＤまたはＬＴＯ
方法により５００〜１５００Å程度厚さのＳｉＯ2 また
はＳｉ3 Ｎ4 の絶縁物質で第１層間絶縁膜６９を形成す
る。次に、前記第３ウェル６０にｎ形不純物を３Ｅ１５
〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入して
低濃度及び高濃度の不純物層を持つＬＤＤ構造となった
ｎＭＯＳトランジスタのソース７０及びドレイン７１を
形成する。このとき、前記ｎＭＯＳトランジスタのドレ
イン７１は深いドレイン６４とその底面が触れ合ってい
る。次に、前記第１ウェル５８に前記ゲート６６をマス
クとして用いてｐ形不純物を適宜のエネルギーと３Ｅ１
５〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入し
て、ｐＭＯＳトランジスタのソース７２及びドレイン７
３を形成する。前記ｐＭＯＳトランジスタのソース７２
及びドレイン７３を形成するとき、バイポーラトランジ
スタが形成される第２ウェル５９の一方側にベース接触
領域７４が同時に形成される。次に、前記第２ウェル５
９上にＢなどのｐ形不純物を８０KeV 程度のエネルギー
と１Ｅ１３〜２Ｅ１３ions／cm2 程度のドーズ量でイオ
ン注入してベース７５を形成する。
程により形成された構造の全表面にＣＶＤまたはＬＴＯ
方法により５００〜１５００Å程度厚さのＳｉＯ2 また
はＳｉ3 Ｎ4 の絶縁物質で第１層間絶縁膜６９を形成す
る。次に、前記第３ウェル６０にｎ形不純物を３Ｅ１５
〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入して
低濃度及び高濃度の不純物層を持つＬＤＤ構造となった
ｎＭＯＳトランジスタのソース７０及びドレイン７１を
形成する。このとき、前記ｎＭＯＳトランジスタのドレ
イン７１は深いドレイン６４とその底面が触れ合ってい
る。次に、前記第１ウェル５８に前記ゲート６６をマス
クとして用いてｐ形不純物を適宜のエネルギーと３Ｅ１
５〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入し
て、ｐＭＯＳトランジスタのソース７２及びドレイン７
３を形成する。前記ｐＭＯＳトランジスタのソース７２
及びドレイン７３を形成するとき、バイポーラトランジ
スタが形成される第２ウェル５９の一方側にベース接触
領域７４が同時に形成される。次に、前記第２ウェル５
９上にＢなどのｐ形不純物を８０KeV 程度のエネルギー
と１Ｅ１３〜２Ｅ１３ions／cm2 程度のドーズ量でイオ
ン注入してベース７５を形成する。
【００２８】次に図４（ｃ）に示すように、通常のリソ
グラフィにより前記第２ウェル５９他方側のバイポーラ
トランジスタのエミッタが形成される部分の第１層間絶
縁膜６９を除去して第２ウェル５９の一方側を露出させ
る。次に、前記第１層間絶縁膜６９の上部に多結晶シリ
コン層を形成した後、全面にエミッタソースになるＡｓ
のｎ形不純物を５Ｅ１５〜８Ｅ１５ions／cm2 程度のド
ーズ量でイオン注入する。次に、前記多結晶Ｓｉ層をパ
ターニングして、前記第１層間絶縁膜６９が除去されて
露出された第２ウェル５９上にエミッタ接続層７６を形
成する。このとき、このエミッタ形接続層７６にドーピ
ングされてあったｎ形不純物が前記ベース７５へ拡散さ
れてエミッタ７７を形成する。
グラフィにより前記第２ウェル５９他方側のバイポーラ
トランジスタのエミッタが形成される部分の第１層間絶
縁膜６９を除去して第２ウェル５９の一方側を露出させ
る。次に、前記第１層間絶縁膜６９の上部に多結晶シリ
コン層を形成した後、全面にエミッタソースになるＡｓ
のｎ形不純物を５Ｅ１５〜８Ｅ１５ions／cm2 程度のド
ーズ量でイオン注入する。次に、前記多結晶Ｓｉ層をパ
ターニングして、前記第１層間絶縁膜６９が除去されて
露出された第２ウェル５９上にエミッタ接続層７６を形
成する。このとき、このエミッタ形接続層７６にドーピ
ングされてあったｎ形不純物が前記ベース７５へ拡散さ
れてエミッタ７７を形成する。
【００２９】次に図４（ｄ）に示すように、前述した工
程により形成された構造の全表面にＣＶＤまたはＨＴＯ
（high temperature oxidation）方法でＳｉＯ2 または
Ｓｉ3 Ｎ4 で第２層間絶縁膜７８を形成する。続いて、
前記第２層間絶縁膜７８の全表面に流れ性が良いＰＳＧ
（Phospho Silicate Glass）またはＢＰＳＧ（Boro-Pho
spho Silicate Glass ）を塗布して保護層７９を形成し
たあと、通常のリソグラフィにより電気的接続のための
接触口を形成する。次に、前記接触口を通って金属導電
層８０を形成する。
程により形成された構造の全表面にＣＶＤまたはＨＴＯ
（high temperature oxidation）方法でＳｉＯ2 または
Ｓｉ3 Ｎ4 で第２層間絶縁膜７８を形成する。続いて、
前記第２層間絶縁膜７８の全表面に流れ性が良いＰＳＧ
（Phospho Silicate Glass）またはＢＰＳＧ（Boro-Pho
spho Silicate Glass ）を塗布して保護層７９を形成し
たあと、通常のリソグラフィにより電気的接続のための
接触口を形成する。次に、前記接触口を通って金属導電
層８０を形成する。
【００３０】図５（ａ）〜（ｅ）はこの発明の他の実施
例、すなわち図２に示したＢｉＣＭＯＳトランジスタの
製造工程を示すための断面図である。この図５（ａ）〜
（ｅ）においては、前出の図３（ａ）〜（ｄ）及び図４
（ａ）〜（ｄ）と類似な工程が用いられるため、同一部
分は同一の参照番号を付してある。
例、すなわち図２に示したＢｉＣＭＯＳトランジスタの
製造工程を示すための断面図である。この図５（ａ）〜
（ｅ）においては、前出の図３（ａ）〜（ｄ）及び図４
（ａ）〜（ｄ）と類似な工程が用いられるため、同一部
分は同一の参照番号を付してある。
【００３１】まず図５（ａ）に示すように、ｐ形Ｓｉの
半導体基板５０の所定部分に第１，第３及び第２埋没層
５３，５６，５４をそれぞれｐ及びｎ形不純物で通常の
方法により形成したあと、これら第１、第２及び第３埋
没層５３，５４，５６上に１．５μm 程度の厚さのエピ
タキシャル層５７を形成する。次に、第１，第２及び第
３埋没層５３，５４，５６上のエピタキシャル層にそれ
ぞれ第１，第２及び第３ウェル５８，５９，６０を、第
１及び第２ウェル５８，５９はｎ形不純物で、第３ウェ
ル６０はｐ形不純物でそれぞれ形成する。次に、通常の
ＬＯＣＯＳ工程により、それぞれの素子の活性領域を分
離するためのフィールド酸化膜６２を、第１ウェル５
８，第３ウェル６０間、第３ウェル６０，第２ウェル５
９間、及び第２ウェル５９の所定の部位上に形成する。
半導体基板５０の所定部分に第１，第３及び第２埋没層
５３，５６，５４をそれぞれｐ及びｎ形不純物で通常の
方法により形成したあと、これら第１、第２及び第３埋
没層５３，５４，５６上に１．５μm 程度の厚さのエピ
タキシャル層５７を形成する。次に、第１，第２及び第
３埋没層５３，５４，５６上のエピタキシャル層にそれ
ぞれ第１，第２及び第３ウェル５８，５９，６０を、第
１及び第２ウェル５８，５９はｎ形不純物で、第３ウェ
ル６０はｐ形不純物でそれぞれ形成する。次に、通常の
ＬＯＣＯＳ工程により、それぞれの素子の活性領域を分
離するためのフィールド酸化膜６２を、第１ウェル５
８，第３ウェル６０間、第３ウェル６０，第２ウェル５
９間、及び第２ウェル５９の所定の部位上に形成する。
【００３２】次に図５（ｂ）に示すように、バイポーラ
トランジスタのコレクタになる第２ウェル５９の一方側
に、ｎ形不純物を高濃度でイオン注入してコレクタシン
カー６３を形成する。このとき、ｎＭＯＳトランジスタ
の静電気放電のため、第３ウェル６０のドレインを形成
する部分を包みかくす程度の大きさにｎ形不純物をイオ
ンを注入して深いドレイン８１を形成する。次に、全表
面に熱酸化方法でゲート絶縁膜６５を形成する。このと
き、前記深いドレイン８１の不純物のドーピング濃度が
非常に高く、他の部分に比べてゲート絶縁膜６５の成長
速度が約２倍くらい速いため、前記深いドレイン８１上
にはゲート絶縁膜６５が厚く形成される。前記深いドレ
イン８１は図３（ｄ）にて形成された深いドレイン６４
よりゲート６６の下部へさらに多く浸透しているため静
電気によるドレイン−ソース接合絶縁破壊電圧がさらに
低くなり、静電気の第３ウェル６０への放電もさらに容
易となる。また、深いドレイン８１上のゲート絶縁膜６
５が厚いため、静電気によるゲート絶縁膜６５の破壊に
対する耐性が向上される。
トランジスタのコレクタになる第２ウェル５９の一方側
に、ｎ形不純物を高濃度でイオン注入してコレクタシン
カー６３を形成する。このとき、ｎＭＯＳトランジスタ
の静電気放電のため、第３ウェル６０のドレインを形成
する部分を包みかくす程度の大きさにｎ形不純物をイオ
ンを注入して深いドレイン８１を形成する。次に、全表
面に熱酸化方法でゲート絶縁膜６５を形成する。このと
き、前記深いドレイン８１の不純物のドーピング濃度が
非常に高く、他の部分に比べてゲート絶縁膜６５の成長
速度が約２倍くらい速いため、前記深いドレイン８１上
にはゲート絶縁膜６５が厚く形成される。前記深いドレ
イン８１は図３（ｄ）にて形成された深いドレイン６４
よりゲート６６の下部へさらに多く浸透しているため静
電気によるドレイン−ソース接合絶縁破壊電圧がさらに
低くなり、静電気の第３ウェル６０への放電もさらに容
易となる。また、深いドレイン８１上のゲート絶縁膜６
５が厚いため、静電気によるゲート絶縁膜６５の破壊に
対する耐性が向上される。
【００３３】次に図５（ｃ）に示すように、前記第１及
び第３ウェル５８，６０の上部に通常の方法によりゲー
ト絶縁膜６５及びゲート６６を形成する。次に、前記第
３ウェル６０に形成されるｎＭＯＳトランジスタのソー
スをＬＤＤの構造に形成するために、ｎ形不純物で低濃
度の不純物領域８２を形成する。次に、前述した構造の
全表面に酸化膜を形成したあと、乾式エッチング方法で
除去して前記ゲート６６の側壁を包みかくすスペーサ６
５を形成する。
び第３ウェル５８，６０の上部に通常の方法によりゲー
ト絶縁膜６５及びゲート６６を形成する。次に、前記第
３ウェル６０に形成されるｎＭＯＳトランジスタのソー
スをＬＤＤの構造に形成するために、ｎ形不純物で低濃
度の不純物領域８２を形成する。次に、前述した構造の
全表面に酸化膜を形成したあと、乾式エッチング方法で
除去して前記ゲート６６の側壁を包みかくすスペーサ６
５を形成する。
【００３４】次に図５（ｄ）に示すように、前記第３ウ
ェル６０にｎ形不純物をイオン注入して低濃度及び高濃
度の不純物層を持つＬＤＤ構造となったｎＭＯＳトラン
ジスタのソース７０と深いドレイン８１に包みかくされ
たドレイン８２を形成する。次に、前記第１ウェル５８
に前記ゲート６６をマスクに利用してｐ形の不純物イオ
ンをイオン注入してｐＭＯＳトランジスタのソース７２
及びドレイン７３を形成する。ここで前記ｐＭＯＳトラ
ンジスタのソース７２及びドレイン７３を形成すると
き、バイポーラトランジスタが形成される第２ウェル５
９の一方側にベース接触領域７４を同時に形成する。次
に、前記第２ウェル５９上にｐ形不純物イオンをイオン
注入してベース７５を形成する。
ェル６０にｎ形不純物をイオン注入して低濃度及び高濃
度の不純物層を持つＬＤＤ構造となったｎＭＯＳトラン
ジスタのソース７０と深いドレイン８１に包みかくされ
たドレイン８２を形成する。次に、前記第１ウェル５８
に前記ゲート６６をマスクに利用してｐ形の不純物イオ
ンをイオン注入してｐＭＯＳトランジスタのソース７２
及びドレイン７３を形成する。ここで前記ｐＭＯＳトラ
ンジスタのソース７２及びドレイン７３を形成すると
き、バイポーラトランジスタが形成される第２ウェル５
９の一方側にベース接触領域７４を同時に形成する。次
に、前記第２ウェル５９上にｐ形不純物イオンをイオン
注入してベース７５を形成する。
【００３５】次に図５（ｅ）に示すように、前記第２ウ
ェル５９他方側のバイポーラトランジスタのエミッタが
形成される部分上の第１層間絶縁膜６９を除去して第２
ウェル５９の一方側を露出させる。次に、前記第１層間
絶縁膜６９の上部に多結晶Ｓｉ層を形成したあと、全面
にエミッタソースになるｎ形不純物イオンをイオン注入
し、前記多結晶Ｓｉ層をパターニングして前記第１層間
絶縁膜６９が除去されて露出された第２ウェル５９上に
エミッタ接続層７６を形成する。このとき、前記エミッ
タ接続層７６にドーピングされていたｎ形不純物が前記
ベース７５へ拡散されてエミッタ７７を形成する。次
に、前述した構造の全表面に第２層間絶縁膜７８と保護
層７９を順次に形成し、電気的接続のための接触口を形
成し、この接触口を通る金属導電層８０を形成する。
ェル５９他方側のバイポーラトランジスタのエミッタが
形成される部分上の第１層間絶縁膜６９を除去して第２
ウェル５９の一方側を露出させる。次に、前記第１層間
絶縁膜６９の上部に多結晶Ｓｉ層を形成したあと、全面
にエミッタソースになるｎ形不純物イオンをイオン注入
し、前記多結晶Ｓｉ層をパターニングして前記第１層間
絶縁膜６９が除去されて露出された第２ウェル５９上に
エミッタ接続層７６を形成する。このとき、前記エミッ
タ接続層７６にドーピングされていたｎ形不純物が前記
ベース７５へ拡散されてエミッタ７７を形成する。次
に、前述した構造の全表面に第２層間絶縁膜７８と保護
層７９を順次に形成し、電気的接続のための接触口を形
成し、この接触口を通る金属導電層８０を形成する。
【００３６】上述したように、この発明によるＢｉＣＭ
ＯＳトランジスタ及びその製造方法においては、ＢｉＣ
ＭＯＳトランジスタの静電気放電のための別途のウェル
や装置を備えずとも、静電気に特に脆弱なｎＭＯＳトラ
ンジスタのドレインの下部またはドレインを包みかくす
ように形成されている深いドレインを具備させており、
この深いドレインをバイポーラトランジスタのコレクタ
堀下がりの製造工程のときに共に形成するようにしてい
るため、別途の追加工程を必要としない。
ＯＳトランジスタ及びその製造方法においては、ＢｉＣ
ＭＯＳトランジスタの静電気放電のための別途のウェル
や装置を備えずとも、静電気に特に脆弱なｎＭＯＳトラ
ンジスタのドレインの下部またはドレインを包みかくす
ように形成されている深いドレインを具備させており、
この深いドレインをバイポーラトランジスタのコレクタ
堀下がりの製造工程のときに共に形成するようにしてい
るため、別途の追加工程を必要としない。
【００３７】
【発明の効果】従って、この発明においては、製造工程
中や使用時にＢｉＣＭＯＳトランジスタに静電気が印加
される場合、ｎＭＯＳトランジスタのゲート絶縁膜が破
壊される前にドレインからバルクへの静電気放電を容易
にし、ドレイン−ソースの接合絶縁破壊が起るようにし
ているため、ｎＭＯＳトランジスタのゲート絶縁膜の破
壊を防止して静電気に対する耐性を向上させることがで
きる。また、この発明においては、静電気放電のための
ウェルや装置を別に形成しないので別の追加工程なしで
ＭＯＳトランジスタの静電気防護構造を形成することが
できるとともに、ＢｉＣＭＯＳトランジスタの構造が簡
単で半導体装置の集積度を向上させることができ、製造
工程が簡単な利点がある。
中や使用時にＢｉＣＭＯＳトランジスタに静電気が印加
される場合、ｎＭＯＳトランジスタのゲート絶縁膜が破
壊される前にドレインからバルクへの静電気放電を容易
にし、ドレイン−ソースの接合絶縁破壊が起るようにし
ているため、ｎＭＯＳトランジスタのゲート絶縁膜の破
壊を防止して静電気に対する耐性を向上させることがで
きる。また、この発明においては、静電気放電のための
ウェルや装置を別に形成しないので別の追加工程なしで
ＭＯＳトランジスタの静電気防護構造を形成することが
できるとともに、ＢｉＣＭＯＳトランジスタの構造が簡
単で半導体装置の集積度を向上させることができ、製造
工程が簡単な利点がある。
【図１】この発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一部断面図である。
ジスタの一部断面図である。
【図２】この発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一部断面図である。
ジスタの一部断面図である。
【図３】図３（ａ）〜（ｄ）は、この発明の一実施例に
係るＢｉＣＭＯＳの製造工程の前半工程を示すための一
部断面図である。
係るＢｉＣＭＯＳの製造工程の前半工程を示すための一
部断面図である。
【図４】図４（ａ）〜（ｄ）は、図３（ａ）〜（ｄ）に
示した工程に続いて行なわれる後半工程を示すための断
面図である。
示した工程に続いて行なわれる後半工程を示すための断
面図である。
【図５】図５（ａ）〜（ｅ）は、この発明の他の一実施
例に係るＢｉＣＭＯＳの製造工程を示すための一部断面
図である。
例に係るＢｉＣＭＯＳの製造工程を示すための一部断面
図である。
【図６】従来の技術を用いたＢｉＣＭＯＳトランジスタ
の一部断面図である。
の一部断面図である。
２１，３１ 半導体基板 ２２，３２ 埋没層 ２３，３３ エピタキシャル層 ２４，３４ ｐウェル ２５，３５ ゲート絶縁膜 ２６，３６ ゲート ２７，３７ スペーサ ２８，３８ ソース ２９，３９ ドレイン ３０，４０ 深いドレイン ６４，８１ 深いドレイン
Claims (8)
- 【請求項１】 半導体基板内に第１導電形の不純物で形
成される埋没層と、この埋没層上に形成されるエピタキ
シャル層に第１導電形の不純物で形成される第１導電形
ウェルと、前記エピタキシャル層の表面に形成されるゲ
ート絶縁膜と、このゲート絶縁膜上の所定部分に形成さ
れるゲートと、このゲートの側壁に形成されるスペーサ
と、前記ゲートの一方の側のエピタキシャル層上に第２
導電形の不純物によりＬＤＤ構造に形成されるソース
と、前記ゲートの他側のエピタキシャル層上に第２導電
形の不純物により形成されるドレインとを備えるＢｉＣ
ＭＯＳトランジスタにおいて、前記ドレイン下部のエピ
タキシャル層に前記ドレインの下部と接するように第２
導電形の不純物で形成される深いドレインを備えること
を特徴とするＢｉＣＭＯＳトランジスタ。 - 【請求項２】 半導体基板内に第１導電形の不純物で形
成される埋没層と、この埋没層上に形成されるエピタキ
シャル層に第１導電形の不純物で形成される第１導電形
ウェルと、前記エピタキシャル層の表面に形成されるゲ
ート絶縁膜と、このゲート絶縁膜上の所定部分に形成さ
れるゲートと、このゲートの側壁に形成されるスペーサ
と、前記ゲートの一方の側のエピタキシャル層上に第２
導電形の不純物によりＬＤＤ構造に形成されるソース
と、前記ゲートの他側のエピタキシャル層上に第２導電
形の不純物により形成されるドレインとを備えるＢｉＣ
ＭＯＳトランジスタにおいて、前記ゲートの他側のエピ
タキシャル層に前記ドレインを包みかくすように第２導
電形の不純物で形成されている深いドレインを備えるこ
とを特徴とするＢｉＣＭＯＳトランジスタ。 - 【請求項３】 前記ドレイン上のゲート絶縁膜が他の部
分より厚く形成されることを特徴とする請求項２記載の
ＢｉＣＭＯＳトランジスタ。 - 【請求項４】 前記第１導電形がｐ形、第２導電形がｎ
形であることを特徴とする請求項１乃至２記載のＢｉＣ
ＭＯＳトランジスタ。 - 【請求項５】 前記深いドレインは、ドレインより高濃
度の不純物がドーピングされていることを特徴とする請
求項１乃至２記載のＢｉＣＭＯＳトランジスタ。 - 【請求項６】 第１導電形の半導体基板の所定部分に互
いに離隔されるように第２導電形の不純物で第１及び第
２埋没層を形成する工程と、これら第１及び第２埋没層
間の半導体基板に第１導電形の第３埋没層を形成する工
程と、前記第１埋没層，第２埋没層及び第３埋没層の表
面にエピタキシャル層を形成する工程と、前記第１埋没
層及び第２埋没層上のエピタキシャル層に第２導電形の
不純物で第１ウェル及び第２ウェルを形成し前記第３埋
没層上のエピタキシャル層に第１導電形の不純物で第３
ウェルを形成する工程と、各第１ウェル及び第２ウェル
との間の表面と第２ウェル表面の所定部分とに素子分離
のためのフィールド酸化膜を形成する工程と、前記第２
ウェルの一側に第２導電形の不純物でコレクタシンカー
を形成する工程と、前記第１ウェル及び第３ウェルの所
定部分にゲート絶縁膜及びゲートを形成する工程と、前
記第３ウェル上に形成されているゲートの両側に低濃度
の第２導電形の不純物でＬＤＤ構造を形成するための低
濃度の不純物領域を形成する工程と、前記ゲートの側壁
にスペーサを形成する工程と、前記第１ウェルと第２ウ
ェルの表面に第１導電形の不純物でソース，ドレイン及
びベースを形成する工程と、前記第３ウェルの表面に第
２導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインの下部に
深いドレインを形成する工程を備えることを特徴とする
ＢｉＣＭＯＳトランジスタの製造方法。 - 【請求項７】 第１導電形の半導体基板の所定部分に互
いに離隔されるように第２導電形の不純物で第１及び第
２埋没層を形成する工程と、これら第１及び第２埋没層
間の半導体基板に第１導電形の第３埋没層を形成する工
程と、前記第１埋没層，第２埋没層及び第３埋没層の表
面にエピタキシャル層を形成する工程と、前記第１埋没
層及び第２埋没層上のエピタキシャル層に第２導電形の
不純物で第１ウェル及び第２ウェルを形成し前記第３埋
没層上のエピタキシャル層に第１導電形の不純物で第３
ウェルを形成する工程と、各第１ウェル及び第２ウェル
との間の表面と第２ウェル表面の所定部分とに素子分離
のためのフィールド酸化膜を形成する工程と、前記第２
ウェルの一側に第２導電形の不純物でコレクタシンカー
を形成する工程と、前記第１ウェル及び第３ウェルの所
定部分にゲート絶縁膜及びゲートを形成する工程と、前
記第３ウェル上に形成されているゲートの両側に低濃度
の第２導電形の不純物でＬＤＤ構造を形成するための低
濃度の不純物領域を形成する工程と、前記ゲートの側壁
にスペーサを形成する工程と、前記第１ウェルと第２ウ
ェルの表面に第１導電形の不純物でソース，ドレイン及
びベースを形成する工程と、前記第３ウェルの表面に第
２導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインを包みか
くすように深いドレインを形成する工程を備えることを
特徴とするＢｉＣＭＯＳトランジスタの製造方法。 - 【請求項８】 前記ゲート絶縁膜を熱酸化方法で形成し
て前記第３ウェルの深いドレイン上に他の部分より厚く
形成する請求項７記載のＢｉＣＭＯＳトランジスタの製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-10402 | 1992-06-16 | ||
| KR1019920010402A KR930011223A (ko) | 1992-06-16 | 1992-06-16 | 바이씨모스 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653420A true JPH0653420A (ja) | 1994-02-25 |
Family
ID=19334731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5053836A Pending JPH0653420A (ja) | 1992-06-16 | 1993-03-15 | ＢｉＣＭＯＳトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0653420A (ja) |
| KR (1) | KR930011223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380768B1 (ko) * | 1999-07-23 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치 |
| US6670245B2 (en) * | 2001-08-08 | 2003-12-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating an ESD device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552266A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS6151875A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS62229976A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS6370555A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0480954A (ja) * | 1990-07-24 | 1992-03-13 | Nec Corp | ＢｉＣＭＯＳ集積回路装置の製造方法 |
| JPH04256355A (ja) * | 1991-02-08 | 1992-09-11 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1992
- 1992-06-16 KR KR1019920010402A patent/KR930011223A/ko not_active Abandoned
-
1993
- 1993-03-15 JP JP5053836A patent/JPH0653420A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5552266A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Semiconductor integrated circuit |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380768B1 (ko) * | 1999-07-23 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치 |
| US7064392B1 (en) | 1999-07-23 | 2006-06-20 | Nec Electronics Corporation | Semiconductor device |
| US6670245B2 (en) * | 2001-08-08 | 2003-12-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating an ESD device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011223A (ko) | 1993-06-24 |
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