JP2003017577A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003017577A JP2003017577A JP2001203663A JP2001203663A JP2003017577A JP 2003017577 A JP2003017577 A JP 2003017577A JP 2001203663 A JP2001203663 A JP 2001203663A JP 2001203663 A JP2001203663 A JP 2001203663A JP 2003017577 A JP2003017577 A JP 2003017577A
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 埋込み層が多くても一種類となる構造で、同
一基板上に特性の揃ったＮＰＮ及びＰＮＰトランジスタ
を形成する。 【解決手段】 同一基板上にＮＰＮ及びＰＮＰトランジ
スタが備えられた半導体装置において、ＮＰＮトランジ
スタが形成されるＮＰＮ形成領域とＰＮＰトランジスタ
が形成されるＰＮＰ形成領域とにｎ+型埋込み層４を形
成し、ｐ+型埋込み層は形成しない。そして、ＰＮＰト
ランジスタに備えられたｐ+型エミッタ領域１６からｎ
型ベース領域１５を通じて流れるキャリアが、ｎ型ベー
ス領域１５を基板垂直方向に流れるようにする。このよ
うに、エミッタ領域からベース領域を通じて縦方向に電
流が流れるようにすることで各トランジスタの特性を安
定させられる。これにより、埋込み層が多くても一種類
となる構造で、同一基板上に特性の揃ったＮＰＮバイポ
ーラトランジスタとＰＮＰバイポーラトランジスタとを
形成できる。
一基板上に特性の揃ったＮＰＮ及びＰＮＰトランジスタ
を形成する。 【解決手段】 同一基板上にＮＰＮ及びＰＮＰトランジ
スタが備えられた半導体装置において、ＮＰＮトランジ
スタが形成されるＮＰＮ形成領域とＰＮＰトランジスタ
が形成されるＰＮＰ形成領域とにｎ+型埋込み層４を形
成し、ｐ+型埋込み層は形成しない。そして、ＰＮＰト
ランジスタに備えられたｐ+型エミッタ領域１６からｎ
型ベース領域１５を通じて流れるキャリアが、ｎ型ベー
ス領域１５を基板垂直方向に流れるようにする。このよ
うに、エミッタ領域からベース領域を通じて縦方向に電
流が流れるようにすることで各トランジスタの特性を安
定させられる。これにより、埋込み層が多くても一種類
となる構造で、同一基板上に特性の揃ったＮＰＮバイポ
ーラトランジスタとＰＮＰバイポーラトランジスタとを
形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＰＮバイポーラ
トランジスタ（以下、ＮＰＮトランジスタという）とＰ
ＮＰバイポーラトランジスタ（以下、ＰＮＰトランジス
タという）の特性が揃った半導体装置およびその製造方
法に関し、例えばコンプリメンタリー型デバイスに適用
して好適である。
トランジスタ（以下、ＮＰＮトランジスタという）とＰ
ＮＰバイポーラトランジスタ（以下、ＰＮＰトランジス
タという）の特性が揃った半導体装置およびその製造方
法に関し、例えばコンプリメンタリー型デバイスに適用
して好適である。
【０００２】
【従来の技術】従来、特性が揃ったＮＰＮトランジスタ
とＰＮＰトランジスタとを有する半導体装置が米国特許
第５８５６６９５号明細書にて開示されている。この従
来文献では、ＮＰＮトランジスタとＰＮＰトランジスタ
との特性を揃えるために、双方のトランジスタとしてｎ
+型埋込み層やｐ+型埋込み層を設けたVertical型を用
い、それぞれの導電型を逆構造とすることを提案してい
る。
とＰＮＰトランジスタとを有する半導体装置が米国特許
第５８５６６９５号明細書にて開示されている。この従
来文献では、ＮＰＮトランジスタとＰＮＰトランジスタ
との特性を揃えるために、双方のトランジスタとしてｎ
+型埋込み層やｐ+型埋込み層を設けたVertical型を用
い、それぞれの導電型を逆構造とすることを提案してい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来文献に示される構造では、ｎ+型埋込み層とｐ+型埋込
み層の双方が必要となり、各埋込み層を形成するための
マスクが必要とされるため、製造コストが高くなるとい
う問題がある。
来文献に示される構造では、ｎ+型埋込み層とｐ+型埋込
み層の双方が必要となり、各埋込み層を形成するための
マスクが必要とされるため、製造コストが高くなるとい
う問題がある。
【０００４】一方、この問題を避けるために、ＰＮＰ型
トランジスタにラテラル構造を用いることも考えられる
が、以下のような２つの問題が生じる。すなわち、まず
一つ目として、図１３（ａ）、（ｂ）に示すＮＰＮトラ
ンジスタおよびＰＮＰトランジスタの断面構成に示すよ
うに、ＰＮＰトランジスタのｐ+型ベース領域Ｊ１がＮ
ＰＮトランジスタのｎ+型ベース領域Ｊ２よりも広い構
成となるため、多数のキャリアがｐ+型ベース領域Ｊ１
内に蓄積してスイッチング速度が遅くなり、各トランジ
スタのスイッチング時間が異なってアンバランスになる
という問題が生じる。また、二つ目として、図１４に示
すコレクタ電流Ｉｃ−電流増幅率ｈＦＥ特性から分かる
ように、ＮＰＮトランジスタと比べてＰＮＰトランジス
タのｈＦＥ平坦性が悪く、コンプリメンタリー型デバイ
スとして適用し難いという問題がある。
トランジスタにラテラル構造を用いることも考えられる
が、以下のような２つの問題が生じる。すなわち、まず
一つ目として、図１３（ａ）、（ｂ）に示すＮＰＮトラ
ンジスタおよびＰＮＰトランジスタの断面構成に示すよ
うに、ＰＮＰトランジスタのｐ+型ベース領域Ｊ１がＮ
ＰＮトランジスタのｎ+型ベース領域Ｊ２よりも広い構
成となるため、多数のキャリアがｐ+型ベース領域Ｊ１
内に蓄積してスイッチング速度が遅くなり、各トランジ
スタのスイッチング時間が異なってアンバランスになる
という問題が生じる。また、二つ目として、図１４に示
すコレクタ電流Ｉｃ−電流増幅率ｈＦＥ特性から分かる
ように、ＮＰＮトランジスタと比べてＰＮＰトランジス
タのｈＦＥ平坦性が悪く、コンプリメンタリー型デバイ
スとして適用し難いという問題がある。
【０００５】本発明は上記問題点に鑑みてなされ、埋込
み層が多くても一種類となる構造で、同一基板上に特性
の揃ったＮＰＮトランジスタとＰＮＰトランジスタとを
形成できるようにすることを目的とする。
み層が多くても一種類となる構造で、同一基板上に特性
の揃ったＮＰＮトランジスタとＰＮＰトランジスタとを
形成できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、同一基板上にＮＰＮバ
イポーラトランジスタとＰＮＰバイポーラトランジスタ
とが備えられた半導体装置において、ＮＰＮバイポーラ
トランジスタが形成されるＮＰＮ形成領域とＰＮＰバイ
ポーラトランジスタが形成されるＰＮＰ形成領域との両
方に同じ導電型の埋込み層が形成されているか、若しく
はＮＰＮ形成領域とＰＮＰ形成領域のいずれか一方にｐ
型又はｎ型の埋込み層が形成され、ＰＮＰバイポーラト
ランジスタに備えられたｐ型のエミッタ領域（１６）か
らｎ型のベース領域（１５）を通じて流れるキャリア
が、ベース領域を基板垂直方向に流れるように構成され
ていることを特徴としている。
め、請求項１に記載の発明では、同一基板上にＮＰＮバ
イポーラトランジスタとＰＮＰバイポーラトランジスタ
とが備えられた半導体装置において、ＮＰＮバイポーラ
トランジスタが形成されるＮＰＮ形成領域とＰＮＰバイ
ポーラトランジスタが形成されるＰＮＰ形成領域との両
方に同じ導電型の埋込み層が形成されているか、若しく
はＮＰＮ形成領域とＰＮＰ形成領域のいずれか一方にｐ
型又はｎ型の埋込み層が形成され、ＰＮＰバイポーラト
ランジスタに備えられたｐ型のエミッタ領域（１６）か
らｎ型のベース領域（１５）を通じて流れるキャリア
が、ベース領域を基板垂直方向に流れるように構成され
ていることを特徴としている。
【０００７】このように、エミッタ領域からベース領域
を通じて縦方向に電流が流れるようにすることで各トラ
ンジスタの特性を安定させることができる。これによ
り、埋込み層が多くても一種類となる構造で、同一基板
上に特性の揃ったＮＰＮバイポーラトランジスタとＰＮ
Ｐバイポーラトランジスタとを形成することができる。
を通じて縦方向に電流が流れるようにすることで各トラ
ンジスタの特性を安定させることができる。これによ
り、埋込み層が多くても一種類となる構造で、同一基板
上に特性の揃ったＮＰＮバイポーラトランジスタとＰＮ
Ｐバイポーラトランジスタとを形成することができる。
【０００８】例えば、請求項２に示すように、ベース領
域からウェル層までの距離が、ベース領域の底部から基
板垂直方向において最も短くなった構成であれば、上述
したようにキャリアがベース領域を基板垂直方向に流れ
るようにできる。
域からウェル層までの距離が、ベース領域の底部から基
板垂直方向において最も短くなった構成であれば、上述
したようにキャリアがベース領域を基板垂直方向に流れ
るようにできる。
【０００９】請求項３に記載の発明では、コレクタ領域
を中心として、該コレクタ領域の周囲を囲うようにベー
ス領域及びエミッタ領域が形成されていることを特徴と
している。このように、コレクタ中心としたレイアウト
構成のＰＮＰバイポーラトランジスタとすることができ
る。
を中心として、該コレクタ領域の周囲を囲うようにベー
ス領域及びエミッタ領域が形成されていることを特徴と
している。このように、コレクタ中心としたレイアウト
構成のＰＮＰバイポーラトランジスタとすることができ
る。
【００１０】また、請求項４に記載の発明では、エミッ
タ領域を中心として、該コレクタ領域の周囲を囲うよう
にベース領域及びコレクタ領域が形成されていることを
特徴としている。このように、エミッタ中心としたレイ
アウト構成のＰＮＰバイポーラトランジスタとすること
も可能である。
タ領域を中心として、該コレクタ領域の周囲を囲うよう
にベース領域及びコレクタ領域が形成されていることを
特徴としている。このように、エミッタ中心としたレイ
アウト構成のＰＮＰバイポーラトランジスタとすること
も可能である。
【００１１】さらに、請求項５に記載の発明では、コレ
クタ領域、ベース領域およびエミッタ領域がストライプ
状に並べられて配置されていることを特徴としている。
このように、ストライプ状のレイアウト構成のＰＮＰバ
イポーラトランジスタとすることも可能である。
クタ領域、ベース領域およびエミッタ領域がストライプ
状に並べられて配置されていることを特徴としている。
このように、ストライプ状のレイアウト構成のＰＮＰバ
イポーラトランジスタとすることも可能である。
【００１２】請求項６に記載の発明では、ウェル層に
は、エミッタ領域から注入されたキャリアを引き抜くた
めのｎ型の引き抜き層（１４）が備えられていることを
特徴としている。このように、引き抜き層を備えること
で、エミッタ領域から注入されたホールを引き抜くこと
ができ、スイッチング動作を高速化することができる。
は、エミッタ領域から注入されたキャリアを引き抜くた
めのｎ型の引き抜き層（１４）が備えられていることを
特徴としている。このように、引き抜き層を備えること
で、エミッタ領域から注入されたホールを引き抜くこと
ができ、スイッチング動作を高速化することができる。
【００１３】請求項７に記載の発明では、ＮＰＮバイポ
ーラトランジスタ及びＰＮＰバイポーラトランジスタと
共に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
を備えたＣＭＯＳを同一基板上に形成することを特徴と
する。また、請求項８に記載の発明では、ＮＰＮバイポ
ーラトランジスタ及びＰＮＰバイポーラトランジスタと
共に、ＬＤＭＯＳを同一基板上に形成することを特徴と
する。このように、同一基板上にＮＰＮバイポーラトラ
ンジスタ及びＰＮＰバイポーラトランジスタと共に、Ｃ
ＭＯＳやＬＤＭＯＳを形成することも可能である。この
場合、請求項９に示すように、ＬＤＭＯＳのｐ型のチャ
ネル層をＰＮＰトランジスタのコレクタ領域に入れるこ
とで、コレクタ領域の抵抗を低減することができる。
ーラトランジスタ及びＰＮＰバイポーラトランジスタと
共に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ
を備えたＣＭＯＳを同一基板上に形成することを特徴と
する。また、請求項８に記載の発明では、ＮＰＮバイポ
ーラトランジスタ及びＰＮＰバイポーラトランジスタと
共に、ＬＤＭＯＳを同一基板上に形成することを特徴と
する。このように、同一基板上にＮＰＮバイポーラトラ
ンジスタ及びＰＮＰバイポーラトランジスタと共に、Ｃ
ＭＯＳやＬＤＭＯＳを形成することも可能である。この
場合、請求項９に示すように、ＬＤＭＯＳのｐ型のチャ
ネル層をＰＮＰトランジスタのコレクタ領域に入れるこ
とで、コレクタ領域の抵抗を低減することができる。
【００１４】請求項１０に記載の発明では、ＮＰＮバイ
ポーラトランジスタ及びＰＮＰバイポーラトランジスタ
によりカレントミラー回路を構成することを特徴として
いる。このように、請求項１乃至８に示した構造のＮＰ
Ｎバイポーラトランジスタ及びＰＮＰバイポーラトラン
ジスタをカレントミラー回路に適用すれば、カレントミ
ラー精度の高いものとすることができる。
ポーラトランジスタ及びＰＮＰバイポーラトランジスタ
によりカレントミラー回路を構成することを特徴として
いる。このように、請求項１乃至８に示した構造のＮＰ
Ｎバイポーラトランジスタ及びＰＮＰバイポーラトラン
ジスタをカレントミラー回路に適用すれば、カレントミ
ラー精度の高いものとすることができる。
【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１６】
【発明の実施の形態】（第１実施形態）以下、図に示す
実施形態について説明する。本実施形態に示す半導体装
置は、ＮＰＮトランジスタとＰＮＰトランジスタとが同
一基板上に形成されて構成されている。図１（ａ）にＮ
ＰＮトランジスタのレイアウト構成、図１（ｂ）に図１
（ａ）のＡ−Ａ断面を示す。また、図２（ａ）にＰＮＰ
トランジスタのレイアウト構成、図２（ｂ）に図２
（ａ）のＢ−Ｂ断面、図２（ｃ）に図２（ａ）のＣ−Ｃ
断面を示す。
実施形態について説明する。本実施形態に示す半導体装
置は、ＮＰＮトランジスタとＰＮＰトランジスタとが同
一基板上に形成されて構成されている。図１（ａ）にＮ
ＰＮトランジスタのレイアウト構成、図１（ｂ）に図１
（ａ）のＡ−Ａ断面を示す。また、図２（ａ）にＰＮＰ
トランジスタのレイアウト構成、図２（ｂ）に図２
（ａ）のＢ−Ｂ断面、図２（ｃ）に図２（ａ）のＣ−Ｃ
断面を示す。
【００１７】まず、図１に基づいてＮＰＮトランジスタ
の構成を説明する。図１（ｂ）に示すように、ＮＰＮト
ランジスタは、酸化膜１ａを介してシリコン基板１ｂと
ｎ-型のシリコン基板１ｃとを貼り合せたＳＯＩ基板１
上に形成されている。このＳＯＩ基板１のうち活性層を
構成するｎ-型のシリコン基板１ｃには、酸化膜１ａに
達するトレンチ２およびトレンチ２内を埋め込む絶縁膜
３が形成されており、活性層を複数の素子形成領域に分
離した構成となっている。以下、このように素子分離さ
れた各領域のうち図１に示すようなＮＰＮトランジスタ
が形成される領域をＮＰＮ形成領域ということにする。
の構成を説明する。図１（ｂ）に示すように、ＮＰＮト
ランジスタは、酸化膜１ａを介してシリコン基板１ｂと
ｎ-型のシリコン基板１ｃとを貼り合せたＳＯＩ基板１
上に形成されている。このＳＯＩ基板１のうち活性層を
構成するｎ-型のシリコン基板１ｃには、酸化膜１ａに
達するトレンチ２およびトレンチ２内を埋め込む絶縁膜
３が形成されており、活性層を複数の素子形成領域に分
離した構成となっている。以下、このように素子分離さ
れた各領域のうち図１に示すようなＮＰＮトランジスタ
が形成される領域をＮＰＮ形成領域ということにする。
【００１８】また、シリコン基板１ｃの下層部にはｎ+
型埋込み層４が形成され、シリコン基板１ｃの表層部に
はｎ+型埋込み層４から離間するようにｐ型ベース領域
５が形成されている。また、シリコン基板１ｃの表層部
からｎ+型埋込み層４に達するようにｎ型コレクタ領域
６が形成されている。そして、ｐ型ベース領域５の表層
部にはｐ+型ベースコンタクト領域７およびｎ+型エミッ
タ領域８が形成され、ｎ型コレクタ領域６の表層部には
ｎ+型コレクタコンタクト領域９が形成されている。こ
れら各領域は、必要に応じて、シリコン基板１ｃの表面
部に形成されたＬＯＣＯＳ酸化膜１０により絶縁分離さ
れた構成となっている。
型埋込み層４が形成され、シリコン基板１ｃの表層部に
はｎ+型埋込み層４から離間するようにｐ型ベース領域
５が形成されている。また、シリコン基板１ｃの表層部
からｎ+型埋込み層４に達するようにｎ型コレクタ領域
６が形成されている。そして、ｐ型ベース領域５の表層
部にはｐ+型ベースコンタクト領域７およびｎ+型エミッ
タ領域８が形成され、ｎ型コレクタ領域６の表層部には
ｎ+型コレクタコンタクト領域９が形成されている。こ
れら各領域は、必要に応じて、シリコン基板１ｃの表面
部に形成されたＬＯＣＯＳ酸化膜１０により絶縁分離さ
れた構成となっている。
【００１９】このような構成のＮＰＮトランジスタは、
図１（ａ）に示されるように、ｎ型コレクタ領域６及び
ｎ+型コレクタコンタクト領域９と、ｐ+型ベースコンタ
クト領域７と、ｎ+型エミッタ領域８とがストライプ状
に配置され、その周囲がトレンチ２及び絶縁膜３で囲ま
れたレイアウト構成とされている。
図１（ａ）に示されるように、ｎ型コレクタ領域６及び
ｎ+型コレクタコンタクト領域９と、ｐ+型ベースコンタ
クト領域７と、ｎ+型エミッタ領域８とがストライプ状
に配置され、その周囲がトレンチ２及び絶縁膜３で囲ま
れたレイアウト構成とされている。
【００２０】次に、図２に基づいてＰＮＰトランジスタ
の構成を説明する。図２（ｂ）、（ｃ）に示すように、
ＰＮＰトランジスタもＳＯＩ基板１上において、トレン
チ２及び絶縁膜３によって素子分離された領域に形成さ
れる。以下、トレンチ２及び絶縁膜３によって素子分離
された各領域のうち図２に示すようなＰＮＰトランジス
タが形成される領域をＰＮＰ形成領域ということにす
る。
の構成を説明する。図２（ｂ）、（ｃ）に示すように、
ＰＮＰトランジスタもＳＯＩ基板１上において、トレン
チ２及び絶縁膜３によって素子分離された領域に形成さ
れる。以下、トレンチ２及び絶縁膜３によって素子分離
された各領域のうち図２に示すようなＰＮＰトランジス
タが形成される領域をＰＮＰ形成領域ということにす
る。
【００２１】また、シリコン基板１ｃの表層部にはｐ-
型ウェル層１１が形成されている。このｐ-型ウェル層
１１の表層部には、互いに離間するようにｐ+型コレク
タ領域１２とｎ型ベース領域１３とｎ型引き抜き層１４
とが形成されている。ｎ型ベース領域１３の表層部には
ｎ+型ベースコンタクト領域１５及びｐ+型エミッタ領域
１６が形成され、ｐ+型コレクタ領域１２、ｎ+型ベース
コンタクト領域１５、ｐ +型エミッタ領域１６及びｎ型
引き抜き層１４がシリコン基板１ｃの表面部に形成され
たＬＯＣＯＳ酸化膜１０を介して絶縁分離された構成と
なっている。なお、ｎ型引き抜き層１４は、図中では示
されていないが配線等を介してｐ+型エミッタ領域１６
と電気的に接続された構成とされる。
型ウェル層１１が形成されている。このｐ-型ウェル層
１１の表層部には、互いに離間するようにｐ+型コレク
タ領域１２とｎ型ベース領域１３とｎ型引き抜き層１４
とが形成されている。ｎ型ベース領域１３の表層部には
ｎ+型ベースコンタクト領域１５及びｐ+型エミッタ領域
１６が形成され、ｐ+型コレクタ領域１２、ｎ+型ベース
コンタクト領域１５、ｐ +型エミッタ領域１６及びｎ型
引き抜き層１４がシリコン基板１ｃの表面部に形成され
たＬＯＣＯＳ酸化膜１０を介して絶縁分離された構成と
なっている。なお、ｎ型引き抜き層１４は、図中では示
されていないが配線等を介してｐ+型エミッタ領域１６
と電気的に接続された構成とされる。
【００２２】また、ｐ+型エミッタ領域１６からｐ-型ウ
ェル層１１までの距離（ｎ型ベース領域１３の長さ）
は、ｐ+型エミッタ領域１６の底部から基板垂直方向に
おいて、つまりｎ型ベース領域１３の深さ方向において
最も短くなっている。このため、ｐ+型エミッタ領域１
６とｐ+型コレクタ領域１２との間に流れる電流は、ｐ+
型エミッタ領域１６の底部からｎ型ベース領域１３を基
板垂直方向に抜け、ｐ-型ウェル層１１を通過してｐ+型
コレクタ領域１２に至るような経路を通るようになって
いる。すなわち、ｐ+型エミッタ領域１６から縦方向に
電流が流れることになる。横方向に電流が流れる場合に
は、ＬＯＣＯＳ酸化膜１０や各拡散層のでき具合によっ
てＰＮＰトランジスタの特性にバラツキが生じるため、
複数のＰＮＰトランジスタを並列的に設けたときに各ト
ランジスタの特性（ペア性）が安定しないが、本実施形
態のように縦方向に電流が流れるようにすることで各ト
ランジスタの特性を安定させることができる。
ェル層１１までの距離（ｎ型ベース領域１３の長さ）
は、ｐ+型エミッタ領域１６の底部から基板垂直方向に
おいて、つまりｎ型ベース領域１３の深さ方向において
最も短くなっている。このため、ｐ+型エミッタ領域１
６とｐ+型コレクタ領域１２との間に流れる電流は、ｐ+
型エミッタ領域１６の底部からｎ型ベース領域１３を基
板垂直方向に抜け、ｐ-型ウェル層１１を通過してｐ+型
コレクタ領域１２に至るような経路を通るようになって
いる。すなわち、ｐ+型エミッタ領域１６から縦方向に
電流が流れることになる。横方向に電流が流れる場合に
は、ＬＯＣＯＳ酸化膜１０や各拡散層のでき具合によっ
てＰＮＰトランジスタの特性にバラツキが生じるため、
複数のＰＮＰトランジスタを並列的に設けたときに各ト
ランジスタの特性（ペア性）が安定しないが、本実施形
態のように縦方向に電流が流れるようにすることで各ト
ランジスタの特性を安定させることができる。
【００２３】さらに、ｐ+型コレクタ領域１２とｐ+型エ
ミッタ領域１６との間の距離が２０μｍを超えないよう
な構成とされている。これにより、コレクタ−エミッタ
間距離を小さくすることが可能となる。
ミッタ領域１６との間の距離が２０μｍを超えないよう
な構成とされている。これにより、コレクタ−エミッタ
間距離を小さくすることが可能となる。
【００２４】このような構成のＰＮＰトランジスタは、
図２（ａ）で示されるように、ｐ+型コレクタ領域１２
を中心としてその周囲をｎ型ベース領域１３、ｎ+型ベ
ースコンタクト領域１５、ｐ+型エミッタ領域１６が囲む
ように構成されている。そして、ｐ+型コレクタ領域１
２の周囲において部分的にｎ型ベース領域１３、ｎ+型
ベースコンタクト領域１５、ｐ+型エミッタ領域１６が設
けられなかった位置に、ｎ型引き抜き層１４が形成され
た構成となっている。
図２（ａ）で示されるように、ｐ+型コレクタ領域１２
を中心としてその周囲をｎ型ベース領域１３、ｎ+型ベ
ースコンタクト領域１５、ｐ+型エミッタ領域１６が囲む
ように構成されている。そして、ｐ+型コレクタ領域１
２の周囲において部分的にｎ型ベース領域１３、ｎ+型
ベースコンタクト領域１５、ｐ+型エミッタ領域１６が設
けられなかった位置に、ｎ型引き抜き層１４が形成され
た構成となっている。
【００２５】このような構成とすると、ＮＰＮトランジ
スタにおいては、ｎ+型埋め込み層４によってコレクタ
抵抗が小さくされているため、大電流を流すことが可能
である。また、ＰＮＰトランジスタにおいては、ｐ型の
埋込み層は形成されていないが、コレクタ−エミッタ間
距離を短くした構成としているため、コレクタ抵抗を比
較的小さくすることが可能となる。さらに、ＰＮＰトラ
ンジスタにおいては、ライフタイムが電子より長いホー
ルがキャリアとなるためにスイッチング速度が遅くなり
得るが、ｎ型引き抜き層１４を備えた構成としているこ
とから、この引き抜き層１４によってｐ+型エミッタ領
域１６から注入されたホールを引き抜くことができ、ス
イッチング動作を高速化することができる。
スタにおいては、ｎ+型埋め込み層４によってコレクタ
抵抗が小さくされているため、大電流を流すことが可能
である。また、ＰＮＰトランジスタにおいては、ｐ型の
埋込み層は形成されていないが、コレクタ−エミッタ間
距離を短くした構成としているため、コレクタ抵抗を比
較的小さくすることが可能となる。さらに、ＰＮＰトラ
ンジスタにおいては、ライフタイムが電子より長いホー
ルがキャリアとなるためにスイッチング速度が遅くなり
得るが、ｎ型引き抜き層１４を備えた構成としているこ
とから、この引き抜き層１４によってｐ+型エミッタ領
域１６から注入されたホールを引き抜くことができ、ス
イッチング動作を高速化することができる。
【００２６】このように、本実施形態に示す構成によれ
ば、ＰＮＰ形成領域にｐ型の埋め込み層を設けなくても
ＰＮＰトランジスタのスイッチング速度を速め、ＮＰＮ
トランジスタのスイッチング速度に近づけることができ
る。すなわち、埋込み層が多くても一種類となる構造
で、同一基板上に特性の揃ったＮＰＮトランジスタとＰ
ＮＰトランジスタとを形成することができる。
ば、ＰＮＰ形成領域にｐ型の埋め込み層を設けなくても
ＰＮＰトランジスタのスイッチング速度を速め、ＮＰＮ
トランジスタのスイッチング速度に近づけることができ
る。すなわち、埋込み層が多くても一種類となる構造
で、同一基板上に特性の揃ったＮＰＮトランジスタとＰ
ＮＰトランジスタとを形成することができる。
【００２７】なお、本実施形態に示す半導体装置は例え
ば以下のように形成される。まず、ＳＯＩ基板１を用意
したのち、シリコン基板１ｃに対するイオン注入を行な
うことでＮＰＮ形成領域およびＰＮＰ形成領域にｎ+型
埋め込み層４を形成する。次いで、イオン注入等によ
り、ＰＮＰ形成領域にｐ-型ウェル層１１を形成すると
共にｎ型ベース領域１３とｎ型引き抜き層１４とを同時
に形成し、ＮＰＮ形成領域にｎ型コレクタ領域６を形成
すると共にｐ型ベース領域５を形成する。そして、周知
のＬＯＣＯＳ酸化によってＬＯＣＯＳ酸化膜１０を形成
したのち、さらに、所定のマスクを用いてＮＰＮ形成領
域におけるｎ+型コレクタコンタクト領域９及びｎ+型エ
ミッタ領域８とＰＮＰ形成領域におけるｎ+型ベースコ
ンタクト領域１５を同時に形成する。また、所定のマス
クを用いてＮＰＮ形成領域におけるｐ+型ベースコンタ
クト領域７とＰＮＰ形成領域におけるｐ+型コレクタ領
域１２を同時に形成する。この後、必要に応じて層間絶
縁膜形成工程、配線形成工程等を行なうことで図１、図
２に示す半導体装置が完成する。
ば以下のように形成される。まず、ＳＯＩ基板１を用意
したのち、シリコン基板１ｃに対するイオン注入を行な
うことでＮＰＮ形成領域およびＰＮＰ形成領域にｎ+型
埋め込み層４を形成する。次いで、イオン注入等によ
り、ＰＮＰ形成領域にｐ-型ウェル層１１を形成すると
共にｎ型ベース領域１３とｎ型引き抜き層１４とを同時
に形成し、ＮＰＮ形成領域にｎ型コレクタ領域６を形成
すると共にｐ型ベース領域５を形成する。そして、周知
のＬＯＣＯＳ酸化によってＬＯＣＯＳ酸化膜１０を形成
したのち、さらに、所定のマスクを用いてＮＰＮ形成領
域におけるｎ+型コレクタコンタクト領域９及びｎ+型エ
ミッタ領域８とＰＮＰ形成領域におけるｎ+型ベースコ
ンタクト領域１５を同時に形成する。また、所定のマス
クを用いてＮＰＮ形成領域におけるｐ+型ベースコンタ
クト領域７とＰＮＰ形成領域におけるｐ+型コレクタ領
域１２を同時に形成する。この後、必要に応じて層間絶
縁膜形成工程、配線形成工程等を行なうことで図１、図
２に示す半導体装置が完成する。
【００２８】（第２実施形態）図３に、本発明の第２実
施形態における半導体装置のＰＮＰトランジスタの断面
構成を示す。本実施形態は、第１実施形態に対してＰＮ
Ｐトランジスタの構成を変更したものであり、他の構成
については第１実施形態と同様であるため、ここでは異
なる部分についてのみ説明する。
施形態における半導体装置のＰＮＰトランジスタの断面
構成を示す。本実施形態は、第１実施形態に対してＰＮ
Ｐトランジスタの構成を変更したものであり、他の構成
については第１実施形態と同様であるため、ここでは異
なる部分についてのみ説明する。
【００２９】図３に示されるように、ＰＮＰ形成領域に
おいて、シリコン基板１ｃの表層部にｐ-型ウェル層１
１よりも高濃度かつｐ+型コレクタ領域１２よりも低濃
度とされたｐ型領域１７が形成され、このｐ型領域１７
によってｐ+型コレクタ領域１２が覆われた構成となっ
ている。
おいて、シリコン基板１ｃの表層部にｐ-型ウェル層１
１よりも高濃度かつｐ+型コレクタ領域１２よりも低濃
度とされたｐ型領域１７が形成され、このｐ型領域１７
によってｐ+型コレクタ領域１２が覆われた構成となっ
ている。
【００３０】このように、ｐ+型コレクタ領域１２を覆
うようにｐ型領域１７を構成することで、ｐ+型コレク
タ領域１２の底面近傍、つまり電流が特に集中する箇所
を低抵抗化することができる。これにより、高電流まで
高い電流増幅率ｈＦＥを確保することが可能となる。な
お、シミュレーションによって従来のラテラル型のＰＮ
Ｐトランジスタと本実施形態のＰＮＰトランジスタとに
関してコレクタ電流Ｉｃ−電流増幅率ｈＦＥ特性を調べ
たところ、図４のような結果が得られた。このことから
も、本実施形態の構成によれば、広いコレクタ殿流域に
おいて高い電流増幅率ｈＦＥを確保することが可能とな
ることが分かる。
うようにｐ型領域１７を構成することで、ｐ+型コレク
タ領域１２の底面近傍、つまり電流が特に集中する箇所
を低抵抗化することができる。これにより、高電流まで
高い電流増幅率ｈＦＥを確保することが可能となる。な
お、シミュレーションによって従来のラテラル型のＰＮ
Ｐトランジスタと本実施形態のＰＮＰトランジスタとに
関してコレクタ電流Ｉｃ−電流増幅率ｈＦＥ特性を調べ
たところ、図４のような結果が得られた。このことから
も、本実施形態の構成によれば、広いコレクタ殿流域に
おいて高い電流増幅率ｈＦＥを確保することが可能とな
ることが分かる。
【００３１】また、図５（ａ）に示されるように実用領
域（コレクタ電流Ｉｃ＝１μ〜１００μＡ）において一
定の電流増幅率ｈＦＥを得られる本実施形態の半導体装
置と、図５（ｂ）に示されるように高い電流増幅率ｈＦ
Ｅの変動が大きい従来の半導体装置それぞれを図５
（ｃ）に示すカレントミラー回路に使用し、エミッタ抵
抗に対する出力電流Ｉｏｕｔの関係を調べた。その結果
を図６に示す。この図の点線で示したものが理論値に相
当し、従来の半導体装置の場合にはエミッタ抵抗が大き
くなるに連れて出力電流Ｉｏｕｔが理論値から離れてい
くが、本実施形態の半導体装置によればほぼ理論値通り
になっていることが分かる。このように、本実施形態に
示す半導体装置をカレントミラー回路に適用すれば、カ
レントミラー精度の高いものとすることができる。
域（コレクタ電流Ｉｃ＝１μ〜１００μＡ）において一
定の電流増幅率ｈＦＥを得られる本実施形態の半導体装
置と、図５（ｂ）に示されるように高い電流増幅率ｈＦ
Ｅの変動が大きい従来の半導体装置それぞれを図５
（ｃ）に示すカレントミラー回路に使用し、エミッタ抵
抗に対する出力電流Ｉｏｕｔの関係を調べた。その結果
を図６に示す。この図の点線で示したものが理論値に相
当し、従来の半導体装置の場合にはエミッタ抵抗が大き
くなるに連れて出力電流Ｉｏｕｔが理論値から離れてい
くが、本実施形態の半導体装置によればほぼ理論値通り
になっていることが分かる。このように、本実施形態に
示す半導体装置をカレントミラー回路に適用すれば、カ
レントミラー精度の高いものとすることができる。
【００３２】（第３実施形態）本実施形態では、第１実
施形態におけるＮＰＮおよびＰＮＰトランジスタをＣＭ
ＯＳと共に同一基板上に形成する場合について説明す
る。図７に、本実施形態における半導体装置の断面構成
を示す。ただし、ＮＰＮトランジスタおよびＰＮＰトラ
ンジスタの断面構成については図１、図２と同様である
ため、ここではＣＭＯＳのみについて図示する。
施形態におけるＮＰＮおよびＰＮＰトランジスタをＣＭ
ＯＳと共に同一基板上に形成する場合について説明す
る。図７に、本実施形態における半導体装置の断面構成
を示す。ただし、ＮＰＮトランジスタおよびＰＮＰトラ
ンジスタの断面構成については図１、図２と同様である
ため、ここではＣＭＯＳのみについて図示する。
【００３３】図７に示すように、ＣＭＯＳは、トレンチ
２及び絶縁膜３によって分離された各領域にＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとが形成されて構成
されている。以下、ＮＭＯＳトランジスタが形成される
領域をＮＭＯＳ形成領域といい、ＰＭＯＳトランジスタ
が形成される領域をＰＭＯＳ形成領域という。
２及び絶縁膜３によって分離された各領域にＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとが形成されて構成
されている。以下、ＮＭＯＳトランジスタが形成される
領域をＮＭＯＳ形成領域といい、ＰＭＯＳトランジスタ
が形成される領域をＰＭＯＳ形成領域という。
【００３４】ＮＭＯＳ形成領域におけるシリコン基板１
ｃの表層部にはｐ-型ウェル層２１が形成されている。
そして、ｐ-型ウェル層２１の表層部には互いに離間す
るようにｎ+型ソース領域２２とｎ+型ドレイン領域２３
とが形成されている。
ｃの表層部にはｐ-型ウェル層２１が形成されている。
そして、ｐ-型ウェル層２１の表層部には互いに離間す
るようにｎ+型ソース領域２２とｎ+型ドレイン領域２３
とが形成されている。
【００３５】また、ｎ+型ソース領域２２とｎ+型ドレイ
ン領域２３との間をチャネル領域とすると、チャネル領
域の表面にはゲート絶縁膜２４が形成され、ゲート絶縁
膜２４の上にはゲート電極２５が形成されている。そし
て、ゲート電極２５等を覆うように層間絶縁膜２６が形
成され、層間絶縁膜２６に形成されたコンタクトホール
を介してソース電極２７とｎ+型ソース領域２２とが接
続されると共にドレイン電極２８とｎ+型ドレイン領域
２３とが接続された構成となっている。
ン領域２３との間をチャネル領域とすると、チャネル領
域の表面にはゲート絶縁膜２４が形成され、ゲート絶縁
膜２４の上にはゲート電極２５が形成されている。そし
て、ゲート電極２５等を覆うように層間絶縁膜２６が形
成され、層間絶縁膜２６に形成されたコンタクトホール
を介してソース電極２７とｎ+型ソース領域２２とが接
続されると共にドレイン電極２８とｎ+型ドレイン領域
２３とが接続された構成となっている。
【００３６】一方、ＰＭＯＳ形成領域におけるシリコン
基板１ｃの表層部にはｎ-型ウェル層３１が形成されて
いる。そして、ｎ-型ウェル層３１の表層部には互いに
離間するようにｐ+型ソース領域３２とｐ+型ドレイン領
域３３とが形成されている。
基板１ｃの表層部にはｎ-型ウェル層３１が形成されて
いる。そして、ｎ-型ウェル層３１の表層部には互いに
離間するようにｐ+型ソース領域３２とｐ+型ドレイン領
域３３とが形成されている。
【００３７】また、ｐ+型ソース領域３２とｐ+型ドレイ
ン領域３３との間をチャネル領域とすると、チャネル領
域の表面にはゲート絶縁膜３４が形成され、ゲート絶縁
膜３４の上にはゲート電極３５が形成されている。そし
て、ゲート電極３５等を覆うように層間絶縁膜３６が形
成され、層間絶縁膜３６に形成されたコンタクトホール
を介してソース電極３７とｐ+型ソース領域３２とが接
続されると共にドレイン電極３８とｐ+型ドレイン領域
３３とが接続された構成となっている。そして、ＰＭＯ
Ｓトランジスタのソース電極３７とＮＭＯＳトランジス
タのドレイン電極２８とが電気的に接続され、ＣＭＯＳ
が構成されている。
ン領域３３との間をチャネル領域とすると、チャネル領
域の表面にはゲート絶縁膜３４が形成され、ゲート絶縁
膜３４の上にはゲート電極３５が形成されている。そし
て、ゲート電極３５等を覆うように層間絶縁膜３６が形
成され、層間絶縁膜３６に形成されたコンタクトホール
を介してソース電極３７とｐ+型ソース領域３２とが接
続されると共にドレイン電極３８とｐ+型ドレイン領域
３３とが接続された構成となっている。そして、ＰＭＯ
Ｓトランジスタのソース電極３７とＮＭＯＳトランジス
タのドレイン電極２８とが電気的に接続され、ＣＭＯＳ
が構成されている。
【００３８】このようなＣＭＯＳと共に図１、図２に示
すＮＰＮ及びＰＮＰトランジスタを同一基板上に形成す
る場合、各トランジスタの製造工程を兼用することが可
能となる。具体的には、ＮＭＯＳ形成領域のｐ-型ウェ
ル層２１とＰＮＰ形成領域のｐ-型ウェル領域１１とを
同時に形成する。また、ＮＭＯＳ形成領域のｎ+型ソー
ス領域２２及びｎ+型ドレイン領域２３と、ＮＰＮ形成
領域のｎ+型コレクタコンタクト領域９及びｎ+型エミッ
タ領域８と、ＰＮＰ形成領域のｎ+型ベースコンタクト
領域１５とを同時に形成する。さらに、ＰＭＯＳ形成領
域のｐ+型ソース領域３２及びｐ+型ドレイン領域３３
と、ＮＰＮ形成領域のｐ+型ベースコンタクト領域７
と、ＰＮＰ形成領域のｐ+型コレクタ領域１２及びｐ+型
エミッタ領域１６とを同時に形成する。そして、ゲート
絶縁膜形成工程、ゲート電極形成工程、層間絶縁膜形成
工程及び配線形成工程等も同時に行なう。
すＮＰＮ及びＰＮＰトランジスタを同一基板上に形成す
る場合、各トランジスタの製造工程を兼用することが可
能となる。具体的には、ＮＭＯＳ形成領域のｐ-型ウェ
ル層２１とＰＮＰ形成領域のｐ-型ウェル領域１１とを
同時に形成する。また、ＮＭＯＳ形成領域のｎ+型ソー
ス領域２２及びｎ+型ドレイン領域２３と、ＮＰＮ形成
領域のｎ+型コレクタコンタクト領域９及びｎ+型エミッ
タ領域８と、ＰＮＰ形成領域のｎ+型ベースコンタクト
領域１５とを同時に形成する。さらに、ＰＭＯＳ形成領
域のｐ+型ソース領域３２及びｐ+型ドレイン領域３３
と、ＮＰＮ形成領域のｐ+型ベースコンタクト領域７
と、ＰＮＰ形成領域のｐ+型コレクタ領域１２及びｐ+型
エミッタ領域１６とを同時に形成する。そして、ゲート
絶縁膜形成工程、ゲート電極形成工程、層間絶縁膜形成
工程及び配線形成工程等も同時に行なう。
【００３９】このように、ＣＭＯＳと共にＮＰＮトラン
ジスタ及びＰＮＰトランジスタを同一基板上に形成する
場合においても各製造工程を兼用することにより、製造
工程の追加をすることなくＣＭＯＳを製造することがで
きる。
ジスタ及びＰＮＰトランジスタを同一基板上に形成する
場合においても各製造工程を兼用することにより、製造
工程の追加をすることなくＣＭＯＳを製造することがで
きる。
【００４０】（第４実施形態）本実施形態では、第３実
施形態に対してＬＤＭＯＳも共に同一基板上に形成する
場合について説明する。図８に、本実施形態における半
導体装置の断面構成を示す。ただし、ＮＰＮおよびＰＮ
ＰトランジスタおよびＣＭＯＳの断面構成については図
１、図２及び図７と同様であるため、ここではＬＤＭＯ
Ｓのみについて図示する。
施形態に対してＬＤＭＯＳも共に同一基板上に形成する
場合について説明する。図８に、本実施形態における半
導体装置の断面構成を示す。ただし、ＮＰＮおよびＰＮ
ＰトランジスタおよびＣＭＯＳの断面構成については図
１、図２及び図７と同様であるため、ここではＬＤＭＯ
Ｓのみについて図示する。
【００４１】図８に示すように、ＬＤＭＯＳは、トレン
チ２及び絶縁膜３によって分離されたＳＯＩ基板１上の
所定領域に形成されている。以下、このＬＤＭＯＳが形
成された領域をＬＤＭＯＳ形成領域という。
チ２及び絶縁膜３によって分離されたＳＯＩ基板１上の
所定領域に形成されている。以下、このＬＤＭＯＳが形
成された領域をＬＤＭＯＳ形成領域という。
【００４２】ＬＤＭＯＳ形成領域におけるシリコン基板
１ｃの表層部には、互いに離間するようにｐ型チャネル
層４１とｎ型ウェル層４２とが形成され、ｐ型チャネル
層４１の表層部にはｎ+型ソース領域４３とｐ+型ベース
コンタクト領域４４とが形成され、ｎ型ウェル層４２の
表層部にはｎ+型ドレイン領域４５が形成されている。
また、ｎ+型ソース領域４３とシリコン基板１ｃとの間
に挟まれたｐ型チャネル層４１の表面には、ゲート絶縁
膜４６を介してゲート電極４７が形成され、ゲート電極
４７等を覆うように層間絶縁膜４８が形成されている。
そして、層間絶縁膜４８に形成されたコンタクトホール
を介してソース電極４９とｎ+型ソース領域４３とが接
続されると共にドレイン電極５０とｎ+型ドレイン領域
４５とが接続された構成となっている。
１ｃの表層部には、互いに離間するようにｐ型チャネル
層４１とｎ型ウェル層４２とが形成され、ｐ型チャネル
層４１の表層部にはｎ+型ソース領域４３とｐ+型ベース
コンタクト領域４４とが形成され、ｎ型ウェル層４２の
表層部にはｎ+型ドレイン領域４５が形成されている。
また、ｎ+型ソース領域４３とシリコン基板１ｃとの間
に挟まれたｐ型チャネル層４１の表面には、ゲート絶縁
膜４６を介してゲート電極４７が形成され、ゲート電極
４７等を覆うように層間絶縁膜４８が形成されている。
そして、層間絶縁膜４８に形成されたコンタクトホール
を介してソース電極４９とｎ+型ソース領域４３とが接
続されると共にドレイン電極５０とｎ+型ドレイン領域
４５とが接続された構成となっている。
【００４３】このようなＬＤＭＯＳと共に図１、図２、
図７に示すＮＰＮ及びＰＮＰトランジスタとＣＭＯＳと
を同一基板上に形成する場合、各トランジスタの製造工
程を兼用することが可能となる。具体的には、ＬＤＭＯ
Ｓ形成領域のｐ型チャネル層４１とＮＰＮ形成領域のｐ
型ベース領域５とを同時に形成し、ＬＤＭＯＳ形成領域
のｎ型ウェル層４２とＰＮＰ形成領域のｎ型ベース領域
１３とを同時に形成する。また、ＬＤＭＯＳ形成領域の
ｎ+型ソース領域４３及びｎ+型ドレイン領域４５と、Ｎ
ＰＮ形成領域のｎ+型コレクタコンタクト領域９及びｎ+
型エミッタ領域８と、ＰＮＰ形成領域のｎ+型ベースコ
ンタクト領域１５とを同時に形成する。さらに、ＬＳＭ
ＯＳ形成領域のｐ+型ベールコンタクト領域４４と、Ｎ
ＰＮ形成領域のｐ+型ベースコンタクト領域７と、ＰＮ
Ｐ形成領域のｐ+型コレクタ領域１２及びｐ+型エミッタ
領域１６とを同時に形成する。そして、ゲート絶縁膜形
成工程、ゲート電極形成工程、層間絶縁膜形成工程及び
配線形成工程等も同時に行なう。
図７に示すＮＰＮ及びＰＮＰトランジスタとＣＭＯＳと
を同一基板上に形成する場合、各トランジスタの製造工
程を兼用することが可能となる。具体的には、ＬＤＭＯ
Ｓ形成領域のｐ型チャネル層４１とＮＰＮ形成領域のｐ
型ベース領域５とを同時に形成し、ＬＤＭＯＳ形成領域
のｎ型ウェル層４２とＰＮＰ形成領域のｎ型ベース領域
１３とを同時に形成する。また、ＬＤＭＯＳ形成領域の
ｎ+型ソース領域４３及びｎ+型ドレイン領域４５と、Ｎ
ＰＮ形成領域のｎ+型コレクタコンタクト領域９及びｎ+
型エミッタ領域８と、ＰＮＰ形成領域のｎ+型ベースコ
ンタクト領域１５とを同時に形成する。さらに、ＬＳＭ
ＯＳ形成領域のｐ+型ベールコンタクト領域４４と、Ｎ
ＰＮ形成領域のｐ+型ベースコンタクト領域７と、ＰＮ
Ｐ形成領域のｐ+型コレクタ領域１２及びｐ+型エミッタ
領域１６とを同時に形成する。そして、ゲート絶縁膜形
成工程、ゲート電極形成工程、層間絶縁膜形成工程及び
配線形成工程等も同時に行なう。
【００４４】このように、ＬＤＭＯＳをＮＰＮトランジ
スタ及びＰＮＰトランジスタ、さらにはＣＭＯＳと同一
基板上に形成する場合においても各製造工程を兼用する
ことにより、製造工程の追加をすることなくＬＤＭＯＳ
を製造することができる。
スタ及びＰＮＰトランジスタ、さらにはＣＭＯＳと同一
基板上に形成する場合においても各製造工程を兼用する
ことにより、製造工程の追加をすることなくＬＤＭＯＳ
を製造することができる。
【００４５】（他の実施形態）上記各実施形態ではＰＮ
Ｐトランジスタを図２（ａ）に示すようにコレクタ中心
とした構成としているが、図９に示すように、ＰＮＰト
ランジスタをエミッタ中心として構成することも可能で
ある。すなわち、ｐ+型エミッタ領域１６を中心として
ｐ+型コレクタ領域１２、ｎ型ベース領域１３およびｎ+
型ベースコンタクト領域１５を対称的に形成することが
できる。このような構成としても上記と同様の効果を得
ることが可能となる。
Ｐトランジスタを図２（ａ）に示すようにコレクタ中心
とした構成としているが、図９に示すように、ＰＮＰト
ランジスタをエミッタ中心として構成することも可能で
ある。すなわち、ｐ+型エミッタ領域１６を中心として
ｐ+型コレクタ領域１２、ｎ型ベース領域１３およびｎ+
型ベースコンタクト領域１５を対称的に形成することが
できる。このような構成としても上記と同様の効果を得
ることが可能となる。
【００４６】さらに、図１０に示すように、ＰＮＰトラ
ンジスタをｐ+型コレクタ領域１２、ｎ型ベース領域１
３、ｐ+型エミッタ領域１６及びｎ+型引き抜き層１４を
ストライプ状に並べた構成とすることも可能である。な
お、この図では、ストライプ状としたＰＮＰトランジス
タを２セル分同じＰＮＰ形成領域に形成したものが示さ
れており、ｐ+型コレクタ領域１２、ｎ型ベース領域１
３、ｐ+型エミッタ領域１６及びｎ+型引き抜き層１４を
備えた２つのＰＮＰトランジスタがｎ+型引き抜き層１
４を対称線として、各構成要素を対称的に配置された構
成となっている。
ンジスタをｐ+型コレクタ領域１２、ｎ型ベース領域１
３、ｐ+型エミッタ領域１６及びｎ+型引き抜き層１４を
ストライプ状に並べた構成とすることも可能である。な
お、この図では、ストライプ状としたＰＮＰトランジス
タを２セル分同じＰＮＰ形成領域に形成したものが示さ
れており、ｐ+型コレクタ領域１２、ｎ型ベース領域１
３、ｐ+型エミッタ領域１６及びｎ+型引き抜き層１４を
備えた２つのＰＮＰトランジスタがｎ+型引き抜き層１
４を対称線として、各構成要素を対称的に配置された構
成となっている。
【００４７】このようなＰＮＰトランジスタのレイアウ
ト構成の選択は、要求される特性に応じて適宜行なわれ
るが、ＰＮＰトランジスタと共に形成されるＮＰＮトラ
ンジスタと最も特性が安定したペア性の良いレイアウト
構成が選択される。実験により図２、図９、図１０に示
すそれぞれのレイアウト構成のＰＮＰトランジスタのコ
レクタ電流Ｉｃに対する規格化ｈＦＥを調べたところ、
図１１のような結果となった。また、参考として従来の
ようなｐ+型埋め込み層を備えると共に第２実施形態に
示すｐ型領域１７（図３参照）を備えたＰＮＰトランジ
スタと、ｐ+型埋込み層もｐ型領域１７も備えられてい
ないＰＮＰトランジスタとについても上記と同様の実験
を行なった。この結果も図１１中に示す。
ト構成の選択は、要求される特性に応じて適宜行なわれ
るが、ＰＮＰトランジスタと共に形成されるＮＰＮトラ
ンジスタと最も特性が安定したペア性の良いレイアウト
構成が選択される。実験により図２、図９、図１０に示
すそれぞれのレイアウト構成のＰＮＰトランジスタのコ
レクタ電流Ｉｃに対する規格化ｈＦＥを調べたところ、
図１１のような結果となった。また、参考として従来の
ようなｐ+型埋め込み層を備えると共に第２実施形態に
示すｐ型領域１７（図３参照）を備えたＰＮＰトランジ
スタと、ｐ+型埋込み層もｐ型領域１７も備えられてい
ないＰＮＰトランジスタとについても上記と同様の実験
を行なった。この結果も図１１中に示す。
【００４８】この図から分かるように、ｐ+型埋込み層
が無い場合と比べ、図２、図９、図１０どのレイアウト
構成のＰＮＰトランジスタについても全体的に規格化ｈ
ＦＥが大きくなっている。そして、各レイアウト構成に
おいてもｐ+型埋め込み層及びｐ型領域を備えたものに
近づいた特性となっており、特に、ストライプ状のレイ
アウト構成はその特性に近いものとなっている。このよ
うに、各特性に応じたレイアウト構成を選択すること
で、よりＮＰＮトランジスタと特性が安定したものとす
ることができ、より良好なコンプリメンタリー型のデバ
イスを実現できる。
が無い場合と比べ、図２、図９、図１０どのレイアウト
構成のＰＮＰトランジスタについても全体的に規格化ｈ
ＦＥが大きくなっている。そして、各レイアウト構成に
おいてもｐ+型埋め込み層及びｐ型領域を備えたものに
近づいた特性となっており、特に、ストライプ状のレイ
アウト構成はその特性に近いものとなっている。このよ
うに、各特性に応じたレイアウト構成を選択すること
で、よりＮＰＮトランジスタと特性が安定したものとす
ることができ、より良好なコンプリメンタリー型のデバ
イスを実現できる。
【００４９】一方、ＰＮＰトランジスタを、図１２に示
すように図２（ａ）に示す各構成を繰り返し形成するよ
うな繰り返しパターンとすることも可能である。通常、
大電流を得たい場合には、ｎ型ベース領域１３やｐ+型
エミッタ領域１６の面積を広げれば良いが、その場合に
は電流がｐ-型ウェル層１１を流れる距離が長くなり、
内部抵抗が増大してしまう。これに対し、図１２に示す
ような繰り返しパターンを採用することで、そのような
問題を発生させることなく大電流を得ることができる。
すように図２（ａ）に示す各構成を繰り返し形成するよ
うな繰り返しパターンとすることも可能である。通常、
大電流を得たい場合には、ｎ型ベース領域１３やｐ+型
エミッタ領域１６の面積を広げれば良いが、その場合に
は電流がｐ-型ウェル層１１を流れる距離が長くなり、
内部抵抗が増大してしまう。これに対し、図１２に示す
ような繰り返しパターンを採用することで、そのような
問題を発生させることなく大電流を得ることができる。
【００５０】また、図２、図９、図１０に示すＰＮＰト
ランジスタでは、ｎ+型引き抜き層１４を備えた構成と
しているが、このｎ+型引き抜き層１４を無くした構成
とすることも可能である。この場合、図２に示したコレ
クタ中心のＰＮＰトランジスタは、図１３のようにコレ
クタ中心とした周囲全体にｎ型ベース領域１３及びｐ +
型エミッタ領域１６を形成することになる。また、図９
に示したＮＰＮトランジスタは、図９に示したエミッタ
中心のトランジスタでは、図１４に示すようにエミッタ
中心とした周囲全体にｎ型ベース領域１３及びｐ+型コ
レクタ領域９を形成することになる。また、図１０に示
すストライプ状のＰＮＰトランジスタは、図１５に示す
ように２つのＰＮＰトランジスタの各ｐ+型エミッタ領
域１６を対称線として、各構成要素が対称的に配置され
た構成となる。
ランジスタでは、ｎ+型引き抜き層１４を備えた構成と
しているが、このｎ+型引き抜き層１４を無くした構成
とすることも可能である。この場合、図２に示したコレ
クタ中心のＰＮＰトランジスタは、図１３のようにコレ
クタ中心とした周囲全体にｎ型ベース領域１３及びｐ +
型エミッタ領域１６を形成することになる。また、図９
に示したＮＰＮトランジスタは、図９に示したエミッタ
中心のトランジスタでは、図１４に示すようにエミッタ
中心とした周囲全体にｎ型ベース領域１３及びｐ+型コ
レクタ領域９を形成することになる。また、図１０に示
すストライプ状のＰＮＰトランジスタは、図１５に示す
ように２つのＰＮＰトランジスタの各ｐ+型エミッタ領
域１６を対称線として、各構成要素が対称的に配置され
た構成となる。
【図１】本発明の第１実施形態に示す半導体装置のＮＰ
Ｎトランジスタを示す図であって、（ａ）はレイアウト
構成を示す図、（ｂ）は（ａ）のＡ−Ａ断面図である。
Ｎトランジスタを示す図であって、（ａ）はレイアウト
構成を示す図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施形態に示す半導体装置のＰＮ
Ｐトランジスタを示す図であって、（ａ）はレイアウト
構成を示す図、（ｂ）は（ａ）のＢ−Ｂ断面図、（ｃ）
は（ａ）のＣ−Ｃ断面図である。
Ｐトランジスタを示す図であって、（ａ）はレイアウト
構成を示す図、（ｂ）は（ａ）のＢ−Ｂ断面図、（ｃ）
は（ａ）のＣ−Ｃ断面図である。
【図３】本発明の第２実施形態に示すＰＮＰトランジス
タの断面構成を示す図である。
タの断面構成を示す図である。
【図４】コレクタ電流Ｉｃと電流増幅率ｈＦＥとの関係
を示した図である。
を示した図である。
【図５】（ａ）は第２実施形態に示す半導体装置におけ
るコレクタ電流Ｉｃと電流増幅率ｈＦＥとの関係を示し
た図であり、（ｂ）は従来の半導体装置におけるコレク
タ電流Ｉｃと電流増幅率ｈＦＥとの関係を示した図であ
り、（ｃ）はカレントミラー回路の構成例を示す図であ
る。
るコレクタ電流Ｉｃと電流増幅率ｈＦＥとの関係を示し
た図であり、（ｂ）は従来の半導体装置におけるコレク
タ電流Ｉｃと電流増幅率ｈＦＥとの関係を示した図であ
り、（ｃ）はカレントミラー回路の構成例を示す図であ
る。
【図６】第２実施形態に示す半導体装置と従来の半導体
装置におけるエミッタ抵抗と電流出力Ｉｏｕｔとの関係
を示した図である。
装置におけるエミッタ抵抗と電流出力Ｉｏｕｔとの関係
を示した図である。
【図７】本発明の第３実施形態における半導体装置のＣ
ＭＯＳの断面構成を示す図である。
ＭＯＳの断面構成を示す図である。
【図８】本発明の第４実施形態における半導体装置のＬ
ＤＭＯＳの断面構成を示す図である。
ＤＭＯＳの断面構成を示す図である。
【図９】他の実施形態に示すエミッタ中心としたＰＮＰ
トランジスタのレイアウト構成を表した図である。
トランジスタのレイアウト構成を表した図である。
【図１０】他の実施形態に示すストライプ状としたＰＮ
Ｐトランジスタのレイアウト構成を表した図である。
Ｐトランジスタのレイアウト構成を表した図である。
【図１１】各レイアウト構成におけるコレクタ電流Ｉｃ
と規格化電流増幅率ｈＦＥとの関係を示した図である。
と規格化電流増幅率ｈＦＥとの関係を示した図である。
【図１２】他の実施形態に示すＰＮＰトランジスタを繰
り返しパターンとしたレイアウト構成を表した図であ
る。
り返しパターンとしたレイアウト構成を表した図であ
る。
【図１３】従来の半導体装置を示す図であって、（ａ）
はＮＰＮトランジスタの断面構成を示す図であり、
（ｂ）はＰＮＰトランジスタの断面構成を示す図であ
る。
はＮＰＮトランジスタの断面構成を示す図であり、
（ｂ）はＰＮＰトランジスタの断面構成を示す図であ
る。
【図１４】従来のＮＰＮトランジスタとＰＮＰトランジ
スタのコレクタ電流Ｉｃと電流増幅率ｈＦＥとの関係を
示した図である。
スタのコレクタ電流Ｉｃと電流増幅率ｈＦＥとの関係を
示した図である。
１…ＳＯＩ基板、２…トレンチ、３…絶縁膜、４…ｎ+
型埋込み層、５…ｐ+型ベース領域、６…ｎ型コレクタ
領域、７…ｐ+型ベールコンタクト領域、８…ｎ+型エミ
ッタ領域、９…ｎ+型コレクタコンタクト領域、１０…
ＬＯＣＯＳ酸化膜、１１…ｐ-型ウェル層、１２…ｐ+型
コレクタ領域、１３ｎ型ベース領域、１４…ｎ型引き抜
き層、１５…ｎ+型ベースコンタクト領域、１６…ｐ+型
エミッタ領域。
型埋込み層、５…ｐ+型ベース領域、６…ｎ型コレクタ
領域、７…ｐ+型ベールコンタクト領域、８…ｎ+型エミ
ッタ領域、９…ｎ+型コレクタコンタクト領域、１０…
ＬＯＣＯＳ酸化膜、１１…ｐ-型ウェル層、１２…ｐ+型
コレクタ領域、１３ｎ型ベース領域、１４…ｎ型引き抜
き層、１５…ｎ+型ベースコンタクト領域、１６…ｐ+型
エミッタ領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/082
29/732
(72)発明者 伴 博行
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
(72)発明者 瀬谷 修
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F003 AZ03 BA26 BA27 BA97 BB08
BC01 BC08 BE09 BF01 BH01
BJ03 BP15
5F048 AA09 AA10 AC05 AC06 BA12
BA16 BC03 BC07 BC11 BE02
BE03 CA01 CA03 CA07
5F082 AA16 AA22 BA06 BA11 BA31
BA33 BA41 BA47 BA48 BC03
BC04 BC09 EA09 FA03 GA02
GA04
Claims (10)
- 【請求項１】 同一基板上にＮＰＮバイポーラトランジ
スタとＰＮＰバイポーラトランジスタとが備えられた半
導体装置において、 前記ＮＰＮバイポーラトランジスタが形成されるＮＰＮ
形成領域と前記ＰＮＰバイポーラトランジスタが形成さ
れるＰＮＰ形成領域との両方に同じ導電型の埋込み層が
形成されているか、若しくは前記ＮＰＮ形成領域と前記
ＰＮＰ形成領域のいずれか一方にｐ型又はｎ型の埋込み
層が形成され、 前記ＰＮＰバイポーラトランジスタに備えられたｐ型の
エミッタ領域（１６）からｎ型のベース領域（１５）を
通じて流れるキャリアが、前記ベース領域を基板垂直方
向に流れるように構成されていることを特徴とする半導
体装置。 - 【請求項２】 前記ＰＮＰバイポーラトランジスタには
ｐ型のウェル層（１１）が備えられ、該ウェル層（１
１）の表層部に前記ベース領域が形成されると共に、前
記ベース領域の表層部に前記エミッタ領域が形成された
構成となっており、 前記ベース領域から前記ウェル層までの距離は、前記ベ
ース領域の底部から基板垂直方向において最も短くなっ
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ＰＮＰバイポーラトランジスタに
は、前記ウェル層の表層部において前記ベース領域から
離間するように形成されたｐ型のコレクタ領域（１２）
が備えられており、 前記コレクタ領域を中心として、該コレクタ領域の周囲
を囲うように前記ベース領域及び前記エミッタ領域が形
成されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項４】 前記ＰＮＰバイポーラトランジスタに
は、前記ウェル層の表層部において前記ベース領域から
離間するように形成されたｐ型のコレクタ領域（１２）
が備えられており、 前記エミッタ領域を中心として、該コレクタ領域の周囲
を囲うように前記ベース領域及び前記コレクタ領域が形
成されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項５】 前記ＰＮＰバイポーラトランジスタに
は、前記ウェル層の表層部において前記ベース領域から
離間するように形成されたｐ型のコレクタ領域（１２）
が備えられており、 前記コレクタ領域、前記ベース領域および前記エミッタ
領域がストライプ状に並べられて配置されていることを
特徴とする請求項２に記載の半導体装置。 - 【請求項６】 前記ウェル層には、前記エミッタ領域か
ら注入されたキャリアを引き抜くためのｎ型の引き抜き
層（１４）が備えられていることを特徴とする請求項２
乃至５のいずれか１つに記載の半導体装置。 - 【請求項７】 前記ＮＰＮバイポーラトランジスタ及び
前記ＰＮＰバイポーラトランジスタと共に、ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタを備えたＣＭＯＳ
が同一基板上に形成されていることを特徴とする請求項
１乃至６のいずれか１つに記載の半導体装置。 - 【請求項８】 前記ＮＰＮバイポーラトランジスタ及び
前記ＰＮＰバイポーラトランジスタと共に、ＬＤＭＯＳ
が同一基板上に形成されていることを特徴とする請求項
１乃至７のいずれか１つに記載の半導体装置。 - 【請求項９】 前記ＬＤＭＯＳにおけるｐ型のチャネル
層が前記ＰＮＰバイポーラトランジスタにおける前記コ
レクタ領域に入れられており、前記コレクタ領域の抵抗
が低減されていることを特徴とする請求項８に記載の半
導体装置。 - 【請求項１０】 前記ＮＰＮバイポーラトランジスタ及
び前記ＰＮＰバイポーラトランジスタによりカレントミ
ラー回路を構成したことを特徴とする請求項１乃至７の
いずれか１つに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203663A JP2003017577A (ja) | 2001-07-04 | 2001-07-04 | 半導体装置 |
| US10/125,582 US6768183B2 (en) | 2001-04-20 | 2002-04-19 | Semiconductor device having bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203663A JP2003017577A (ja) | 2001-07-04 | 2001-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017577A true JP2003017577A (ja) | 2003-01-17 |
Family
ID=19040259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001203663A Pending JP2003017577A (ja) | 2001-04-20 | 2001-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003017577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294693A (ja) * | 2006-04-25 | 2007-11-08 | Denso Corp | 半導体装置 |
| KR101277776B1 (ko) * | 2012-03-28 | 2013-06-24 | 충남대학교산학협력단 | 정합 특성이 개선된 쌍극성 접합 트랜지스터 |
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-
2001
- 2001-07-04 JP JP2001203663A patent/JP2003017577A/ja active Pending
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110412 |
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