JP2000269491A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】サリサイド構造の半導体装置において、ゲート
電極に隣接して薄く高濃度の不純物拡散層を形成する。 【解決手段】ゲート電極１９の側壁に第１の側壁絶縁膜
２２を形成し、これをマスクとして深い不純物拡散層２
４，２５を形成し、第１の側壁絶縁膜を除去してからゲ
ート電極１９をマスクとして浅い不純物拡散層２６，２
７を形成し、その後第２の側壁絶縁膜２９を形成して、
これをマスクとしてシリサイド層３２を形成する。
電極に隣接して薄く高濃度の不純物拡散層を形成する。 【解決手段】ゲート電極１９の側壁に第１の側壁絶縁膜
２２を形成し、これをマスクとして深い不純物拡散層２
４，２５を形成し、第１の側壁絶縁膜を除去してからゲ
ート電極１９をマスクとして浅い不純物拡散層２６，２
７を形成し、その後第２の側壁絶縁膜２９を形成して、
これをマスクとしてシリサイド層３２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳあるいはＭＩ
Ｓ型トランジスタの製造方法、およびＭＯＳあるいはＭ
ＩＳ型トランジスタに関し、特にサリサイドプロセスに
おける拡散層の形成法およびこれにより得られるＭＯＳ
あるいはＭＩＳ型トランジスタに関する。
Ｓ型トランジスタの製造方法、およびＭＯＳあるいはＭ
ＩＳ型トランジスタに関し、特にサリサイドプロセスに
おける拡散層の形成法およびこれにより得られるＭＯＳ
あるいはＭＩＳ型トランジスタに関する。
【０００２】
【従来の技術】ゲート電極に多結晶シリコンを使用し、
ゲート電極の抵抗を下げるために、その上面に低抵抗の
高融点金属シリサイド膜を自己整合的に形成する、いわ
ゆるシリサイド構造が知られている。従来、サリサイド
構造は以下のようにして作製されている。
ゲート電極の抵抗を下げるために、その上面に低抵抗の
高融点金属シリサイド膜を自己整合的に形成する、いわ
ゆるシリサイド構造が知られている。従来、サリサイド
構造は以下のようにして作製されている。
【０００３】まず、シリコン基板１上にゲート絶縁膜２
を介して多結晶シリコン層を形成し、これをパターニン
グしてゲート電極３を形成する（図７（ａ））。続い
て、ゲート電極３をマスクにして、不純物をイオン注入
することにより、浅い不純物拡散層４を形成する（図７
（ｂ））。
を介して多結晶シリコン層を形成し、これをパターニン
グしてゲート電極３を形成する（図７（ａ））。続い
て、ゲート電極３をマスクにして、不純物をイオン注入
することにより、浅い不純物拡散層４を形成する（図７
（ｂ））。
【０００４】次に、基板全面にシリコン窒化膜を形成
し、異方性エッチング（例えばＲＩＥ）を行うことによ
り、ゲート電極３の側壁に側壁絶縁膜５を形成する（図
７（ｃ））。続いて、側壁絶縁膜５をマスクにして不純
物のイオン注入を行い、深い不純物拡散層６を形成する
とともに、ゲート電極３に不純物を導入する（図７
（ｄ））。
し、異方性エッチング（例えばＲＩＥ）を行うことによ
り、ゲート電極３の側壁に側壁絶縁膜５を形成する（図
７（ｃ））。続いて、側壁絶縁膜５をマスクにして不純
物のイオン注入を行い、深い不純物拡散層６を形成する
とともに、ゲート電極３に不純物を導入する（図７
（ｄ））。
【０００５】その後、全体を加熱することにより、ゲー
ト電極中の不純物の活性化を行うとともに、不純物拡散
層４，６の不純物の活性化を行う。これにより、ゲート
電極に隣接し浅く高不純物濃度を有するいわゆるエクス
テンション構造の拡散層７を形成する（図７（ｅ））。
ト電極中の不純物の活性化を行うとともに、不純物拡散
層４，６の不純物の活性化を行う。これにより、ゲート
電極に隣接し浅く高不純物濃度を有するいわゆるエクス
テンション構造の拡散層７を形成する（図７（ｅ））。
【０００６】しかしながら、不純物の活性化条件は、ゲ
ート電極である多結晶シリコン中の不純物活性化と深い
不純物拡散層６の不純物活性化を同時に行う必要がある
ため、高温が必要とされる。このため、浅い不純物拡散
層４も同時に比較的深く拡散され、浅い不純物拡散層を
浅く維持することができない。
ート電極である多結晶シリコン中の不純物活性化と深い
不純物拡散層６の不純物活性化を同時に行う必要がある
ため、高温が必要とされる。このため、浅い不純物拡散
層４も同時に比較的深く拡散され、浅い不純物拡散層を
浅く維持することができない。
【０００７】次に、ゲート電極３の上面と、不純物拡散
層７の露出面上にシリサイド膜８を形成する（図７
（ｆ））。上記のごとく、従来の技術では、深い不純物
拡散層６を形成する前に浅い不純物拡散層４を形成する
ために、その後の熱処理で浅い不純物拡散層４の不純物
が深く拡散してしまい、目的とする浅い不純物拡散層を
形成することが困難であった。
層７の露出面上にシリサイド膜８を形成する（図７
（ｆ））。上記のごとく、従来の技術では、深い不純物
拡散層６を形成する前に浅い不純物拡散層４を形成する
ために、その後の熱処理で浅い不純物拡散層４の不純物
が深く拡散してしまい、目的とする浅い不純物拡散層を
形成することが困難であった。
【０００８】上記の問題を解決するために、ゲート側壁
絶縁膜形成後、深い不純物拡散層を先に形成し、側壁絶
縁膜を除去してから浅い不純物拡散層を形成する方法が
提案されている（Kenichi Goto et al. "A High Perfor
mance 50nm PMOSFET using Decaborane (B10H14) Ion I
mplantation and 2-step Activation Annealing Proces
s" IEDM-97, pp.471-474）。しかしながら、この技術で
は、ゲート側壁絶縁膜を設けないため、低抵抗のシリサ
イド膜をゲート上面と不純物拡散層上面に設けようとす
ると、ゲート電極側面にもシリサイド膜が形成され、ゲ
ート電極と不純物拡散層がショートする。従って、この
構造はシリサイドプロセスには適用できない。
絶縁膜形成後、深い不純物拡散層を先に形成し、側壁絶
縁膜を除去してから浅い不純物拡散層を形成する方法が
提案されている（Kenichi Goto et al. "A High Perfor
mance 50nm PMOSFET using Decaborane (B10H14) Ion I
mplantation and 2-step Activation Annealing Proces
s" IEDM-97, pp.471-474）。しかしながら、この技術で
は、ゲート側壁絶縁膜を設けないため、低抵抗のシリサ
イド膜をゲート上面と不純物拡散層上面に設けようとす
ると、ゲート電極側面にもシリサイド膜が形成され、ゲ
ート電極と不純物拡散層がショートする。従って、この
構造はシリサイドプロセスには適用できない。
【０００９】
【発明が解決しようとする課題】上記のように、ＭＯＳ
（ＭＩＳ）型トランジスタのゲート電極の両側に浅い不
純物拡散層と深い不純物拡散層からなるソース・ドレイ
ン領域を形成する際、浅い不純物拡散層を先に形成する
と、深い不純物拡散層を形成するための熱処理により、
浅い不純物拡散層の不純物も拡散してしまい、浅い不純
物拡散層を形成することが困難であった。また、深い不
純物拡散層を形成後、ゲート側壁絶縁膜を除去し、その
後に浅い不純物拡散層を形成する方法では、ゲート電極
と不純物拡散層の抵抗を下げるためのシリサイド層が形
成できないという問題があった。
（ＭＩＳ）型トランジスタのゲート電極の両側に浅い不
純物拡散層と深い不純物拡散層からなるソース・ドレイ
ン領域を形成する際、浅い不純物拡散層を先に形成する
と、深い不純物拡散層を形成するための熱処理により、
浅い不純物拡散層の不純物も拡散してしまい、浅い不純
物拡散層を形成することが困難であった。また、深い不
純物拡散層を形成後、ゲート側壁絶縁膜を除去し、その
後に浅い不純物拡散層を形成する方法では、ゲート電極
と不純物拡散層の抵抗を下げるためのシリサイド層が形
成できないという問題があった。
【００１０】
【課題を解決するための手段】上記問題を解決するため
に、本発明では、高温の熱処理を必要とするゲート電極
（多結晶シリコン）の不純物活性化、シリサイド膜下の
深い不純物拡散層の形成を先に行い、ＭＯＳ（ＭＩＳ）
ＦＥＴのショートチャネル効果に最も影響する浅い不純
物拡散層を、ゲート電極に隣接して後から形成する。こ
のため、ゲート電極の側壁絶縁膜を２度形成する。
に、本発明では、高温の熱処理を必要とするゲート電極
（多結晶シリコン）の不純物活性化、シリサイド膜下の
深い不純物拡散層の形成を先に行い、ＭＯＳ（ＭＩＳ）
ＦＥＴのショートチャネル効果に最も影響する浅い不純
物拡散層を、ゲート電極に隣接して後から形成する。こ
のため、ゲート電極の側壁絶縁膜を２度形成する。
【００１１】すなわち、本発明の半導体装置の製造方法
（請求項１）は、半導体基板上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、前記ゲート電極の側壁
に第１の側壁絶縁膜を形成する工程と、前記ゲート電極
および第１の側壁絶縁膜をマスクとして、前記基板の表
面に第１の不純物拡散層を形成する工程と、前記第１の
不純物拡散層形成後に、前記第１の側壁絶縁膜を除去す
る工程と、前記第１の側壁絶縁膜除去後に、前記ゲート
電極をマスクとして前記半導体基板の表面に第２の不純
物拡散層を形成する工程と、前記第２の不純物拡散層形
成後に、前記ゲート電極の側面に第２の側壁絶縁膜を形
成する工程と、前記第２の側壁絶縁膜をマスクとして、
前記ゲート電極の上面と、前記第２の不純物拡散層の表
面に、前記第２の不純物拡散層より低抵抗の導電膜を形
成する工程とを具備することを特徴とする。
（請求項１）は、半導体基板上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、前記ゲート電極の側壁
に第１の側壁絶縁膜を形成する工程と、前記ゲート電極
および第１の側壁絶縁膜をマスクとして、前記基板の表
面に第１の不純物拡散層を形成する工程と、前記第１の
不純物拡散層形成後に、前記第１の側壁絶縁膜を除去す
る工程と、前記第１の側壁絶縁膜除去後に、前記ゲート
電極をマスクとして前記半導体基板の表面に第２の不純
物拡散層を形成する工程と、前記第２の不純物拡散層形
成後に、前記ゲート電極の側面に第２の側壁絶縁膜を形
成する工程と、前記第２の側壁絶縁膜をマスクとして、
前記ゲート電極の上面と、前記第２の不純物拡散層の表
面に、前記第２の不純物拡散層より低抵抗の導電膜を形
成する工程とを具備することを特徴とする。
【００１２】前記第１の側壁絶縁膜が側壁上に有する厚
さが、前記第２の側壁絶縁膜のそれと異なるようにする
ことができる。あるいは、前記第１の側壁絶縁膜の材料
が、前記第２の側壁絶縁膜のそれと異なるようにするこ
とができる。
さが、前記第２の側壁絶縁膜のそれと異なるようにする
ことができる。あるいは、前記第１の側壁絶縁膜の材料
が、前記第２の側壁絶縁膜のそれと異なるようにするこ
とができる。
【００１３】前記ゲート電極が多結晶シリコンで形成さ
れ、前記第１の不純物拡散層が形成される工程におい
て、前記ゲート電極への不純物導入、活性化が同時に行
われることが望ましい。前記半導体基板がシリコンから
なり、前記導電膜が高融点金属とシリコンを主材料とし
て形成されることが望ましい。
れ、前記第１の不純物拡散層が形成される工程におい
て、前記ゲート電極への不純物導入、活性化が同時に行
われることが望ましい。前記半導体基板がシリコンから
なり、前記導電膜が高融点金属とシリコンを主材料とし
て形成されることが望ましい。
【００１４】前記第１の不純物拡散層を形成する工程、
および前記第２の不純物を拡散層を形成する工程は、不
純物の導入、活性化の工程を含み、前記第１の不純物拡
散層の不純物活性化のための熱処理温度が、前記第２の
不純物拡散層の不純物活性化のための熱処理温度より高
いことが望ましい。
および前記第２の不純物を拡散層を形成する工程は、不
純物の導入、活性化の工程を含み、前記第１の不純物拡
散層の不純物活性化のための熱処理温度が、前記第２の
不純物拡散層の不純物活性化のための熱処理温度より高
いことが望ましい。
【００１５】前記第１の側壁絶縁膜の厚さが、前記第２
の側壁絶縁膜の厚さより小さくすることができる。前記
第１の不純物拡散層の不純物の拡散距離が、前記第２の
不純物拡散層の不純物の拡散距離より長いようにしても
よい。
の側壁絶縁膜の厚さより小さくすることができる。前記
第１の不純物拡散層の不純物の拡散距離が、前記第２の
不純物拡散層の不純物の拡散距離より長いようにしても
よい。
【００１６】本発明の半導体装置（請求項７）は、半導
体基板と、前記半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の対向する２つ
の側面に形成された側壁絶縁膜と、前記ゲート電極の両
側で、前記側壁絶縁膜の下の前記半導体基板の表面に、
第１の深さを有して形成された第１の不純物拡散層と、
前記ゲート電極の両側の前記半導体基板の表面に、前記
第１の不純物拡散層を前記ゲート電極との間に介在さ
せ、かつ前記第１の不純物拡散層に接続され、前記第１
の深さよりも深い第２の深さを有する第２の不純物拡散
層と、前記第２の不純物拡散層の表面に形成され、前記
ゲート電極に近い一端が、前記半導体基板上において前
記ゲート電極から遠い前記側壁絶縁膜の端部に接するよ
うに、かつ前記第２の不純物拡散層よりも低抵抗に形成
された導電層とを具備し、前記導電層の前記１端と、前
記第２の不純物拡散層の前記ゲート電極側の側面端部と
の間の最短距離が、前記導電層の底面と前記第２の不純
物拡散層の底面との距離よりも大であることを特徴とす
る。
体基板と、前記半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の対向する２つ
の側面に形成された側壁絶縁膜と、前記ゲート電極の両
側で、前記側壁絶縁膜の下の前記半導体基板の表面に、
第１の深さを有して形成された第１の不純物拡散層と、
前記ゲート電極の両側の前記半導体基板の表面に、前記
第１の不純物拡散層を前記ゲート電極との間に介在さ
せ、かつ前記第１の不純物拡散層に接続され、前記第１
の深さよりも深い第２の深さを有する第２の不純物拡散
層と、前記第２の不純物拡散層の表面に形成され、前記
ゲート電極に近い一端が、前記半導体基板上において前
記ゲート電極から遠い前記側壁絶縁膜の端部に接するよ
うに、かつ前記第２の不純物拡散層よりも低抵抗に形成
された導電層とを具備し、前記導電層の前記１端と、前
記第２の不純物拡散層の前記ゲート電極側の側面端部と
の間の最短距離が、前記導電層の底面と前記第２の不純
物拡散層の底面との距離よりも大であることを特徴とす
る。
【００１７】前記ゲート電極は多結晶シリコンからな
り、前記ゲート電極の上面に前記ゲート電極より低抵抗
の導電膜をさらに有することが望ましい。前記半導体基
板はシリコンからなり、前記導電層が高融点金属とシリ
コンを主とすることが望ましい。
り、前記ゲート電極の上面に前記ゲート電極より低抵抗
の導電膜をさらに有することが望ましい。前記半導体基
板はシリコンからなり、前記導電層が高融点金属とシリ
コンを主とすることが望ましい。
【００１８】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。
施の形態を説明する。
【００１９】（第１の実施形態）図１〜図５は、本発明
の第１の実施形態に係る半導体装置の製造方法を段階的
に示すハ半導体装置の部分的な断面図である。これらの
図に基づいて製造方法を説明する。
の第１の実施形態に係る半導体装置の製造方法を段階的
に示すハ半導体装置の部分的な断面図である。これらの
図に基づいて製造方法を説明する。
【００２０】先ず、ｐ型シリコン単結晶基板１０上に、
９５０℃の水素燃焼酸化法により５０ｎｍの厚さのＳｉ
Ｏ2 膜１１を形成し、さらにＳｉＮ膜１２を化学的気相
堆積法により３００ｎｍ堆積する（図１（ａ））。
９５０℃の水素燃焼酸化法により５０ｎｍの厚さのＳｉ
Ｏ2 膜１１を形成し、さらにＳｉＮ膜１２を化学的気相
堆積法により３００ｎｍ堆積する（図１（ａ））。
【００２１】次に、リソグラフィ技術と異方性反応性イ
オンエッチング法（以下ＲＩＥ法と称する）により、素
子分離領域形成予定部１３のＳｉＮ膜、ＳｉＯ2 膜、シ
リコン基板の一部を除去する（図１（ｂ））。その後、
素子分離に使用するＳｉＯ2膜１４を堆積する（図１
（ｃ））。
オンエッチング法（以下ＲＩＥ法と称する）により、素
子分離領域形成予定部１３のＳｉＮ膜、ＳｉＯ2 膜、シ
リコン基板の一部を除去する（図１（ｂ））。その後、
素子分離に使用するＳｉＯ2膜１４を堆積する（図１
（ｃ））。
【００２２】次に、化学的機械的研磨技術（以下、ＣＭ
Ｐ技術と称する）により、表面を均一に削ってＳｉＮ膜
１２の表面を露出させる（図１（ｄ））。このとき、Ｓ
ｉＯ 2 膜１４とＳｉＮ膜１２との間にはＣＭＰに対する
選択比を持たせる。
Ｐ技術と称する）により、表面を均一に削ってＳｉＮ膜
１２の表面を露出させる（図１（ｄ））。このとき、Ｓ
ｉＯ 2 膜１４とＳｉＮ膜１２との間にはＣＭＰに対する
選択比を持たせる。
【００２３】次に、残存するＳｉＮ膜１２を化学的気相
エッチング技術により除去する（図２（ａ））。さら
に、ＮＨ4 Ｆ（弗化アンモニウム）溶液により、ＳｉＯ
2 膜１１を除去する（ＦＩＧ．２（ｂ））。
エッチング技術により除去する（図２（ａ））。さら
に、ＮＨ4 Ｆ（弗化アンモニウム）溶液により、ＳｉＯ
2 膜１１を除去する（ＦＩＧ．２（ｂ））。
【００２４】次に、リソグラフィ技術とイオン注入技術
を用いて、シリコン基板１０と反対の導電型（この場合
はｎ型）のウェル領域１５と同じ導電型（ｐ型）のウェ
ル１６を形成する（図２（ｂ））。
を用いて、シリコン基板１０と反対の導電型（この場合
はｎ型）のウェル領域１５と同じ導電型（ｐ型）のウェ
ル１６を形成する（図２（ｂ））。
【００２５】次に、シリコン基板１０の表面に６ｎｍの
ＳｉＯ2 膜１７を乾燥酸素酸化法により形成し、ゲート
電極に用いる２００ｎｍの多結晶シリコン膜１８を化学
的気相堆積法により堆積する（図２（ｃ））。次に、リ
ソグラフィ技術とＲＩＥ技術により、ゲート電極部分以
外の多結晶シリコン膜を除去して、ゲート電極１９を形
成する（図２（ｄ））。
ＳｉＯ2 膜１７を乾燥酸素酸化法により形成し、ゲート
電極に用いる２００ｎｍの多結晶シリコン膜１８を化学
的気相堆積法により堆積する（図２（ｃ））。次に、リ
ソグラフィ技術とＲＩＥ技術により、ゲート電極部分以
外の多結晶シリコン膜を除去して、ゲート電極１９を形
成する（図２（ｄ））。
【００２６】次に、ＳｉＯ2 膜２０を２０ｎｍ、第１の
絶縁膜２１としてＳｉＮを１００ｎｍ堆積する（図３
（ａ））。続いて、ＲＩＥ技術を用いて、第１の絶縁膜
膜２１をゲート電極の側壁にのみ残置させ、第１の側壁
絶縁膜２２を形成する。その後、リソグラフィ技術によ
り、不要な部分をレジスト２３で覆い、イオン注入技術
により、ボロンを加速電圧１０ｋｅＶ、ドーズ量４×１
０15ｃｍ-2でシリコン基板に導入することにより、不純
物拡散層２４（ソース／ドレイン領域）を形成する。こ
のとき、ゲート電極１９にもボロンが導入される（図３
（ｂ））。
絶縁膜２１としてＳｉＮを１００ｎｍ堆積する（図３
（ａ））。続いて、ＲＩＥ技術を用いて、第１の絶縁膜
膜２１をゲート電極の側壁にのみ残置させ、第１の側壁
絶縁膜２２を形成する。その後、リソグラフィ技術によ
り、不要な部分をレジスト２３で覆い、イオン注入技術
により、ボロンを加速電圧１０ｋｅＶ、ドーズ量４×１
０15ｃｍ-2でシリコン基板に導入することにより、不純
物拡散層２４（ソース／ドレイン領域）を形成する。こ
のとき、ゲート電極１９にもボロンが導入される（図３
（ｂ））。
【００２７】次に、リソグラフィ技術により不要な部分
をレジスト２３で覆い、イオン注入技術により砒素（Ａ
ｓ）を加速電圧６０ｋｅＶ、ドーズ量５×１０15ｃｍ-2
でシリコン基板１０に導入する。これにより、不純物拡
散層２５（ソース／ドレイン領域）が形成される。この
時露出したゲート電極１９にも砒素が導入される（図３
（ｃ））。続いて、レジスト２３を除去した後、導入さ
れた不純物の活性化を図るために、１０１５℃、１５秒
の熱処理を行う（図３（ｄ））。
をレジスト２３で覆い、イオン注入技術により砒素（Ａ
ｓ）を加速電圧６０ｋｅＶ、ドーズ量５×１０15ｃｍ-2
でシリコン基板１０に導入する。これにより、不純物拡
散層２５（ソース／ドレイン領域）が形成される。この
時露出したゲート電極１９にも砒素が導入される（図３
（ｃ））。続いて、レジスト２３を除去した後、導入さ
れた不純物の活性化を図るために、１０１５℃、１５秒
の熱処理を行う（図３（ｄ））。
【００２８】次に、ゲート側壁絶縁膜２２を、化学的気
相エッチング技術により除去する（図４（ａ））。続い
て、リソグラフィ技術により、不要な部分をレジスト２
３で覆い、イオン注入技術によりボロン（Ｂ）を、加速
電圧５ｋｅＶ、ドーズ量１×１０14ｃｍ-2でシリコン基
板１０に導入することにより、浅い不純物拡散層２６を
形成する（図４（ｂ））。
相エッチング技術により除去する（図４（ａ））。続い
て、リソグラフィ技術により、不要な部分をレジスト２
３で覆い、イオン注入技術によりボロン（Ｂ）を、加速
電圧５ｋｅＶ、ドーズ量１×１０14ｃｍ-2でシリコン基
板１０に導入することにより、浅い不純物拡散層２６を
形成する（図４（ｂ））。
【００２９】次に、リソグラフィ技術により、不要な部
分をレジスト２３で覆い、イオン注入技術により、砒素
（Ａｓ）を加速電圧１５ｋｅＶ、ドーズ量１×１０14ｃ
ｍ-2をシリコン基板１０に導入することにより、浅い不
純物拡散層２７を形成する（図４（ｃ））。続いて、レ
ジスト２３を除去した後に、導入した不純物の活性化の
ために、９００℃、３０秒の熱処理を行う（図４
（ｄ））。
分をレジスト２３で覆い、イオン注入技術により、砒素
（Ａｓ）を加速電圧１５ｋｅＶ、ドーズ量１×１０14ｃ
ｍ-2をシリコン基板１０に導入することにより、浅い不
純物拡散層２７を形成する（図４（ｃ））。続いて、レ
ジスト２３を除去した後に、導入した不純物の活性化の
ために、９００℃、３０秒の熱処理を行う（図４
（ｄ））。
【００３０】次に、基板全体に第２の絶縁膜２８として
ＳｉＮ膜を１００ｎｍ堆積する（図５（ａ））。その
後、ＲＩＥ技術を用いてゲート電極１９の側壁にのみ第
２の絶縁膜２８を残置し、第２のゲート側壁絶縁膜２９
を形成する（図５（ｂ））。
ＳｉＮ膜を１００ｎｍ堆積する（図５（ａ））。その
後、ＲＩＥ技術を用いてゲート電極１９の側壁にのみ第
２の絶縁膜２８を残置し、第２のゲート側壁絶縁膜２９
を形成する（図５（ｂ））。
【００３１】次に、基板表面に露出するシリコン酸化膜
２０，１７を除去した後、Ｔｉ膜３０を膜厚３０ｎｍ、
ＴｉＮ膜３１を膜厚１５ｎｍに、スパッタリング技術に
より形成する（図５（ｃ））。続いて、６７５℃、３０
秒の熱処理を行って、ソース／ドレイン層の表面、およ
びゲート電極の上面のＳｉとＴｉ膜のＴｉとを反応させ
る。その後、不要の（未反応の）Ｔｉ膜３０、ＴｉＮ膜
３１を硫酸と過酸化水素を混ぜた溶液にて除去する。さ
らに、ＴｉＳｉx 膜の低抵抗化の為に、８５０℃、３０
秒の熱処理を行う。これによりゲート電極の上面、ソー
ス／ドレイン領域の表面に選択的にＴｉＳｉX 膜３２を
形成する（図５（ｄ））。
２０，１７を除去した後、Ｔｉ膜３０を膜厚３０ｎｍ、
ＴｉＮ膜３１を膜厚１５ｎｍに、スパッタリング技術に
より形成する（図５（ｃ））。続いて、６７５℃、３０
秒の熱処理を行って、ソース／ドレイン層の表面、およ
びゲート電極の上面のＳｉとＴｉ膜のＴｉとを反応させ
る。その後、不要の（未反応の）Ｔｉ膜３０、ＴｉＮ膜
３１を硫酸と過酸化水素を混ぜた溶液にて除去する。さ
らに、ＴｉＳｉx 膜の低抵抗化の為に、８５０℃、３０
秒の熱処理を行う。これによりゲート電極の上面、ソー
ス／ドレイン領域の表面に選択的にＴｉＳｉX 膜３２を
形成する（図５（ｄ））。
【００３２】その後、周知の技術により、層間絶縁膜の
形成を行い、その平坦化を行い、さらにコンタクトホー
ルを開口して金属配線膜（Ａｌ−Ｓｉ−Ｃｕ合金等）の
配線を形成する。以上により、ゲート電極に隣接して浅
く高不純物濃度の拡散層を有するサリサイド構造のトラ
ンジスタを形成できる。
形成を行い、その平坦化を行い、さらにコンタクトホー
ルを開口して金属配線膜（Ａｌ−Ｓｉ−Ｃｕ合金等）の
配線を形成する。以上により、ゲート電極に隣接して浅
く高不純物濃度の拡散層を有するサリサイド構造のトラ
ンジスタを形成できる。
【００３３】（第２の実施形態）第１の実施形態では、
第１の側壁絶縁膜と第２の側壁絶縁膜の材質と厚さが同
じ場合を説明した。しかしながら、第１と第２の側壁絶
縁膜の材質と厚さを異ならせても良く、これにより、従
来よりも接合リークを抑制できるトランジスタの構造が
可能になる。第２の実施形態は、このような例である。
第１の側壁絶縁膜と第２の側壁絶縁膜の材質と厚さが同
じ場合を説明した。しかしながら、第１と第２の側壁絶
縁膜の材質と厚さを異ならせても良く、これにより、従
来よりも接合リークを抑制できるトランジスタの構造が
可能になる。第２の実施形態は、このような例である。
【００３４】第２の実施形態の基本プロセスは、第１の
実施系形態と同じなので、第１の実施形態の説明に用い
た図１乃至図５を参照して説明する。なお、工程が全く
同じ場合は、重複する説明を省略する。
実施系形態と同じなので、第１の実施形態の説明に用い
た図１乃至図５を参照して説明する。なお、工程が全く
同じ場合は、重複する説明を省略する。
【００３５】図１乃至図２の工程は、第１の実施形態と
同様に実施される。続いて、ＳｉＯ 2 膜２０を２０ｎ
ｍ、第１の絶縁膜２１として多結晶シリコンを１００ｎ
ｍ堆積する（図３（ａ））。続いて、ＲＩＥ技術を用い
て、第１の絶縁膜膜２１をゲート電極の側壁にのみ残置
させ、第１の側壁絶縁膜２２を形成する。
同様に実施される。続いて、ＳｉＯ 2 膜２０を２０ｎ
ｍ、第１の絶縁膜２１として多結晶シリコンを１００ｎ
ｍ堆積する（図３（ａ））。続いて、ＲＩＥ技術を用い
て、第１の絶縁膜膜２１をゲート電極の側壁にのみ残置
させ、第１の側壁絶縁膜２２を形成する。
【００３６】続く図２（ａ）乃至図４（ｄ）の工程は、
第１の実施形態と全く同様に実施される。次に、基板全
体に第２の絶縁膜２８としてＳｉＮ膜を１５０ｎｍ堆積
する（図５（ａ））。その後、ＲＩＥ法を用いてゲート
電極１９の側壁にのみ第２の絶縁膜２８を残置し、第２
のゲート側壁絶縁膜２９を形成する（図５（ｂ））。図
５（ｃ）以降の工程は、第１の実施形態と全く同様に実
施される。
第１の実施形態と全く同様に実施される。次に、基板全
体に第２の絶縁膜２８としてＳｉＮ膜を１５０ｎｍ堆積
する（図５（ａ））。その後、ＲＩＥ法を用いてゲート
電極１９の側壁にのみ第２の絶縁膜２８を残置し、第２
のゲート側壁絶縁膜２９を形成する（図５（ｂ））。図
５（ｃ）以降の工程は、第１の実施形態と全く同様に実
施される。
【００３７】第２の実施形態では、第１の絶縁膜として
多結晶シリコンを使用したが、多結晶シリコンはＳｉＮ
に比べてエッチングが容易であるという利点がある。但
し、多結晶シリコンはＴｉと反応しやすいという欠点が
あるので、第２の絶縁膜としてはＳｉＮが好ましい。Ｔ
ｉとの反応性の点でＳｉＮに比べて若干劣るが、第２の
絶縁膜としてＳｉＯ2 を使用してもよい。
多結晶シリコンを使用したが、多結晶シリコンはＳｉＮ
に比べてエッチングが容易であるという利点がある。但
し、多結晶シリコンはＴｉと反応しやすいという欠点が
あるので、第２の絶縁膜としてはＳｉＮが好ましい。Ｔ
ｉとの反応性の点でＳｉＮに比べて若干劣るが、第２の
絶縁膜としてＳｉＯ2 を使用してもよい。
【００３８】ここで、第１と第２の実施形態で作製され
たトランジスタのディメンジョンの差を説明する。図６
（ａ）は第１の実施形態のトランジスタのディメンジョ
ン、図６（ｂ）は第２の実施形態のトランジスタのディ
メンジョンをそれぞれ示す。
たトランジスタのディメンジョンの差を説明する。図６
（ａ）は第１の実施形態のトランジスタのディメンジョ
ン、図６（ｂ）は第２の実施形態のトランジスタのディ
メンジョンをそれぞれ示す。
【００３９】ゲート電極の幅を、第１および第２の実施
形態のいずれにおいても０．２５μｍであるとすれば、
第１の側壁絶縁膜２２をマスクにして形成された深い不
純物拡散層２４（あるいは２５）の深さは、約０．１８
μｍとなる。第２の側壁絶縁膜をマスクとして形成され
るシリサイド層３２の厚さは、約０．０９μｍとなり、
従ってシリサイド層３２の下に残された深い不純物拡散
層の深さ（厚さ）は０．０９μｍとなる。
形態のいずれにおいても０．２５μｍであるとすれば、
第１の側壁絶縁膜２２をマスクにして形成された深い不
純物拡散層２４（あるいは２５）の深さは、約０．１８
μｍとなる。第２の側壁絶縁膜をマスクとして形成され
るシリサイド層３２の厚さは、約０．０９μｍとなり、
従ってシリサイド層３２の下に残された深い不純物拡散
層の深さ（厚さ）は０．０９μｍとなる。
【００４０】第１の実施形態の場合、深い不純物拡散層
を形成する際に第１の側壁絶縁膜２２の端から横方向
（ゲート電極側）に広がる寸法は約０．０５μｍであ
る。その後、第２の側壁絶縁膜２９をマスクとしてシリ
サイド層３２が形成されるが、このシリサイド層３２の
ゲート電極側の端から深い拡散層のゲート電極側の横の
端までの距離は０．０５μｍとなる（図５（ａ））。
を形成する際に第１の側壁絶縁膜２２の端から横方向
（ゲート電極側）に広がる寸法は約０．０５μｍであ
る。その後、第２の側壁絶縁膜２９をマスクとしてシリ
サイド層３２が形成されるが、このシリサイド層３２の
ゲート電極側の端から深い拡散層のゲート電極側の横の
端までの距離は０．０５μｍとなる（図５（ａ））。
【００４１】一方、第２の実施形態の場合は、深い不純
物拡散層が第１の側壁絶縁膜２２の端から横方向（ゲー
ト電極側）に広がる寸法は約０．０５μｍであるが、シ
リサイド層３２が第２の側壁絶縁膜２９（厚さあるいは
幅が１５０ｎｍ）に整合して形成される。このため、シ
リサイド層３２のゲート電極側の端から、深い不純物拡
散層２４（あるいは２５）のゲート電極側の端までの距
離は、拡散による広がり０．０５μｍに第１と第２の側
壁絶縁膜の厚さの差０．０５μｍが加算されて約０．１
μｍとなる。この距離は深い不純物拡散層２４（あるい
は２５）の深さ方向の実効長０．０９μｍと同等以上と
なり、接合リークの発生が抑制される構造であることが
わかる。
物拡散層が第１の側壁絶縁膜２２の端から横方向（ゲー
ト電極側）に広がる寸法は約０．０５μｍであるが、シ
リサイド層３２が第２の側壁絶縁膜２９（厚さあるいは
幅が１５０ｎｍ）に整合して形成される。このため、シ
リサイド層３２のゲート電極側の端から、深い不純物拡
散層２４（あるいは２５）のゲート電極側の端までの距
離は、拡散による広がり０．０５μｍに第１と第２の側
壁絶縁膜の厚さの差０．０５μｍが加算されて約０．１
μｍとなる。この距離は深い不純物拡散層２４（あるい
は２５）の深さ方向の実効長０．０９μｍと同等以上と
なり、接合リークの発生が抑制される構造であることが
わかる。
【００４２】第２の実施形態において、シリサイド層３
２のゲート電極側の端から、深い不純物拡散層２４（あ
るいは２５）のゲート電極側の端までの距離を、第１の
実施形態と同じ０．０５μｍとすれば、深い不純物拡散
層の深さをより浅く形成することも可能であり、より微
細なトランジスタ構造を実現できる。
２のゲート電極側の端から、深い不純物拡散層２４（あ
るいは２５）のゲート電極側の端までの距離を、第１の
実施形態と同じ０．０５μｍとすれば、深い不純物拡散
層の深さをより浅く形成することも可能であり、より微
細なトランジスタ構造を実現できる。
【００４３】以上のように、第２の実施形態によれば、
ゲート電極に隣接して浅くかつ高濃度の不純物拡散層を
形成できるばかりでなく、接合リーク電流が抑制された
トランジスタを提供することができる。
ゲート電極に隣接して浅くかつ高濃度の不純物拡散層を
形成できるばかりでなく、接合リーク電流が抑制された
トランジスタを提供することができる。
【００４４】以上の実施形態では、ＭＯＳ型トランジス
タを例にとり説明したが、ゲート絶縁膜にＳｉＯ2 以外
の絶縁膜を使用したＭＩＳ（Metal Insulator Semicond
uctor）型トランジスタに本発明を適用することもでき
る。その他本発明の主旨を逸脱しない範囲で種々の変形
が可能である。
タを例にとり説明したが、ゲート絶縁膜にＳｉＯ2 以外
の絶縁膜を使用したＭＩＳ（Metal Insulator Semicond
uctor）型トランジスタに本発明を適用することもでき
る。その他本発明の主旨を逸脱しない範囲で種々の変形
が可能である。
【００４５】
【発明の効果】ゲート電極の側壁絶縁膜を２度形成する
ことで、１度目と２度目の側壁の材料や、側壁絶縁膜の
幅（厚さ）を変えることが可能になる。これにより、１
度目の側壁絶縁膜は、トランジスタの性能を高めるのに
適した幅を使用し、２度目の側壁絶縁膜はシリサイド膜
をゲート電極、ソース／ドレイン領域に貼り付けるサリ
サイド構造を作るのに適した幅と材料を使用することが
できる。
ことで、１度目と２度目の側壁の材料や、側壁絶縁膜の
幅（厚さ）を変えることが可能になる。これにより、１
度目の側壁絶縁膜は、トランジスタの性能を高めるのに
適した幅を使用し、２度目の側壁絶縁膜はシリサイド膜
をゲート電極、ソース／ドレイン領域に貼り付けるサリ
サイド構造を作るのに適した幅と材料を使用することが
できる。
【００４６】また、ゲート電極の側壁を２度形成するこ
とで、ソース／ドレイン領域のゲート電極に隣接しない
不純物拡散層部分を先に形成し、ゲート電極に隣接する
不純物拡散層を後から形成しながら、シリサイド膜をゲ
ート電極、ソース／ドレイン領域に貼り付けるサリサイ
ド構造の実現ができる。
とで、ソース／ドレイン領域のゲート電極に隣接しない
不純物拡散層部分を先に形成し、ゲート電極に隣接する
不純物拡散層を後から形成しながら、シリサイド膜をゲ
ート電極、ソース／ドレイン領域に貼り付けるサリサイ
ド構造の実現ができる。
【００４７】さらに、トランジスタのゲート電極に隣接
しない不純物拡散層とゲート電極の不純物活性化に必要
な熱処理を先に行うことが可能なので、ゲート電極に隣
接する不純物拡散層を浅く形成できる。これは、トラン
ジスタの微細化の妨げとなるショートチャネル効果の改
善をもたらし、より微細なトランジスタの実現に効果的
である。
しない不純物拡散層とゲート電極の不純物活性化に必要
な熱処理を先に行うことが可能なので、ゲート電極に隣
接する不純物拡散層を浅く形成できる。これは、トラン
ジスタの微細化の妨げとなるショートチャネル効果の改
善をもたらし、より微細なトランジスタの実現に効果的
である。
【図１】本発明の実施形態の製造方法を段階的に示す半
導体装置の断面図。
導体装置の断面図。
【図２】図１の次の段階を示す半導体装置の断面図。
【図３】図２の次の段階を示す半導体装置の断面図。
【図４】図３の次の段階を示す半導体装置の断面図。
【図５】図４の次の段階を示す半導体装置の断面図。
【図６】第１および第２の実施形態の要部の寸法を示す
半導体装置の断面図。
半導体装置の断面図。
【図７】従来のサリサイド構造の製造方法を段階的に示
す半導体装置の断面図。
す半導体装置の断面図。
１０ … 半導体基板 １１、１７、２０ … ＳｉＯ2 膜 １２ … ＳｉＮ膜 １３ … 素子分離領域形成予定部 １４ … ＳｉＯ2 膜（素子分離領域） １５ … ｎ型ウェル １６ … ｐ型ウェル １８ … 多結晶シリコン膜 １９ … ゲート電極 ２１ … 第１の絶縁膜 ２２ … 第１のゲート側壁絶縁膜 ２３ … レジスト ２４、２５ … （深い）不純物拡散層 ２６，２７ … （浅い）不純物拡散層 ２８ … 第２の絶縁膜 ２９ … 第２のゲート側壁絶縁膜 ３０ … Ｔｉ膜 ３１ … ＴｉＮ膜 ３２ … シリサイド膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ３０１Ｌ Ｆターム(参考） 4M104 AA01 BB01 BB25 BB30 CC01 CC05 DD02 DD37 DD43 DD64 DD65 DD79 DD84 EE09 EE17 FF14 GG09 GG10 HH10 5F040 DA13 DB03 EC01 EC07 EC13 EF02 EF09 EK01 EK05 FA04 FA05 FC21 5F048 AC03 BB05 BB08 BC06 BE03 BF06 BG14 DA18 DA19 DA25 DA27
Claims (8)
- 【請求項１】 半導体基板上に、ゲート絶縁膜を介して
ゲート電極を形成する工程と、 前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工
程と、 前記ゲート電極および第１の側壁絶縁膜をマスクとし
て、前記基板の表面に第１の不純物拡散層を形成する工
程と、 前記第１の不純物拡散層形成後に、前記第１の側壁絶縁
膜を除去する工程と、前記第１の側壁絶縁膜除去後に、
前記ゲート電極をマスクとして前記半導体基板の表面に
第２の不純物拡散層を形成する工程と、 前記第２の不純物拡散層形成後に、前記ゲート電極の側
面に第２の側壁絶縁膜を形成する工程と、 前記第２の側壁絶縁膜をマスクとして、前記ゲート電極
の上面と、前記第２の不純物拡散層の表面に、前記第２
の不純物拡散層より低抵抗の導電膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の側壁絶縁膜の幅が、前記第２
の側壁絶縁膜のそれと異なることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の側壁絶縁膜の材料が、前記第
２の側壁絶縁膜のそれと異なることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の不純物拡散層を形成する工
程、および前記第２の不純物を拡散層を形成する工程
は、不純物の導入、活性化の工程を含み、前記第１の不
純物拡散層の不純物活性化のための熱処理温度が、前記
第２の不純物拡散層の不純物活性化のための熱処理温度
より高いことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項５】 前記第１の側壁絶縁膜の厚さが、前記第
２の側壁絶縁膜の厚さより小さいことを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項６】 前記第１の不純物拡散層の不純物の拡散
距離が、前記第２の不純物拡散層の不純物の拡散距離よ
り長いことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項７】 半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極の対向する２つの側面に形成された側壁
絶縁膜と、 前記ゲート電極の両側で、前記側壁絶縁膜の下の前記半
導体基板の表面に、第１の深さを有して形成された第１
の不純物拡散層と、 前記ゲート電極の両側の前記半導体基板の表面に、前記
第１の不純物拡散層を前記ゲート電極との間に介在さ
せ、かつ前記第１の不純物拡散層に接続され、前記第１
の深さよりも深い第２の深さを有する第２の不純物拡散
層と、 前記第２の不純物拡散層の表面に形成され、前記ゲート
電極に近い一端が、前記半導体基板上において前記ゲー
ト電極から遠い前記側壁絶縁膜の端部に接するように、
かつ前記第２の不純物拡散層よりも低抵抗に形成された
導電層と、を具備し、 前記導電層の前記１端と、前記第２の不純物拡散層の前
記ゲート電極側の側面端部との間の最短距離が、前記導
電層の底面と前記第２の不純物拡散層の底面との距離よ
りも大であることを特徴とする半導体装置。 - 【請求項８】 前記ゲート電極は多結晶シリコンからな
り、前記ゲート電極の上面に前記ゲート電極より低抵抗
の導電膜をさらに有することを特徴とする請求項９に記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069897A JP2000269491A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法および半導体装置 |
| US09/820,658 US6436776B2 (en) | 1999-03-16 | 2001-03-30 | Process for fabricating a aligned LDD transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11069897A JP2000269491A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269491A true JP2000269491A (ja) | 2000-09-29 |
Family
ID=13415963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11069897A Pending JP2000269491A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269491A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334938A (ja) * | 2001-03-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100446309B1 (ko) * | 2002-11-14 | 2004-09-01 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| US6815280B2 (en) | 2001-10-11 | 2004-11-09 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a plurality of kinds of MOS transistors having different gate widths |
| CN114203696A (zh) * | 2020-09-18 | 2022-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
-
1999
- 1999-03-16 JP JP11069897A patent/JP2000269491A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334938A (ja) * | 2001-03-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6900088B2 (en) | 2001-03-09 | 2005-05-31 | Fujitsu Limited | Semiconductor device and its manufacture method |
| US6815280B2 (en) | 2001-10-11 | 2004-11-09 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a plurality of kinds of MOS transistors having different gate widths |
| KR100446309B1 (ko) * | 2002-11-14 | 2004-09-01 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| CN114203696A (zh) * | 2020-09-18 | 2022-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
| CN114203696B (zh) * | 2020-09-18 | 2025-08-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
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|---|---|---|---|
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