JP2000276900A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ライン遅延動作を実現するために用いられる
記憶装置であって、正確なテスト及び小型化の促進を可
能とした記憶装置を提供する。 【解決手段】 アドレス入力を１つしかもたない同期型
のＲＡＭ６、７、８、９に入力される各信号を外部から
端子Ｔ_CLKに入力されるクロック信号ＣＬＫに同期して
作り出すとともに、ＲＡＭ６及び７のペアとＲＡＭ８及
び９のペアとにデータの読み出しと書き込みとをクロッ
ク信号ＣＬＫに同期して交互に行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ライン遅延動作を
実現するために用いられる記憶装置に関するものであ
る。

【０００２】

【従来の技術】例えば、画像処理においては、画面の垂
直方向（副走査方向）に並ぶ複数の画素をフィルタリン
グするという作業がよく行われるが、これを実現するた
めには、画素データは水平方向（主走査方向）にシリア
ルに順次入力されてくることから、水平方向の１ライン
分の画素の個数だけ隔てて入力された複数の画素データ
をパラレルに出力するという動作（以下、「ライン遅延
動作」と言う）が必要となる。

【０００３】ライン遅延動作を実現するために用いられ
る記憶装置の従来の構成を図３に示す。同図において、
３１、３２はランダムアクセスメモリ（以下、「ＲＡ
Ｍ」と言う）であり、それぞれ端子Ｄ_I、Ａ_W、Ａ_R、
Ｅ_W、Ｅ_O、及び、Ｄ_Oを有しており、端子Ｅ_Oに入力され
る信号に従ったタイミングで端子Ａ_Rに入力される信号
が示す領域に記憶されているデータを読み出して保持す
るとともに端子Ｄ_Oから出力し、また、端子Ｅ_Wに入力さ
れる信号に従ったタイミングで端子Ｄ_Iに入力される信
号が示すデータを端子Ａ_Wに入力される信号が示す領域
に書き込むようになっている。尚、このようなＲＡＭ
は、データの読み出しに関するアドレスとデータの書き
込みに関するアドレスとの２つのアドレス入力を有して
いることから、２ポート型ＲＡＭと呼ばれている。

【０００４】そして、ＲＡＭ３１の端子Ｄ_Iには外部端
子Ｔ_DATAから入力されるデータ信号ＤＡＴＡが入力さ
れ、また、ＲＡＭ３２の端子Ｄ_IにはＲＡＭ３１の端子
Ｄ_Oから出力される信号ＯＵＴ１が入力され、また、Ｒ
ＡＭ３１及び３２の端子Ａ_W、Ａ_R、Ｅ_W、Ｅ_Oには、外部
端子Ｔ_WA、Ｔ_RA、Ｔ_WE、Ｔ_OEからそれぞれ入力されるラ
イトアドレス信号ＷＡ、リードアドレス信号ＲＡ、ライ
トイネーブル信号ＷＥ、アウトプットイネーブル信号Ｏ
Ｅがそれぞれ共通に入力され、また、ＲＡＭ３１、３２
の端子Ｄ_Oから出力される信号ＯＵＴ１、ＯＵＴ２が外
部端子Ｔ_OUT1、Ｔ_OUT2からそれぞれ出力される構成とな
っていた。

【０００５】以上の構成の記憶装置に入力されるデータ
信号ＤＡＴＡ、ライトアドレス信号ＷＡ、リードアドレ
ス信号ＲＡ、ライトイネーブル信号ＷＥ、及び、アウト
プットイネーブル信号ＯＥの各信号間のタイミングを適
切に設定すれば、ライン遅延動作を実現することができ
る。

【０００６】

【発明が解決しようとする課題】ここで、上記構成の記
憶装置のテストは、データ信号ＤＡＴＡ、ライトアドレ
ス信号ＷＡ、リードアドレス信号ＲＡ、ライトイネーブ
ル信号ＷＥ、及び、アウトプットイネーブル信号ＯＥの
各信号としてテスト用の信号を入力し、外部端子
Ｔ_OUT1、Ｔ_OUT2からそれぞれ出力される信号ＯＵＴ１、
ＯＵＴ２をモニタすることによって行われる。

【０００７】しかしながら、テスト用の各信号間のタイ
ミングを、記憶装置が回路に組み込まれて実際に使用さ
れている状態でＲＡＭに入力される実使用時の各信号間
のタイミングに一致させることは現実的には不可能であ
り、テストでは良品と判定されても実使用時には不良と
なる可能性、言い換えれば、不良品が流出する可能性が
あった。

【０００８】また、２ポート型ＲＡＭは、通常、クロッ
ク信号に同期してデータの読み書きを行うのではなく、
端子Ｔ_WE、Ｔ_OEに入力される信号に従ったタイミングで
動作するものであることから、不良品の流出を防ぐ正確
なテストを行うためには、テスト用の各信号間のタイミ
ングを実使用時の各信号間のタイミングに一致させるこ
とが特に肝要となるため、２ポート型ＲＡＭを用いた上
記従来の記憶装置では不良品が流出する可能性が高かっ
た。

【０００９】尚、記憶装置が回路に組み込まれて実際に
使用される状態でテストを行うと、実使用時の各信号を
ＲＡＭに入力してテストが行われるので、当然のことな
がら正確なテストを行うことができるが、テストに要す
る時間が莫大なものとなってしまう。このため、通常
は、記憶装置単体でテスト用の信号を入力してテストが
行われている。

【００１０】そこで、本発明は、ライン遅延動作を実現
するために用いられる記憶装置であって、正確なテスト
及び小型化の促進を可能とした記憶装置を提供すること
を目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の記憶装置では、外部から入力される信号が
示す値をクロック信号（ＣＬＫ）に同期して取り込んで
保持するとともに、保持している内容を出力する第１の
データ保持手段（１）と、出力するｎビット（ｎは２≦
ｎなる整数）の信号が示す値が前記クロック信号（ＣＬ
Ｋ）に同期してカウントアップする２進カウンタ（２）
と、該２進カウンタ（２）が出力する上位（ｎ−１）個
のビットからなる信号を前記クロック信号（ＣＬＫ）の
１周期だけ遅延させて出力する第１の遅延手段（３）
と、前記２進カウンタ（２）が出力する最下位ビットか
らなる信号を前記クロック信号（ＣＬＫ）の１周期だけ
遅延させて出力する第２の遅延手段（４）と、該第２の
遅延手段（４）が出力する信号を前記クロック信号（Ｃ
ＬＫ）の１周期だけ遅延させて出力する第３の遅延手段
（５）と、アドレス信号が示す領域に記憶しているデー
タを前記クロック信号（ＣＬＫ）に同期して読み出す動
作を読み出し制御信号に応じて行い、また、データ信号
が示すデータを前記アドレス信号が示す領域に前記クロ
ック信号（ＣＬＫ）に同期して書き込む動作を書き込み
制御信号に応じて行う第１、第２、…、第ｍ（ｍは２≦
ｍなる整数）のｍ個の記憶手段からそれぞれなる第１の
記憶部（図１中では記憶手段６及び７からなる部分）、
第２の記憶部（図１中では記憶手段８及び９からなる部
分）と、を設け、前記第１の記憶部、第２の記憶部をそ
れぞれ構成する第１の記憶手段（６、８）には前記第１
のデータ保持手段（１）が出力する信号を前記データ信
号として入力し、前記第１、第２の記憶部をそれぞれ構
成する第ｋ（ｋは２≦ｋ≦ｍなる整数）の記憶手段
（７、９）には同じ記憶部を構成する第（ｋ−１）の記
憶手段（６、８）が出力する信号を前記データ信号とし
て入力し、前記第１の記憶部を構成する各記憶手段
（６、７）には、前記２進カウンタ（２）が出力する上
位（ｎ−１）個のビットからなる信号を前記アドレス信
号として、前記２進カウンタ（２）が出力する最下位ビ
ットからなる信号を前記読み出し制御信号として、前記
第２の遅延手段（４）が出力する信号を前記書き込み制
御信号として、それぞれ入力し前記第２の記憶部を構成
する各記憶手段（８、９）には、前記第１の遅延手段
（３）が出力する信号を前記アドレス信号として、前記
第２の遅延手段（４）が出力する信号を前記読み出し制
御信号として、前記第３の遅延手段（５）が出力する信
号を前記書き込み制御信号として、それぞれ入力してい
る。

【００１２】以上の構成により、第１の記憶部と第２の
記憶部とがクロック信号に同期してデータの書き込みと
読み出しとを交互に行うことになり、また、第１及び第
２の記憶部を構成する各記憶手段に入力される各信号は
共通のクロック信号に同期したものであるので、これら
各信号間のタイミングが外部から入力される信号によら
ず一定となる。

【００１３】

【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある記憶装置のブロック図である。同図において、１は
Ｄ型フリップフロップ（以下、「ＦＦ」と言う）、２は
カウンタ、３、４、及び、５はＦＦ、６、７、８、及
び、９はＲＡＭ、１０、１１、１２、及び、１３はＦ
Ｆ、１４はセレクタ、１５は演算回路、１６はＦＦであ
る。

【００１４】ＦＦ１、３、４、５、１０、１１、１２、
１３、及び、１６は端子Ｄに入力される信号が示すデー
タを端子Ｃに入力されるクロック信号の立ち上がりで取
り込んで保持するとともに、保持しているデータを端子
Ｑから出力する。カウンタ２は１０ビットの２進カウン
タであり、端子Ｃから入力されるクロック信号の立ち上
がりに同期してカウントアップする。

【００１５】ＲＡＭ６、７、８、及び、９は端子Ｄ_I、
Ａ、ＷＥＢ、ＯＥＢ、Ｃ、及び、Ｄ_Oを有しており、端
子ＯＥＢに入力される信号がローレベルの期間には、端
子Ｃに入力されるクロック信号の立ち下がりに同期し
て、端子Ａに入力される信号が示す領域に記憶されてい
るデータを読み出して保持するとともに端子Ｄ_Oから出
力し、また、端子ＷＥＢに入力される信号がローレベル
である期間には、端子Ｃに入力されるクロック信号の立
ち下がりに同期して、端子Ｄ_Iに入力される信号が示す
データを端子Ａに入力される信号が示す領域に書き込
む。尚、このようなＲＡＭは、アドレス入力が１つであ
るので、１ポート型ＲＡＭと呼ばれている。

【００１６】セレクタ１４は端子Ｉ０、Ｉ１、Ｉ２、Ｉ
３、Ｏ１、Ｏ２、及び、Ｓを有しており、端子Ｓに入力
される信号がローレベルであるときには、端子Ｉ０及び
Ｉ１から入力される２つの信号を端子Ｏ１及びＯ２から
出力し、一方、端子Ｓに入力される信号がハイレベルで
あるときには、端子Ｉ２及びＩ３から入力される２つの
信号を端子Ｏ１及びＯ２から出力する。

【００１７】演算回路１５は端子Ｉ１、Ｉ２、及び、Ｏ
を有しており、端子Ｉ１及びＩ２から入力される２つの
信号が示すデータを用いて所定の演算を行い、その演算
結果を端子Ｏから出力する。

【００１８】そして、各部の端子に入力される信号は以
下の通りである。端子Ｔ_INから入力された信号ＤＡＴＡ
はＦＦ１の端子Ｄに入力されている。ＦＦ１の端子Ｑか
ら出力される信号ＤＡＴＡ−Ｄ１はＲＡＭ６及び８の端
子Ｄ_Iに入力されている。

【００１９】カウンタ２から出力される１０ビットの信
号については、その上位９ビットからなる信号Ａ−ＯＤ
ＤがＲＡＭ６及び７の端子Ａ、並びに、ＦＦ３の端子Ｄ
に入力されており、その最下位ビットからなる信号ＯＥ
Ｂ−ＯＤＤがＲＡＭ６及び７の端子ＯＥＢ、ＦＦ４の端
子Ｄ、並びに、セレクタ１４の端子Ｓに入力されてい
る。

【００２０】ＦＦ３の端子Ｑから出力される信号Ａ−Ｅ
ＶＥＮはＲＡＭ８及び９の端子Ａに入力されている。Ｆ
Ｆ４の端子Ｑから出力される信号は、ＲＡＭ６及び７の
端子ＷＥＢに信号ＷＥＢ−ＯＤＤとして、ＲＡＭ８及び
９の端子ＯＥＢに信号ＯＥＢ−ＥＶＥＮとして、それぞ
れ入力されるとともに、ＦＦ５の端子Ｄに入力されてい
る。ＦＦ５の端子Ｑから出力される信号ＷＥＢ−ＥＶＥ
ＮはＲＡＭ８及び９の端子ＷＥＢに入力されている。

【００２１】ＲＡＭ６の端子Ｄ_Oから出力される信号Ｏ
ＤＤ１はＦＦ１０の端子Ｄに入力されている。ＲＡＭ７
の端子Ｄ_Oから出力される信号ＯＤＤ２はＦＦ１１の端
子Ｄに入力されている。ＲＡＭ８の端子Ｄ_Oから出力さ
れる信号ＥＶＥＮ１はＦＦ１２の端子Ｄに入力されてい
る。ＲＡＭ９の端子Ｄ_Oから出力される信号ＥＶＥＮ２
はＦＦ１３の端子Ｄに入力されている。

【００２２】ＦＦ１０の端子Ｑから出力される信号ＯＤ
Ｄ１−Ｄ１はＲＡＭ７の端子Ｄ_I及びセレクタ１４の端
子Ｉ０に入力されている。ＦＦ１１の端子Ｑから出力さ
れる信号ＯＤＤ２−Ｄ１はセレクタ１４の端子Ｉ１に入
力されている。ＦＦ１２の端子Ｑから出力される信号Ｅ
ＶＥＮ１−Ｄ１はＲＡＭ９の端子Ｄ_I及びセレクタ１４
の端子Ｉ２に入力されている。ＦＦ１３の端子Ｑから出
力される信号ＥＶＥＮ２−Ｄ１はセレクタ１４の端子Ｉ
３に入力されている。

【００２３】セレクタ１４の端子Ｏ１、Ｏ２から出力さ
れる信号は演算回路１５の端子Ｉ１、Ｉ２にそれぞれ入
力される。演算回路１５から出力される信号ＯＰはＦＦ
１６の端子Ｄに入力されている。ＦＦ１６の端子Ｑから
出力される信号ＯＵＴは端子Ｔ_OUTから外部へ出力され
る。

【００２４】ＦＦ１、３、４、５、１０、１１、１２、
１３、及び、１６の端子Ｃ、カウンタ２の端子Ｃ、並び
に、ＲＡＭ６、７、８、及び、９の端子Ｃには、端子Ｔ
_CLKから入力されるクロック信号ＣＬＫが共通に入力さ
れている。

【００２５】以上の構成により、各信号のタイミングチ
ャートは図２に示すようになり、クロック信号ＣＬＫの
立ち下がりに同期してＲＡＭ６及び７のペアとＲＡＭ８
及び９のペアとがデータの読み出しと書き込みとを交互
に行うことになるので、外部から端子Ｔ_INに入力される
信号ＤＡＴＡがクロック信号ＣＬＫに同期したものであ
るとすれば、ライン遅延動作が実現される。

【００２６】そして、本実施形態の記憶装置では演算回
路１５を有しており、セレクタ１４からパラレルに出力
される２つの信号が示すデータを用いた演算回路１５で
の所定の演算結果がクロック信号ＣＬＫに同期して端子
Ｔ_Oから出力される。

【００２７】尚、図２中において、Ｄ（ｘ）−Ｔｙは時
刻ＴｙにＲＡＭのアドレスｘに記憶されているデータ
を、ＯＤＤは信号ＯＤＤ１−Ｄが示すデータと信号ＯＤ
Ｄ２−Ｄが示すデータとを用いた演算回路１６での演算
結果データを、ＥＶＥＮは信号ＥＶＥＮ１−Ｄが示すデ
ータと信号ＥＶＥＮ２−Ｄが示すデータとを用いた演算
回路１６での演算結果データを、それぞれ示している。
また、矢印Ｒ_O、Ｗ_OはそれぞれＲＡＭ６及び７の読み出
し、書き込みのタイミングを示しており、また、矢印Ｒ
_E、Ｗ_EはそれぞれＲＡＭ８及び９の読み出し、書き込み
のタイミングを示している。

【００２８】そして、本実施形態の記憶装置では、ＲＡ
Ｍ６、７、８、９にそれぞれ入力される各信号は共通の
クロック信号ＣＬＫに同期したものとなるので、端子Ｔ
_INからテスト用の信号を入力して当該装置のテストを行
うとしても、ＲＡＭ６、７、８、９にそれぞれ入力され
る各信号間のタイミングは実使用時とテスト時とで同じ
となる。したがって、テスト時に端子Ｔ_INから入力され
る信号が、クロック信号ＣＬＫとの間に、実使用時に端
子Ｔ_INから入力される信号と同じ関係を有していれば、
正確なテストが行われる。

【００２９】また、従来のように２ポート型ＲＡＭを用
いたときとトータルで同じビットサイズで、かつ、１ポ
ート型ＲＡＭを用いた構成であるので、同じビットサイ
ズでは１ポート型ＲＡＭの方が２ポート型ＲＡＭよりも
チップ面積が小さいことから、装置の小型化を実現する
ことができる。

【００３０】尚、本実施形態の記憶装置では、ＲＡＭ
６、７、８、９の出力の後段にそれぞれＦＦ１０、１
１、１２、１３を設けているが、これは、ロジック回路
のテストは、通常、スキャンを張りＡＴＰＧ（Auto Tes
t Program Generater）にてテストパターンを自動生成
して行われるが、ＡＴＰＧのツールの現状の能力ではス
キャンを張る回路の入口には記憶素子を設けるという制
約があり、この制約を満たすために行われている。よっ
て、当該記憶装置が組み込まれるロジック回路のテスト
パターンを自動作成しない場合には、ＲＡＭ６、７、
８、９の出力の後段にそれぞれＦＦ１０、１１、１２、
１３を設けることなく、ＲＡＭ６、７、８、９の出力を
直接セレクタ１４に入力するようにしてもよい。

【００３１】尚、上記実施形態では、ライン遅延動作を
行って２つのデータを同時に出力する例であったが、３
つ以上のデータを同時に出力したい場合にも適用するこ
とができる。例えば、３つのデータを同時に出力したい
場合は、図１の構成に加えて新たに２つの１ポート型Ｒ
ＡＭを設け、その一方のＲＡＭには端子Ｄ_IにＦＦ１１
から出力される信号ＯＤＤ２−Ｄ１を、その他の端子に
はＲＡＭ６及び７と同じ信号をそれぞれ与えておき、他
方のＲＡＭには端子Ｄ_IにＦＦ１３から出力される信号
ＥＶＥＮ２−Ｄ１を、その他の端子にはＲＡＭ８及び９
と同じ信号を与えておけばよい。

【００３２】また、その他には、ＦＦ１０、１１の後段
にそれぞれＦＦを設け、セレクタ１４の端子Ｉ０、Ｉ
１、Ｉ２、Ｉ３に入力される各信号が変化するタイミン
グを一致させ、演算回路１５でこれらの信号が示す４つ
のデータを用いた演算を行うようにしてもよい。

【００３３】

【発明の効果】以上説明したように、本発明の記憶装置
によれば、ライン遅延動作を実現するにあたって、記憶
手段に入力される各信号間のタイミングが実使用時とテ
スト時とで同じとなり、また、ビットサイズを増やすこ
となくアドレス入力が１つだけである１ポート型ＲＡＭ
で構成できるので、正確なテスト及び小型化の促進が可
能となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態である記憶装置の構成を
示す図である。

【図２】 各信号のタイミングチャートである。

【図３】 ライン遅延動作を実現するための従来の記憶
装置の構成を示す図である。

【符号の説明】

１ ＦＦ（Ｄ型フリップフロップ） ２ ２進カウンタ ３、４、５ ＦＦ（Ｄ型フリップフロップ） ６、７、８、９ ＲＡＭ（１ポート型ＲＡＭ） １０、１１、１２、１３ ＦＦ（Ｄ型フリップフロッ
プ） １４ セレクタ １５ 演算回路 １６ ＦＦ（Ｄ型フリップフロップ） ３１、３２ ＲＡＭ（２ポート型ＲＡＭ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部から入力される信号が示す値をクロ
   ック信号に同期して取り込んで保持するとともに、保持
   している内容を出力する第１のデータ保持手段と、 出力するｎビット（ｎは２≦ｎなる整数）の信号が示す
   値を前記クロック信号に同期してカウントアップさせる
   ２進カウンタと、 該２進カウンタが出力する上位（ｎ−１）個のビットか
   らなる信号を前記クロック信号の１周期だけ遅延させて
   出力する第１の遅延手段と、 前記２進カウンタが出力する最下位ビットからなる信号
   を前記クロック信号の１周期だけ遅延させて出力する第
   ２の遅延手段と、 該第２の遅延手段が出力する信号を前記クロック信号の
   １周期だけ遅延させて出力する第３の遅延手段と、 アドレス信号が示す領域に記憶しているデータを前記ク
   ロック信号に同期して読み出す動作を読み出し制御信号
   に応じて行い、また、データ信号が示すデータを前記ア
   ドレス信号が示す領域に前記クロック信号に同期して書
   き込む動作を書き込み制御信号に応じて行う第１、第
   ２、…、第ｍ（ｍは２≦ｍなる整数）のｍ個の記憶手段
   からそれぞれなる第１、第２の記憶部と、を有している
   こと、 前記第１、第２の記憶部を構成する第１の記憶手段には
   前記第１のデータ保持手段が出力する信号を前記データ
   信号として入力していること、 前記第１、第２の記憶部を構成する第ｋ（ｋは２≦ｋ≦
   ｍなる整数）の記憶手段には同じ記憶部を構成する第
   （ｋ−１）の記憶手段が出力する信号を前記データ信号
   として入力していること、 前記第１の記憶部を構成する各記憶手段には、前記２進
   カウンタが出力する上位（ｎ−１）個のビットからなる
   信号を前記アドレス信号として、前記２進カウンタが出
   力する最下位ビットからなる信号を前記読み出し制御信
   号として、前記第２の遅延手段が出力する信号を前記書
   き込み制御信号として、それぞれ入力していること、及
   び、 前記第２の記憶部を構成する各記憶手段には、前記第１
   の遅延手段が出力する信号を前記アドレス信号として、
   前記第２の遅延手段が出力する信号を前記読み出し制御
   信号として、前記第３の遅延手段が出力する信号を前記
   書き込み制御信号として、それぞれ入力していることを
   特徴とする記憶装置。