JP2000277405A

JP2000277405A - 半導体素子の製造方法

Info

Publication number: JP2000277405A
Application number: JP11085075A
Authority: JP
Inventors: Mitsuru Hanakura; 満花倉; Shinichi Yamada; 真一山田
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1999-03-29
Filing date: 1999-03-29
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】比較的直径が大きく、ＳｉＣウェハを用いた
半導体素子を作製する。【解決手段】円板状で直径４インチの第１ウェハの一
端面中央部に、ＳｉＣから成る直径２インチの円板状の
第２ウェハ１２を接着して設けて、半導体基板１０を形
成する。前記のように第１ウェハ１１に第２ウェハ１２
を設けたことにより、半導体基板１０の一部として前記
第２ウェハ１２を種々の加工装置により加工することが
可能となる。前記第１ウェハ１１と第２ウェハ１２とを
接着するには、まず第１ウェハ１１と第２ウェハ１２と
の各接着面を処理して鏡面状にし、それら各接着面に対
して酸化Ｓｉ膜をそれぞれ形成した後、前記の第１ウェ
ハ１１と第２ウェハ１２との各酸化Ｓｉ膜を互いに貼り
合わせ熱処理することにより接着することができる。な
お、前記第１ウェハ１１と第２ウェハ１２との各オリエ
ンテーションフラット方向は、それぞれ同一方向とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンカーバイ
ド結晶(ＳｉＣ)を用いた半導体素子の製造方法に関する
ものである。

【０００２】

【従来の技術】パワーエレクトロニクスの基本とされて
いる電力変換は、スイッチング機能を担ったパワーデバ
イス（電力用半導体素子）の性能に大きく依存してい
る。パワーデバイスに求められる主な特性として、耐電
圧，低い定常損失，速いスイッチングおよび低いスイッ
チング損失，制御の容易さの４つの特性がある。パワー
デバイスでは、前記の各特性において理想に近づけるた
めの研究がなされてきた。

【０００３】パワーデバイスの主流となる素子として、
ゲート信号で大電力をオン・オフ制御することが可能な
自己消弧素子と呼ばれるものがあり、パワートランジス
タ，ゲートターンオフサイリスタ（以下、ＧＴＯサイリ
スタと称する），絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称する），静電誘導サイリスタ（Ｓ
ＩＴｈ；以下、ＳＩサイリスタと称する）等の自己消弧
素子が開発されてきた。例えば、自己消弧素子の中で最
も高耐圧・大電流であるＧＴＯサイリスタの場合、８ｋ
Ｖ／６ｋＡ級の素子が開発されている。

【０００４】しかし、前記素子において、８ｋＶ／６ｋ
Ａ級以上に高耐圧化および大電流化することは、半導体
材料であるシリコン（Ｓｉ）の物性限界により困難であ
ると考えられている。また、ＧＴＯサイリスタのような
高耐圧大電流の素子の場合、定常損失の増加を抑制する
ために、その動作がバイポーラ動作となってしまい高周
波化が困難であった。

【０００５】近年、Ｓｉと比べて半導体としての物性値
が数桁も優れたシリコンカーバイド（ＳｉＣ）の結晶を
用いて成るパワーデバイスが脚光をあびている。ＳｉＣ
のパワーデバイスへの応用においては、ノースカロライ
ナ州立大学のＢａｌｉｇａによって、１９８２年に高耐
圧デバイスの性能指標を提案され１９８９年には高周波
・低耐圧デバイスの性能指標を提案されて以来、次世代
のパワーデバイス材料として最も注目されている。Ｓｉ
Ｃを用いたパワーデバイスの性能指標は、一般的に知ら
れているＳｉやＧａＡｓを用いたパワーデバイスと比較
して２〜３桁も優れ、現在における進歩したシミュレー
ション技術により、将来的に実現可能とされるデバイス
の特性においても次第に解明され始めている。

【０００６】

【発明が解決しようとする課題】ＳｉＣを用いたパワー
デバイスを作製する際の最大の障害は、直径が大きく結
晶性の良好なウェハが現時点で存在していないことであ
る。一方、Ｓｉの結晶を作製する場合、そのＳｉを高温
で溶融する技術によって、高純度，高結晶性，および直
径の大きい結晶を比較的容易に得ることができる。

【０００７】しかし、前記ＳｉＣの結晶を作製する場合
においては、そのＳｉＣを溶融することはできないため
（液相が無いため）、前記の高温で溶融する技術を用い
ることができず、昇華法により結晶を作製する方法しか
ない。すなわち、液相を用いたゾーンリファイニングを
利用することができないために高純度の結晶を得ること
が困難であること、ＳｉＣにおいて２００種類を越える
結晶タイプが存在すること、種結晶(結晶成長において
必要な核)における結晶方位を利用すること(特定の結晶
面を用いて結晶成長させること)以外の方法では結晶を
大きく成長させることができないこと等の理由により、
Ｓｉのウェハのように直径の大きいＳｉＣのウェハを作
製することは極めて困難である。

【０００８】前記問題点を解決するために、種々の技術
開発が世界中で精力的に行われているが、１９９８年の
時点で市販されているＳｉＣの単結晶ウェハの直径はわ
ずか２インチ程度である。現在、Ｓｉ半導体素子で使用
されている微細加工装置等の最先端の製造装置をＳｉＣ
のウェハにおいて利用するには、そのＳｉＣのウェハの
直径が最低でも４インチ以上、好ましくは直径が６イン
チ以上である必要がある。しかし、現在の技術レベルを
考慮すると、極めて革新的な発明がなされない限り、前
記のように直径４インチ以上のＳｉＣのウェハを作製す
ることが可能な技術レベルに達することは、遠い将来の
ことと予想される。

【０００９】本発明は、前記課題に基づいて成されたも
のであり、ＳｉのウェハにＳｉＣのウェハを設けて半導
体基板を形成することにより、現在Ｓｉ半導体素子で用
いられている製造装置により前記ＳｉＣのウェハの加工
を可能にして、高耐圧化および大電流化を図った半導体
素子の製造方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、前記課題の解
決を図るために、第１発明は、Ｓｉ等のウェハから成る
半導体基板を加工して得られる半導体素子の製造方法に
おいて、前記半導体基板は、直径が４インチ以上で円板
状の第１ウェハ(例えば、Ｓｉのウェハ)の一端面に対
し、円板状で比較的直径が小さく(例えば、直径が２イ
ンチ)ＳｉＣ単結晶から成る第２ウェハを設けて成るこ
とを特徴とする。

【００１１】第２発明は、前記第１発明において、前記
半導体基板は、前記第１ウェハの一端面と、前記第２ウ
ェハの一端面とを貼り合わせ接着して成ることを特徴と
する。

【００１２】第３発明は、前記第１または第２発明にお
いて、前記第１ウェハとして、Ｓｉ単結晶から成るウェ
ハを用いたことを特徴とする。

【００１３】第４発明は、前記第１〜３発明において、
前記第２ウェハは、ＣＶＤ法または焼結法により作製し
たことを特徴とする。

【００１４】第５発明は、前記第１〜４発明において、
前記第１ウェハと第２ウェハとは、ろう材として半田を
用いて接着したことを特徴とする。

【００１５】第６発明は、前記第１〜４発明において、
前記第１ウェハと第２ウェハとの各接着面に対して、熱
酸化方またはＣＶＤ法により酸化膜を形成した後、前記
第１ウェハと第２ウェハとを貼り合わせ熱処理して接着
したことを特徴とする。

【００１６】第７発明は、前記第１〜６発明において、
前記第１ウェハと第２ウェハとの各結晶方位の基準とな
るオリエンテーションフラット方向を、それぞれ同一方
向にしたことを特徴とする。

【００１７】第８発明は、前記第１〜７発明において、
あらかじめ前記第１ウェハの一端面に対して、形状が前
記第２ウェハと同様で、前記第２ウェハを嵌め込むこと
が可能な穴を１個以上形成した後、前記第２ウェハを前
記の各穴に嵌め込んで設けることにより、前記半導体基
板を形成したことを特徴とする。

【００１８】第９発明は、前記第８発明において、前記
穴は、あらかじめ前記第２ウェハの厚さよりも深く形成
し、その深く形成された穴に対して前記第２ウェハを嵌
め込んだことを特徴とする。

【００１９】第１０発明は、前記第９発明において、前
記穴に第２ウェハを嵌め込んだ後、第２ウェハが嵌め込
まれた側における第１ウェハの一端面を面研磨すること
により、前記半導体基板における第２ウェハが嵌め込ま
れている部分の厚さと、前記半導体基板における第２ウ
ェハが嵌め込まれていない部分の厚さとを同一にしたこ
とを特徴とする。

【００２０】第１１発明は、前記第１〜１０発明におい
て、前記第１ウェハとしてＳｉ単結晶ウェハを用い、そ
の第１ウェハに対して前記第２ウェハを設けて前記半導
体基板を形成した後、その半導体基板における第２ウェ
ハが設けられた部分を加工して半導体素子を形成すると
共に、前記半導体基板における第２ウェハが設けられて
いない部分を加工して半導体素子を形成したことを特徴
とする。

【００２１】第１２発明は、前記第１〜１１発明におい
て、前記第１ウェハに対して、前記第２ウェハを複数個
設けたことを特徴とする。

【００２２】第１３発明は、前記第１２発明において、
あらかじめ前記第２ウェハを加工して矩形状(四角形
状，長方形状，四辺形状等)のチップを形成し、そのチ
ップを前記第１ウェハに対して複数個設けたことを特徴
とする。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。本実施の第１〜第４形態では、既存のＳｉＣから
成る比較的直径が小さい単結晶ウェハにおいて、現在Ｓ
ｉ半導体素子で使用されている微細加工装置等の製造装
置により加工して、高耐圧化および大電流化を図った半
導体素子の製造方法を検討したものである。すなわち、
既存の直径の大きいＳｉ等のウェハ(以下、第１ウェハ
と称する)に対して、直径の小さいＳｉＣの単結晶ウェ
ハ(以下、第２ウェハと称する；図１〜５中の斜線部)を
張り合わせて半導体基板を形成することにより、前記第
２ウェハを前記半導体基板の一部として処理することが
できるように検討したものである。

【００２４】（本実施の第１形態）図１Ａ(平面図)，Ｂ
(断面図)は、本実施の第１形態における第２ウェハが設
けられた半導体基板の概略構成図を示すものである。図
１Ａ，Ｂにおいて、符号１１は円板状で比較的直径が大
きい(直径が４インチ)第１ウェハを示すものであり、符
号１１ａは前記第１ウェハ１１の外周部の一部に形成さ
れるオリエンテーションフラットを示すものである。前
記第１ウェハ１１の一端面の中央部には、ＳｉＣから成
る比較的直径の小さい(直径が２インチ)円板状の第２ウ
ェハ１２が接着により設けられ、半導体基板１０が形成
される。なお、符号１２ａは、前記第２ウェハ１２の外
周部の一部に形成されるオリエンテーションフラットを
示すものである。

【００２５】前記のように第１ウェハ１１に第２ウェハ
１２を設けたことにより、直径が４インチの半導体基板
１０の一部として前記第２ウェハ１２を種々の加工装置
により加工することが可能となる。前記第１ウェハ１１
の材料には、安価な汎用品であるＳｉのウェハを用いる
ことが好ましい。また、前記第１ウェハ１１と第２ウェ
ハ１２との熱膨張率等を精密に制御する場合には、ＣＶ
Ｄ法(化学蒸着法)等により作製したＳｉＣのウェハ(直
径の大きいウェハではあるが、結晶性が悪く半導体基板
として使用することはできない)を用いても良い。

【００２６】前記第１ウェハ１１と第２ウェハ１２と
は、半田を用いて接着することが可能である。しかし、
半導体素子における製造装置のうち、ＣＶＤ装置のよう
に半田の融点を越える処理温度を必要とする製造装置が
あるため、前記半田を用いた接着方法では問題が生じ
る。そこで、ＳｉによってＳＯＩ基板を作製するために
一般的に利用されているＳＤＢ(シリコン・ダイレクト
・ボンディング)の方法を応用した接着方法が考えられ
る。

【００２７】前記のＳＤＢの方法を応用した接着方法に
より前記第１ウェハ１１と第２ウェハ１２とを接着する
には、まず第１ウェハ１１と第２ウェハ１２との各接着
面を処理(鏡面処理)して鏡面状にし、熱酸化法またはＣ
ＶＤ法によって前記の各接着面に対して酸化Ｓｉ膜をそ
れぞれ形成した後、前記の第１ウェハ１１と第２ウェハ
１２との各酸化Ｓｉ膜を互いに貼り合わせ熱処理するこ
とにより接着することができる。

【００２８】前記のように第１ウェハ１１と第２ウェハ
１２とを接着することにより、１３００°Ｃに至るまで
前記第１ウェハ１１と第２ウェハ１２とが剥離すること
は無いため、一般的に知られている半導体素子の製造装
置を用いることが可能となる。なお、前記半導体基板１
０は、その半導体基板１０における第１ウェハ１１と第
２ウェハ１２との各結晶方位の基準となるオリエンテー
ションフラット方向がそれぞれ同一方向になるように形
成されるものとする。

【００２９】(本実施の第２形態)図２Ａ(平面図)，Ｂ
(断面図)は、本実施の第２形態における第２ウェハが設
けられた半導体基板の概略構成図を示すものである。な
お、図１に示すものと同様なものには同一符号を付し
て、その詳細な説明を省略する。図２において、符号２
１は形状が第２ウェハ１２と同様で、その第２ウェハ１
２を嵌め込むことが可能な穴(窪み)を示すものであり、
第１ウェハ１１の一端面中央部に形成される。前記穴２
１は、トレンチエッチング等により前記第１ウェハ１１
の一端面中央部をエッチングして形成することができ
る。前記第１ウェハ１１の穴２１に前記第２ウェハ１２
を嵌め込んで接着することにより、半導体基板２０が形
成される。

【００３０】本実施の第１形態に示した半導体基板１０
の場合、第１ウェハ１１に対して第２ウェハ１２を接着
する際に生じる位置ずれを防止するための治具等を用
い、第１ウェハ１１に対する第２ウェハ１２の接着位置
の位置出しを行う必要がある。一方、本実施の第２形態
の半導体基板２０の場合、前記第２ウェハ１２は第１ウ
ェハ１１の穴２１により位置決めされるため、前記のよ
うに位置ずれを防止するための治具等を用いる必要がな
い。

【００３１】また、図２に示すように、半導体基板２０
における外周部(第１ウェハ１１の外周部)の厚さと中央
部(第２ウェハ１２が嵌め込まれている部分)の厚さとを
揃える(同一にする)ことができるため、フォトリソグラ
フィー工程において前記半導体基板２０の高精度加工が
可能になる。さらに、前記フォトリソグラフィー工程に
おける第１ウェハ１１と第２ウェハ１２との焦点が同じ
になる。そのため、第１ウェハ１１としてＳｉ単結晶か
ら成るウェハ(以下、Ｓｉ単結晶ウェハと称する)を用い
ることにより、第２ウェハに対して半導体素子を形成す
ると同時に、前記Ｓｉ単結晶ウェハに対して半導体素子
を形成することができ、第１ウェハ１１の有効利用を図
ることが可能となる。

【００３２】図３Ａ(接着工程)，Ｂ(研磨工程)は、前記
半導体基板２０における外周部の厚さと中央部の厚さと
を揃える際の具体的な実施例の説明図である。なお、図
２に示すものと同様なものには同一符号を付して、その
詳細な説明を省略する。図３Ａは接着工程を示すもので
あり、予め前記第１ウェハ１１の一端面中央部をエッチ
ングして、直径が前記穴２１と同様で穴２１よりも深い
穴３１を形成する。

【００３３】そして、前記穴３１に対し前記第２ウェハ
１２を嵌め込んで接着することにより、前記半導体基板
２０における外周部と比較して、前記半導体基板２０の
中央部を若干薄く形成する。その後、図３Ｂに示す研磨
工程にて、前記半導体基板２０の一端面の外周部(第１
ウェハ１１の一端面で、第２ウェハ１２が嵌め込まれて
いない部分)を研磨(面研磨)することにより、半導体基
板２０における外周部の厚さと中央部の厚さとを同一に
する。

【００３４】例えば、前記半導体基板２０における外周
部の厚さを前記半導体基板２０の中央部の厚さよりも薄
く形成した場合、第２ウェハ１２が硬いため(ＳｉＣが
極めて硬いため)、前記研磨工程における研磨効率が低
くなってしまう。一方、本実施例のように、第１ウェハ
１１としてＳｉＣよりも軟らかいＳｉ等の材料を用いる
ことにより、前記第１ウェハ１１における外周部の厚さ
と中央部の厚さとが同一になる際に前記研磨速度が急速
に遅くなるため、前記研磨工程の終了時点を容易に検出
することが可能になり、研磨効率が高くなる。

【００３５】(本実施の第３形態)図４は、本実施の第３
形態における第２ウェハが設けられた半導体基板の概略
構成図を示すものである。なお、図２に示すものと同様
なものには同一符号を付して、その詳細な説明を省略す
る。図４において、符号４１は円板状で比較的直径が大
きい(直径が８インチ)第１ウェハを示すものであり、符
号４１ａは前記第１ウェハ４１の外周部の一部に形成さ
れるオリエンテーションフラットを示すものである。

【００３６】符号４２は、形状が第２ウェハ１２と同様
で、その第２ウェハ１２を嵌め込むことが可能な穴(窪
み)４２を示すものであり、第１ウェハ４１の一端面に
対して複数個(図４中では４個)それぞれ等間隔に形成さ
れる。前記第１ウェハ４１の各穴４２に前記第２ウェハ
１２をそれぞれ嵌め込んで接着することにより、半導体
基板４０が形成される。図４に示すように半導体基板４
０を形成することにより、複数個の第２ウェハ１２を処
理することが可能となる。

【００３７】(本実施の第４形態)図５は、本実施の第４
形態における第２ウェハが設けられた半導体基板の概略
構成図を示すものである。なお、図４に示すものと同様
なものには同一符号を付して、その詳細な説明を省略す
る。図５において、符号５１は、形状が後述するチップ
５２と同様で、そのチップ５２を嵌め込むことが可能な
矩形状(四角形状，長方形状，四辺形状等)の穴(窪み)を
示すものであり、第１ウェハ４１の一端面に対して複数
個(図５中では１７個)それぞれ等間隔に形成される。符
号５２は、円板状のＳｉＣのウェハを加工して得られた
矩形状(四角形状，長方形状，四辺形状等)のチップを示
すものであり、そのチップ５２を前記第１ウェハ４１の
各穴５１に対してそれぞれ嵌め込んで接着することによ
り、半導体基板５０が形成される。

【００３８】図５に示すように半導体基板５０を形成す
ることにより、前記チップ５２の形状が矩形状であるた
め、図４に示したような半導体基板４０における互いに
隣接した第２ウェハ１２間の面積と比較して、前記半導
体基板５０における互いに隣接するチップ５２間の面積
を小さくすることができる。そのため、第１ウェハ５１
に対して、より多くのチップ５２を設けることができ、
第１ウェハ５１に対するチップ５２の利用率を高くする
ことが可能となる。

【００３９】なお、前記の各チップ５２は、円板状のＳ
ｉＣウェハの外周部を切り落として形成されるため、そ
の切り落とした分だけ前記ＳｉＣウェハの利用率が低下
してしまう。しかし、一般的に知られている円板状のＳ
ｉＣのウェハにおける外周部(ウェハ全体の約半分の面
積)には、マイクロパイプと称されている致命的な結晶
欠陥が多く存在するため、前記の切り落とした分は元来
不要な部分である。

【００４０】

【発明の効果】以上示したように本発明によれば、Ｓｉ
Ｃウェハの加工において、比較的直径の大きいウェハを
用いて成るＳｉ半導体素子の製造装置(微細加工装置)を
利用することができるため、Ｓｉ半導体素子と比較して
物性限界の高い高性能(高耐圧化および大電流化)なＳｉ
Ｃ半導体素子を作製することが可能となる。

【図面の簡単な説明】

【図１】本実施の第１形態における半導体基板の概略構
成図。

【図２】本実施の第２形態における半導体基板の概略構
成図。

【図３】本実施の第２形態における接着工程および研磨
工程の説明図(実施例)。

【図４】本実施の第３形態における半導体基板の概略構
成図。

【図５】本実施の第４形態における半導体基板の概略構
成図。

【符号の説明】

１０，２０，４０，５０…半導体基板１１，４１…第１ウェハ１１ａ，１２ａ，４１ａ…オリエンテーションフラット１２…第２ウェハ２１，３１，４２，５１…穴５２…チップ

Claims

【特許請求の範囲】

【請求項１】Ｓｉ等のウェハから成る半導体基板を加
工して得られる半導体素子の製造方法において、前記半導体基板は、直径が４インチ以上で円板状の第１
ウェハの一端面に対し、円板状で比較的直径が小さくＳ
ｉＣ単結晶から成る第２ウェハを設けて成ることを特徴
とする半導体素子の製造方法。
【請求項２】前記半導体基板は、前記第１ウェハの一
端面と、前記第２ウェハの一端面とを貼り合わせ接着し
て成ることを特徴とする請求項１記載の半導体素子の製
造方法。
【請求項３】前記第１ウェハとして、Ｓｉ単結晶から
成るウェハを用いたことを特徴とする請求項１または２
記載の半導体素子の製造方法。
【請求項４】前記第２ウェハは、ＣＶＤ法または焼結
法により作製したことを特徴とする請求項１〜３記載の
半導体素子の製造方法。
【請求項５】前記第１ウェハと第２ウェハとは、ろう
材として半田を用いて接着したことを特徴とする請求項
１〜４記載の半導体素子の製造方法。
【請求項６】前記第１ウェハと第２ウェハとの各接着
面に対して、熱酸化方またはＣＶＤ法により酸化膜を形
成した後、前記第１ウェハと第２ウェハとを貼り合わせ
熱処理して接着したことを特徴とする請求項１〜４記載
の半導体素子の製造方法。
【請求項７】前記第１ウェハと第２ウェハとの各結晶
方位の基準となるオリエンテーションフラット方向を、
それぞれ同一方向にしたことを特徴とする請求項１〜６
記載の半導体素子の製造方法。
【請求項８】あらかじめ前記第１ウェハの一端面に対
して、形状が前記第２ウェハと同様で、前記第２ウェハ
を嵌め込むことが可能な穴を１個以上形成した後、前記
第２ウェハを前記の各穴に嵌め込んで設けることによ
り、前記半導体基板を形成したことを特徴とする請求項
１〜７記載の半導体素子の製造方法。
【請求項９】前記穴は、あらかじめ前記第２ウェハの
厚さよりも深く形成し、その深く形成された穴に対して
前記第２ウェハを嵌め込んだことを特徴とする請求項８
記載の半導体素子の製造方法。
【請求項１０】前記穴に第２ウェハを嵌め込んだ後、
第２ウェハが嵌め込まれた側における第１ウェハの一端
面を面研磨することにより、前記半導体基板における第
２ウェハが嵌め込まれている部分の厚さと、前記半導体
基板における第２ウェハが嵌め込まれていない部分の厚
さとを同一にしたことを特徴とする請求項９記載の半導
体素子の製造方法。
【請求項１１】前記第１ウェハとしてＳｉ単結晶ウェ
ハを用い、その第１ウェハに対して前記第２ウェハを設
けて前記半導体基板を形成した後、その半導体基板にお
ける第２ウェハが設けられた部分を加工して半導体素子
を形成すると共に、前記半導体基板における第２ウェハ
が設けられていない部分を加工して半導体素子を形成し
たことを特徴とする請求項１〜１０記載の半導体素子の
製造方法。
【請求項１２】前記第１ウェハに対して、前記第２ウ
ェハを複数個設けたことを特徴とする請求項１〜１１記
載の半導体素子の製造方法。
【請求項１３】あらかじめ前記第２ウェハを加工して
矩形状のチップを形成し、そのチップを前記第１ウェハ
に対して複数個設けたことを特徴とする請求項１２記載
の半導体素子の製造方法。