JPH03280538A - 半導体素子形成用基板の製造方法 - Google Patents
半導体素子形成用基板の製造方法Info
- Publication number
- JPH03280538A JPH03280538A JP2081696A JP8169690A JPH03280538A JP H03280538 A JPH03280538 A JP H03280538A JP 2081696 A JP2081696 A JP 2081696A JP 8169690 A JP8169690 A JP 8169690A JP H03280538 A JPH03280538 A JP H03280538A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- bond wafer
- bond
- bonding
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1914—Preparing SOI wafers using bonding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
- Y10T156/10—Methods of surface bonding and/or assembly therefor
- Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
- Y10T156/1062—Prior to assembly
- Y10T156/1064—Partial cutting [e.g., grooving or incising]
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ウェーハ同士を接合して構成される半導体素
子形成用基板の製造技術に関するもので、さらに詳しく
は、前記半導体素子形成用基板に用いられるウェーハの
面取り技術に関するものである。
子形成用基板の製造技術に関するもので、さらに詳しく
は、前記半導体素子形成用基板に用いられるウェーハの
面取り技術に関するものである。
［従来の技術］
半導体素子を高密度に形成した集積回路の素子分離を容
易にしたり、あるいは特にＣＭＯ３半導体素子回路のラ
ッチアップ現象を解消するために、半導体素子形成用基
板としてＳｏｌ構造が従来から提供されてきた。
易にしたり、あるいは特にＣＭＯ３半導体素子回路のラ
ッチアップ現象を解消するために、半導体素子形成用基
板としてＳｏｌ構造が従来から提供されてきた。
かかるＳｏｌ構造を提供するために、Ｓｉ八への上に酸
化Ｍ（絶縁層）を形成し、更に多結晶層を析出し、レー
ザー等による単結晶薄膜化を行なったり、あるいはサフ
ァイヤ基板の上にＳｉの多結晶薄層を気相から熱分解反
応により形成する方法がとられてきた。
化Ｍ（絶縁層）を形成し、更に多結晶層を析出し、レー
ザー等による単結晶薄膜化を行なったり、あるいはサフ
ァイヤ基板の上にＳｉの多結晶薄層を気相から熱分解反
応により形成する方法がとられてきた。
しかしながら、これらの方法によって形成された絶縁層
の上のＳｉ単結晶薄層の結晶性は満足すべきものでなか
った。そこで、さらに技術的な改良が行なわれ、Ｓｉウ
ェーハを絶縁層を介して接合し、半導体素子を形成する
活性領域のＳｉウェーハを研磨またはエツチングによっ
て所望の薄層にする方法が成功をおさめつつある。
の上のＳｉ単結晶薄層の結晶性は満足すべきものでなか
った。そこで、さらに技術的な改良が行なわれ、Ｓｉウ
ェーハを絶縁層を介して接合し、半導体素子を形成する
活性領域のＳｉウェーハを研磨またはエツチングによっ
て所望の薄層にする方法が成功をおさめつつある。
また、バイポーラ半導体素子回路用に高低２層の抵抗率
からなる所謂エピタキシャルウェーハが半導体素子形成
用基板として従来から使用されてきた。
からなる所謂エピタキシャルウェーハが半導体素子形成
用基板として従来から使用されてきた。
かかるエピタキシャルウェーハの製造にあっては、シリ
コン半導体材料の場合、気相エピタキシャル法が一般に
用いられ、例えばトリクロロシラン又はテトラクロロシ
ランの熱分解または水素還元法によって低抵抗のシリコ
ン単結晶鏡面ウェーハ上に高抵抗の同じ又は逆電導型の
単結晶薄膜を数ミクロン成長させることによって基板が
製造される。かかる気相エピタキシャル法は単結晶にを
形成するための低抵抗下地からの不純物の熱拡散又は気
相を介してのオートドーピングによってその成長界面の
不純物レベルが場合によっては５ミクロンに亘って比較
的高くなり、階段状の抵抗率変化が不可能となる欠点が
あるため、近年では、例えば特公昭６２−２７０４０号
公報に開示されるように、高低２種の半導体鏡面ウェー
ハを直接密着させた状態で加熱して接合し階段状の抵抗
率変化をもつ構造のバイポーラ半導体素子形成用基板を
得る方法が考えらでいる。
コン半導体材料の場合、気相エピタキシャル法が一般に
用いられ、例えばトリクロロシラン又はテトラクロロシ
ランの熱分解または水素還元法によって低抵抗のシリコ
ン単結晶鏡面ウェーハ上に高抵抗の同じ又は逆電導型の
単結晶薄膜を数ミクロン成長させることによって基板が
製造される。かかる気相エピタキシャル法は単結晶にを
形成するための低抵抗下地からの不純物の熱拡散又は気
相を介してのオートドーピングによってその成長界面の
不純物レベルが場合によっては５ミクロンに亘って比較
的高くなり、階段状の抵抗率変化が不可能となる欠点が
あるため、近年では、例えば特公昭６２−２７０４０号
公報に開示されるように、高低２種の半導体鏡面ウェー
ハを直接密着させた状態で加熱して接合し階段状の抵抗
率変化をもつ構造のバイポーラ半導体素子形成用基板を
得る方法が考えらでいる。
本発明との関連において、従来技術の問題点を明らかに
するためにＳＯＩ構造のウェーハ接合法について、その
詳細に触れる。
するためにＳＯＩ構造のウェーハ接合法について、その
詳細に触れる。
かかる接合法には、加圧のために単なる加重を用いるも
のと静電圧力を用いるものとがあるが、前者の例として
は、例えば特開昭４８−４０３７２号公報に述べられて
いる。本公知文献には、Ｓｌウェーハを酸化膜を介して
重ね、約１１００℃以上の温度で且つ約１００ｋｇ／ｃ
ｎ１以上の圧力で接合する方法が紹介されている。また
、後者の例としては、昭和６３年３月１日に日経マグロ
ウヒル社によって発行された［日経マイクロデバイス」
第９２頁〜第９８頁に述べられている。以下、この半導
体素子形成用基板について説明する。
のと静電圧力を用いるものとがあるが、前者の例として
は、例えば特開昭４８−４０３７２号公報に述べられて
いる。本公知文献には、Ｓｌウェーハを酸化膜を介して
重ね、約１１００℃以上の温度で且つ約１００ｋｇ／ｃ
ｎ１以上の圧力で接合する方法が紹介されている。また
、後者の例としては、昭和６３年３月１日に日経マグロ
ウヒル社によって発行された［日経マイクロデバイス」
第９２頁〜第９８頁に述べられている。以下、この半導
体素子形成用基板について説明する。
第３図（Ｃ）には、Ｓｏｌ構造を持つ半導体素子形成用
基板の一例が示されている。
基板の一例が示されている。
この基板はウェーハｌａとウェーハｌｂとを酸化膜１ｃ
を介して接合した後、ウェーハｌｂの露出面を研磨また
は／およびエツチング等により薄膜化することによって
製造される。具体的にその製造工程を説明すれば次の通
りである。
を介して接合した後、ウェーハｌｂの露出面を研磨また
は／およびエツチング等により薄膜化することによって
製造される。具体的にその製造工程を説明すれば次の通
りである。
先ず、ウェーハｌａとウェーハｌｂとを接合すにあたっ
て、第３図（Ａ）に示すようにボンドウェーハｌｂの全
面に熱酸化によって厚さ約０．８μｍの酸化膜１ｃを形
成しておく（この場合ウェーハｌａの接合面も熱酸化し
、ウェーハｌａ、１ｂの接合状態で、酸化膜の厚さが全
体で約０．８μとなるようにしてもよい）。そして、ウ
ェーハｌａとウェーハ１ｂとを重ね合せ（第３図（Ｂ）
）、その状態で炉に仕込み、Ｎ、雰囲気中で、この重ね
合せウェーハに約５００℃の温度で、約３００ｖのパル
ス状の電圧を加える。これによって、ウェーハｌａとウ
ェーハｌｂが接合されることになる。このウェーハ接合
体は、ウェーハ同士の結合性が強いので、従来のプロセ
スにそのまま流すことが可能である。
て、第３図（Ａ）に示すようにボンドウェーハｌｂの全
面に熱酸化によって厚さ約０．８μｍの酸化膜１ｃを形
成しておく（この場合ウェーハｌａの接合面も熱酸化し
、ウェーハｌａ、１ｂの接合状態で、酸化膜の厚さが全
体で約０．８μとなるようにしてもよい）。そして、ウ
ェーハｌａとウェーハ１ｂとを重ね合せ（第３図（Ｂ）
）、その状態で炉に仕込み、Ｎ、雰囲気中で、この重ね
合せウェーハに約５００℃の温度で、約３００ｖのパル
ス状の電圧を加える。これによって、ウェーハｌａとウ
ェーハｌｂが接合されることになる。このウェーハ接合
体は、ウェーハ同士の結合性が強いので、従来のプロセ
スにそのまま流すことが可能である。
このようにして得られたウェーハ接合体のウェーハｌｂ
をその外側から研磨または／およびエツチング等により
ＮｇＮ化することによって、第３図（Ｃ）に示すＳｏｌ
構造の半導体素子形成用基板が製造される。
をその外側から研磨または／およびエツチング等により
ＮｇＮ化することによって、第３図（Ｃ）に示すＳｏｌ
構造の半導体素子形成用基板が製造される。
ところで、従来、このような接合法を用いて製造される
半導体素子成形用基板においては、ベースウェーハｌａ
、ボンドウェーハｌｂの径はほぼ等しく、しかも、その
各ウェーハの上下面の周縁部に形成される面取り部はそ
れぞれほぼ対称面取り形状となっていた。
半導体素子成形用基板においては、ベースウェーハｌａ
、ボンドウェーハｌｂの径はほぼ等しく、しかも、その
各ウェーハの上下面の周縁部に形成される面取り部はそ
れぞれほぼ対称面取り形状となっていた。
つまり、第４図に示すように、ベースウエーハｌａの上
面側の面取り部１１ａの面取り幅をＷｌ、面取り深さを
ｄ、とじ、下面側の面取り部１１ｂの面取り幅をＷｌ、
面取りの深さをｄ、とすれば、ｗ、＝ｗ、、 ｄ、＝ｄ
、で、上面側の面取り部１１ａの傾斜面と上面のなす角
度０．＝ａｒｃ ｔａｎ（ｄ、／Ｗ、）と、下面側の
面取り部１１ｂの傾斜面と上面とのなす角度θ、＝ａｒ
ｃ ｔａｎ （ｄ。
面側の面取り部１１ａの面取り幅をＷｌ、面取り深さを
ｄ、とじ、下面側の面取り部１１ｂの面取り幅をＷｌ、
面取りの深さをｄ、とすれば、ｗ、＝ｗ、、 ｄ、＝ｄ
、で、上面側の面取り部１１ａの傾斜面と上面のなす角
度０．＝ａｒｃ ｔａｎ（ｄ、／Ｗ、）と、下面側の
面取り部１１ｂの傾斜面と上面とのなす角度θ、＝ａｒ
ｃ ｔａｎ （ｄ。
／Ｗ、）とは互いに等しくなるように構成されていた。
また一方、ボンドウェーハｔｂの上面側の面取り部１２
ａの面取り幅をＷ３、−面取り深さをｄ、とじ、下面側
の面取り部１２ｂの面取り幅をＷ４、面取りの深さをｄ
、とすれば、ｗ 、 ＝＝ ｗ 、 、 ｄ 、 ＝
ｄ４で、上面側の面取り部１２ａの傾斜面と上面のなす
角度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄａ／ｗｓ）
と、下面側の面取り部１２ｂの傾斜面と上面とのなす角
度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄ４／ｗ、）と
は互いに等しくなるように構成されていた。
ａの面取り幅をＷ３、−面取り深さをｄ、とじ、下面側
の面取り部１２ｂの面取り幅をＷ４、面取りの深さをｄ
、とすれば、ｗ 、 ＝＝ ｗ 、 、 ｄ 、 ＝
ｄ４で、上面側の面取り部１２ａの傾斜面と上面のなす
角度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄａ／ｗｓ）
と、下面側の面取り部１２ｂの傾斜面と上面とのなす角
度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄ４／ｗ、）と
は互いに等しくなるように構成されていた。
［発明が解決しようとする課題］
ところが、上記技術にあっては、次のような問題があっ
た。
た。
即ち、上記半導体素子形成用基板によれば、ベースウェ
ーハｌｂについては、その後のレジスト塗布やエピタキ
シャル層の形成の際にその周縁部にクラウンが発生しな
いように、上面側の面取り部１１ａの面取り幅Ｗ、は、
上述の如く、ある−室以上の幅に設定されると共に、上
面側の面取り角度θ、もある一定値以下の値に設定され
ている。
ーハｌｂについては、その後のレジスト塗布やエピタキ
シャル層の形成の際にその周縁部にクラウンが発生しな
いように、上面側の面取り部１１ａの面取り幅Ｗ、は、
上述の如く、ある−室以上の幅に設定されると共に、上
面側の面取り角度θ、もある一定値以下の値に設定され
ている。
かかる事情の下、従来は、接合直後薄層化開始時におい
てｗ、＝ｗ、＝ｗ、＝ｗ、、ｄ、＝ｄ、＝ｄ、＝ｄ４と
なっており、ウェーハｌａ、ｌｂの上下面においてそれ
ぞれ対称形状の面取りを行なっているので、ボンドウェ
ーハｌｂの上面を接合後研磨などによって薄層化したと
きに、ボンドウェーハｌｂの下面側の面取り部は、ベー
スウェーハ１ｂの上面で支持されないので、薄層化の程
度によっては、部分的に欠落し、ボンドウェーハｌｂの
外周縁は微小な凹凸を生じ、後の半導体素子回路製造工
程において、チップカケを生じ、粒子汚染その他の不具
合を生ずる。
てｗ、＝ｗ、＝ｗ、＝ｗ、、ｄ、＝ｄ、＝ｄ、＝ｄ４と
なっており、ウェーハｌａ、ｌｂの上下面においてそれ
ぞれ対称形状の面取りを行なっているので、ボンドウェ
ーハｌｂの上面を接合後研磨などによって薄層化したと
きに、ボンドウェーハｌｂの下面側の面取り部は、ベー
スウェーハ１ｂの上面で支持されないので、薄層化の程
度によっては、部分的に欠落し、ボンドウェーハｌｂの
外周縁は微小な凹凸を生じ、後の半導体素子回路製造工
程において、チップカケを生じ、粒子汚染その他の不具
合を生ずる。
本発明は、かかる点に鑑みてなされたもので、チップカ
ケを生じ、粒子汚染その他の不具合を生ない面取り技術
を提供することを目的としている。
ケを生じ、粒子汚染その他の不具合を生ない面取り技術
を提供することを目的としている。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
上記目的を達成するため、本発明では、ベースウェーハ
とボンドウェーハとを直接接合するか、或いは一方のみ
熱酸化した後接合して構成される半導体素子形成用基板
を製造するにあたり、ボンドウェーハの径をベースウェ
ーハの径よりも小さく、且つボンドウェーハの下面側（
接合面）の面取り幅を５０μｍ以下とし、更に、接合直
前状態においてベースウェーハの接合面とボンドウェー
ハの接合面とが同じ大きさになるようにしたものである
。
とボンドウェーハとを直接接合するか、或いは一方のみ
熱酸化した後接合して構成される半導体素子形成用基板
を製造するにあたり、ボンドウェーハの径をベースウェ
ーハの径よりも小さく、且つボンドウェーハの下面側（
接合面）の面取り幅を５０μｍ以下とし、更に、接合直
前状態においてベースウェーハの接合面とボンドウェー
ハの接合面とが同じ大きさになるようにしたものである
。
［作用］
上記発明によれば、ボンドウェーハが薄層化されたとき
に、ボンドウェーハの下面側即ち接合面側の面取り幅が
十分に小さいために、例えば鏡面研磨を用いて薄層化す
るにあたって、軟質の研磨布を用いれば、ボンドウェー
ハの周縁が特に研磨され、所謂ダレが生じて、ベースウ
ェーハ上面（接合面側）の面取りの延長として連続的な
曲面でボンドウェーハ主表面（１１面）につながるよう
になる。そして、ボンドウェーハ下側の面取り幅が大き
くなく、しかもボンドウェーハがベースウェーハに対し
直径が小さく選択されているので、従来技術のように、
ボンドウェーハの周縁が欠落したりすることはない０本
発明に基くボンドウェーハがＫｇ層化された後の接合ウ
ェーハは、その断面形状が特にその表面の研磨面におい
て一枚の鏡面ウェーハと同じになる。従って本発明によ
れば、直接接合の場合には、高抵抗率と低抵抗率の両ウ
ェーハを接合することによって、その接合面を境にして
、階段状の抵抗率変化が実現でき、且つその周縁には、
従来のエピタキシャルウェーハよりも勝っても劣ること
のない希望するなだらかな面取りが形成され又Ｓｏｌ構
造の場合にも外見的には直接接合の場合と同様となりホ
トリソ工程でホトレジストのクラウン現象は発生しない
。
に、ボンドウェーハの下面側即ち接合面側の面取り幅が
十分に小さいために、例えば鏡面研磨を用いて薄層化す
るにあたって、軟質の研磨布を用いれば、ボンドウェー
ハの周縁が特に研磨され、所謂ダレが生じて、ベースウ
ェーハ上面（接合面側）の面取りの延長として連続的な
曲面でボンドウェーハ主表面（１１面）につながるよう
になる。そして、ボンドウェーハ下側の面取り幅が大き
くなく、しかもボンドウェーハがベースウェーハに対し
直径が小さく選択されているので、従来技術のように、
ボンドウェーハの周縁が欠落したりすることはない０本
発明に基くボンドウェーハがＫｇ層化された後の接合ウ
ェーハは、その断面形状が特にその表面の研磨面におい
て一枚の鏡面ウェーハと同じになる。従って本発明によ
れば、直接接合の場合には、高抵抗率と低抵抗率の両ウ
ェーハを接合することによって、その接合面を境にして
、階段状の抵抗率変化が実現でき、且つその周縁には、
従来のエピタキシャルウェーハよりも勝っても劣ること
のない希望するなだらかな面取りが形成され又Ｓｏｌ構
造の場合にも外見的には直接接合の場合と同様となりホ
トリソ工程でホトレジストのクラウン現象は発生しない
。
［実施例］
以下、本発明に係るＳＯＩ構造の半導体素子形成用基板
の製造方法の実施例を図面に基づいて説明する。
の製造方法の実施例を図面に基づいて説明する。
第１図（Ａ）〜（Ｃ）にはＳｏｌ構造の当該基板の各製
造工程を示す縦断面図が示されている。
造工程を示す縦断面図が示されている。
この基板は、ベースウェーハ２１ａとそれよりも径の小
さいボンドウェーハ２１ｂとを酸化Ｍ２１ｃを介して接
合したウェーハ接合体において、ボンドウェーハ２１ｂ
を研磨または／およびエツチング等により薄膜化するこ
とによって製造される。
さいボンドウェーハ２１ｂとを酸化Ｍ２１ｃを介して接
合したウェーハ接合体において、ボンドウェーハ２１ｂ
を研磨または／およびエツチング等により薄膜化するこ
とによって製造される。
その除用いるベースウェーハ２１ａおよびボンドウェー
ハ２１ｂとしては、予め面取りをしておいたウェーハが
用いられる。
ハ２１ｂとしては、予め面取りをしておいたウェーハが
用いられる。
即ち、第２図に示すように、ベースウェーハ２】ａにお
いては、ベースウェーハ２１ａの上面側の面取り部３１
ａの面取り幅をＷ、、面取り深さをｄ、とじ、下面側の
面取り部３１ｂの面取り幅をｗ６、面取りの深さをｄ、
とすれば、ｗ、 ＝ ｗ、 。
いては、ベースウェーハ２１ａの上面側の面取り部３１
ａの面取り幅をＷ、、面取り深さをｄ、とじ、下面側の
面取り部３１ｂの面取り幅をｗ６、面取りの深さをｄ、
とすれば、ｗ、 ＝ ｗ、 。
ｄ、＝ｄ、で、上面側の面取り部３１ａの傾斜面と上面
のなす角度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄ、７
ｗ、）と、下面側の面取り部３１ｂの傾斜面と上面との
なす角度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄ、７ｗ
、）とが等しくなるように構成されている。なお、ベー
スウェーハ２１ａにおいては、その上面側の面取り幅Ｗ
、と、面取り角度θ、＝ａｒｃ ｔａｎ （ｄ、７ｗ
、）とは、ボンドウェーハ２１ｂの薄膜化（５μｍ以下
）のため実質的になくなると同様になるので、その後の
レジスト塗布又はもし必要ならエピタキシャル層形成の
際クラウンが発生しないような値に設定されている。一
方、その下面側の面取り幅Ｗ、と、面取り角度０．＝ａ
ｒｃ ｔａｎ （ｄ。
のなす角度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄ、７
ｗ、）と、下面側の面取り部３１ｂの傾斜面と上面との
なす角度θ、＝ａ ｒ ｃ ｔ ａ ｎ （ｄ、７ｗ
、）とが等しくなるように構成されている。なお、ベー
スウェーハ２１ａにおいては、その上面側の面取り幅Ｗ
、と、面取り角度θ、＝ａｒｃ ｔａｎ （ｄ、７ｗ
、）とは、ボンドウェーハ２１ｂの薄膜化（５μｍ以下
）のため実質的になくなると同様になるので、その後の
レジスト塗布又はもし必要ならエピタキシャル層形成の
際クラウンが発生しないような値に設定されている。一
方、その下面側の面取り幅Ｗ、と、面取り角度０．＝ａ
ｒｃ ｔａｎ （ｄ。
／Ｗ、）とは、その後のレジスト塗布およびエピタキシ
ャル層形成の際におけるクラウンの発生とは関係しない
ので、単に、その取扱い時における欠けが生じないよう
な幅、角度の範囲内の値に設定しておきさえすれば良い
。
ャル層形成の際におけるクラウンの発生とは関係しない
ので、単に、その取扱い時における欠けが生じないよう
な幅、角度の範囲内の値に設定しておきさえすれば良い
。
また一方、酸化［２Ｉ Ｃ形成後のボンドウェーハ２１
ｂの上面側の面取り部３２ａの面取り幅をＷｌ、面取り
深さをｄ、とし、下面側の面取り部３２ｂの面取り輻を
Ｗ、、面取りの深さをｄ、とすれば、Ｗ、は例えば５０
μｍ以下、Ｗ、は例えばＷ。
ｂの上面側の面取り部３２ａの面取り幅をＷｌ、面取り
深さをｄ、とし、下面側の面取り部３２ｂの面取り輻を
Ｗ、、面取りの深さをｄ、とすれば、Ｗ、は例えば５０
μｍ以下、Ｗ、は例えばＷ。
と同じとなっている。また、ｄ、は例えばｄ、にｄ、）
と同じにしてもよい。上面側の面取り部３２ａの傾斜面
と下面のなす角度０．＝ａｒｃ ｔａｎ （ｄ、７ｗ
、）は、研磨工程でチップカケが生じない程度であれば
よいが、本発明の目的からは。
と同じにしてもよい。上面側の面取り部３２ａの傾斜面
と下面のなす角度０．＝ａｒｃ ｔａｎ （ｄ、７ｗ
、）は、研磨工程でチップカケが生じない程度であれば
よいが、本発明の目的からは。
極端に小さい３０″でもよい。それは、研磨され５μｍ
以下にボンドウェーハが薄層化されたとき、周縁が欠落
せずに、研磨され、逆傾斜の面ダレにスムーズに断面形
状が変化するようにするためである。これに対しＯ，＝
ａｒｃ ｔａｎ （ｄ、７ｗ、）は、通常の面取りの
角度でよく、Ｏ６と等しくとってもよい。
以下にボンドウェーハが薄層化されたとき、周縁が欠落
せずに、研磨され、逆傾斜の面ダレにスムーズに断面形
状が変化するようにするためである。これに対しＯ，＝
ａｒｃ ｔａｎ （ｄ、７ｗ、）は、通常の面取りの
角度でよく、Ｏ６と等しくとってもよい。
また、ベースウェーハ２１ａおよびボンドウェーハ２１
ｂの直径り、、 Ｄ、は、（ＤＩ−ｗａ） ＝（Ｄ、−
ｗｅ）となるように設定されている。
ｂの直径り、、 Ｄ、は、（ＤＩ−ｗａ） ＝（Ｄ、−
ｗｅ）となるように設定されている。
ところで、上記に示した面取り幅Ｗは理論上のもので、
実際には、上述したように、ウェーハ２１ａ、２１ｂの
接合面の鏡研磨の際に周辺ダレが生じる。したがって、
実際上は、面取り幅Ｗは理論値よりも大きくなるが、Ｓ
Ｏｌ ４Ｗ造の場合酸化膜の厚さは１μｍであるので
無視できる。
実際には、上述したように、ウェーハ２１ａ、２１ｂの
接合面の鏡研磨の際に周辺ダレが生じる。したがって、
実際上は、面取り幅Ｗは理論値よりも大きくなるが、Ｓ
Ｏｌ ４Ｗ造の場合酸化膜の厚さは１μｍであるので
無視できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、本発明によれば、ベースウェーハとボンドウェー
ハとを直接又は酸化膜を介して接合して構成される半導
体素子形成用荒板を製造するにあたり、ボンドウェーハ
の径をベースウェーハの径よりも小さくし、且つボンド
ウェーハ下面（接合面）の面取り幅を十分小さく選択し
、又、接合直前状態においてベースウェーハの接合面と
ボンドウェーハの接合面とが同じ大きさになるように面
取りを行なうこととしたので、ベースウェーハとボンド
ウェーハとは、その外周縁においてなだらかな一体的面
取り部が形成され、望ましないチッブカケを生じたりす
ることがなく、しかも、ホトレジストの被膜又は必要な
場合エピタキシャル成長を行なってもクラウンが全く発
生しないなる。
ハとを直接又は酸化膜を介して接合して構成される半導
体素子形成用荒板を製造するにあたり、ボンドウェーハ
の径をベースウェーハの径よりも小さくし、且つボンド
ウェーハ下面（接合面）の面取り幅を十分小さく選択し
、又、接合直前状態においてベースウェーハの接合面と
ボンドウェーハの接合面とが同じ大きさになるように面
取りを行なうこととしたので、ベースウェーハとボンド
ウェーハとは、その外周縁においてなだらかな一体的面
取り部が形成され、望ましないチッブカケを生じたりす
ることがなく、しかも、ホトレジストの被膜又は必要な
場合エピタキシャル成長を行なってもクラウンが全く発
生しないなる。
第１図（Ａ）〜（Ｃ）は本発明に係るＳｏｌ構造の半導
体素子形成用基板の製造方法の実施例の各製造工程を示
す図、 第２図は面取り条件を示すウェーハの一部縦断面図、 第３図（Ａ）〜（Ｃ）は従来方法の各製造工程を示す図
、 第４図は第３図における半導体素子形成用基板の面取り
条件を示すウェーハの一部縦断面図である。 ２１ａ・・・・ベースウェーハ、２１ｂ・・・・ボンド
ウェーハ、２１ｃ・・・・酸化膜。 第 図 （Ａ） （Ｂ） （Ｃ） ２１ｂ 第 ３ 図 （Ａ） （Ｂ） （Ｃ） 、Ｉｂ 第４ 図
体素子形成用基板の製造方法の実施例の各製造工程を示
す図、 第２図は面取り条件を示すウェーハの一部縦断面図、 第３図（Ａ）〜（Ｃ）は従来方法の各製造工程を示す図
、 第４図は第３図における半導体素子形成用基板の面取り
条件を示すウェーハの一部縦断面図である。 ２１ａ・・・・ベースウェーハ、２１ｂ・・・・ボンド
ウェーハ、２１ｃ・・・・酸化膜。 第 図 （Ａ） （Ｂ） （Ｃ） ２１ｂ 第 ３ 図 （Ａ） （Ｂ） （Ｃ） 、Ｉｂ 第４ 図
Claims (2)
- （１）ベースウェーハとボンドウェーハとを直接接合し
て構成される半導体素子形成用基板を製造するにあたり
、ボンドウェーハの径をベースウェーハの径よりも小さ
くし、且つボンドウェーハの下面（接合面）の面取り幅
を５０μｍ以下とし、更にベースウェーハの上面側を、
接合直前状態においてベースウェーハの接合面とボンド
ウェーハの接合面とが同じ大きさになるように面取りし
たことを特徴とする半導体素子形成用基板の製造方法。 - （２）ベースウェーハとボンドウェーハの少なくとも一
方の接合面に酸化膜を形成して構成されるＳＯＩ構造の
半導体素子形成用基板を製造するにあたり、ボンドウェ
ーハの径をベースウェーハの径よりも小さくし、且つボ
ンドウェーハの下面（接合面）の面取り幅を５０μｍ以
下とし、接合直前状態においてベースウェーハの接合面
とボンドウェーハの接合面とが同じ大きさになるように
したことを特徴とする半導体素子形成用基板の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081696A JPH0636413B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体素子形成用基板の製造方法 |
| US07/672,979 US5152857A (en) | 1990-03-29 | 1991-03-21 | Method for preparing a substrate for semiconductor devices |
| EP91302716A EP0451993A2 (en) | 1990-03-29 | 1991-03-27 | Method for preparing a substrate for semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081696A JPH0636413B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体素子形成用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280538A true JPH03280538A (ja) | 1991-12-11 |
| JPH0636413B2 JPH0636413B2 (ja) | 1994-05-11 |
Family
ID=13753538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081696A Expired - Lifetime JPH0636413B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体素子形成用基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5152857A (ja) |
| EP (1) | EP0451993A2 (ja) |
| JP (1) | JPH0636413B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223452A (ja) * | 1999-01-27 | 2000-08-11 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハおよびその製造方法 |
| US6583029B2 (en) | 2000-03-29 | 2003-06-24 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and SOI wafer, and SOI wafer |
| JP2005533394A (ja) * | 2002-07-17 | 2005-11-04 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 支持基板へ転送される有用な材料層の面積を増加させる方法 |
| JP2007508704A (ja) * | 2003-10-14 | 2007-04-05 | トラシット テクノロジーズ | 基板の準備及び組み立て方法 |
| JP2013536575A (ja) * | 2010-07-30 | 2013-09-19 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 半導体およびソーラウエハ |
Families Citing this family (287)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719737B2 (ja) * | 1990-02-28 | 1995-03-06 | 信越半導体株式会社 | Ｓ０１基板の製造方法 |
| US5306370A (en) * | 1992-11-02 | 1994-04-26 | Xerox Corporation | Method of reducing chipping and contamination of reservoirs and channels in thermal ink printheads during dicing by vacuum impregnation with protective filler material |
| US5258323A (en) * | 1992-12-29 | 1993-11-02 | Honeywell Inc. | Single crystal silicon on quartz |
| JPH0799295A (ja) * | 1993-06-07 | 1995-04-11 | Canon Inc | 半導体基体の作成方法及び半導体基体 |
| US5441591A (en) * | 1993-06-07 | 1995-08-15 | The United States Of America As Represented By The Secretary Of The Navy | Silicon to sapphire bond |
| US5401670A (en) * | 1993-09-15 | 1995-03-28 | Yen; Yung-Chau | Technique to manufacture a SOI wafer and its applications in integrated circuits manufacturing |
| US5733175A (en) | 1994-04-25 | 1998-03-31 | Leach; Michael A. | Polishing a workpiece using equal velocity at all points overlapping a polisher |
| US5607341A (en) | 1994-08-08 | 1997-03-04 | Leach; Michael A. | Method and structure for polishing a wafer during manufacture of integrated circuits |
| US5597410A (en) * | 1994-09-15 | 1997-01-28 | Yen; Yung C. | Method to make a SOI wafer for IC manufacturing |
| US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
| US6113721A (en) * | 1995-01-03 | 2000-09-05 | Motorola, Inc. | Method of bonding a semiconductor wafer |
| US6484585B1 (en) | 1995-02-28 | 2002-11-26 | Rosemount Inc. | Pressure sensor for a pressure transmitter |
| US5494849A (en) * | 1995-03-23 | 1996-02-27 | Si Bond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator substrates |
| US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
| US8018058B2 (en) * | 2004-06-21 | 2011-09-13 | Besang Inc. | Semiconductor memory device |
| US8058142B2 (en) | 1996-11-04 | 2011-11-15 | Besang Inc. | Bonded semiconductor structure and method of making the same |
| US20050280155A1 (en) * | 2004-06-21 | 2005-12-22 | Sang-Yun Lee | Semiconductor bonding and layer transfer method |
| US6382292B1 (en) | 1997-03-27 | 2002-05-07 | Canon Kabushiki Kaisha | Method and apparatus for separating composite member using fluid |
| US6417108B1 (en) * | 1998-02-04 | 2002-07-09 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
| JP3497722B2 (ja) * | 1998-02-27 | 2004-02-16 | 富士通株式会社 | 半導体装置及びその製造方法及びその搬送トレイ |
| DE60029578T2 (de) | 1999-10-14 | 2007-07-26 | Shin-Etsu Handotai Co., Ltd. | Verbundscheiben-herstellungsmethode |
| US6508129B1 (en) | 2000-01-06 | 2003-01-21 | Rosemount Inc. | Pressure sensor capsule with improved isolation |
| US6505516B1 (en) | 2000-01-06 | 2003-01-14 | Rosemount Inc. | Capacitive pressure sensing with moving dielectric |
| US6520020B1 (en) | 2000-01-06 | 2003-02-18 | Rosemount Inc. | Method and apparatus for a direct bonded isolated pressure sensor |
| US6516671B2 (en) | 2000-01-06 | 2003-02-11 | Rosemount Inc. | Grain growth of electrical interconnection for microelectromechanical systems (MEMS) |
| US6561038B2 (en) | 2000-01-06 | 2003-05-13 | Rosemount Inc. | Sensor with fluid isolation barrier |
| EP1189266B1 (en) * | 2000-03-29 | 2017-04-05 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and soi wafer, and soi wafer |
| US6848316B2 (en) | 2002-05-08 | 2005-02-01 | Rosemount Inc. | Pressure sensor assembly |
| DE10220647C1 (de) * | 2002-05-08 | 2003-08-21 | Infineon Technologies Ag | Verfahren zur Formgebung eines Randbereiches eines Wafers |
| WO2003098695A1 (en) * | 2002-05-20 | 2003-11-27 | Sumitomo Mitsubishi Silicon Corporation | Laminated substrate, method of manufacturing the substrate, and wafer outer periphery pressing jigs used for the method |
| WO2004008527A1 (en) * | 2002-07-17 | 2004-01-22 | S.O.I.Tec Silicon On Insulator Technologies | A method of increasing the area of a useful layer of material transferred onto a support |
| FR2842649B1 (fr) * | 2002-07-17 | 2005-06-24 | Soitec Silicon On Insulator | Procede d'augmentation de l'aire d'une couche utile de materiau reportee sur un support |
| FR2842651B1 (fr) * | 2002-07-17 | 2005-07-08 | Procede de lissage du contour d'une couche utile de materiau reportee sur un substrat support | |
| FR2842646B1 (fr) * | 2002-07-17 | 2005-06-24 | Soitec Silicon On Insulator | Procede d'augmentation de l'aire d'une couche utile de materiau reportee sur un support |
| US7799675B2 (en) * | 2003-06-24 | 2010-09-21 | Sang-Yun Lee | Bonded semiconductor structure and method of fabricating the same |
| US20100133695A1 (en) * | 2003-01-12 | 2010-06-03 | Sang-Yun Lee | Electronic circuit with embedded memory |
| US7867822B2 (en) | 2003-06-24 | 2011-01-11 | Sang-Yun Lee | Semiconductor memory device |
| US20100190334A1 (en) * | 2003-06-24 | 2010-07-29 | Sang-Yun Lee | Three-dimensional semiconductor structure and method of manufacturing the same |
| US7863748B2 (en) * | 2003-06-24 | 2011-01-04 | Oh Choonsik | Semiconductor circuit and method of fabricating the same |
| US8071438B2 (en) * | 2003-06-24 | 2011-12-06 | Besang Inc. | Semiconductor circuit |
| US8471263B2 (en) * | 2003-06-24 | 2013-06-25 | Sang-Yun Lee | Information storage system which includes a bonded semiconductor structure |
| US7632738B2 (en) * | 2003-06-24 | 2009-12-15 | Sang-Yun Lee | Wafer bonding method |
| JP2005129676A (ja) * | 2003-10-23 | 2005-05-19 | Sumitomo Mitsubishi Silicon Corp | Ｓｏｉ基板用シリコン基板、ｓｏｉ基板、及びそのｓｏｉ基板の製造方法 |
| DE10355728B4 (de) * | 2003-11-28 | 2006-04-13 | X-Fab Semiconductor Foundries Ag | Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung |
| US20050161808A1 (en) * | 2004-01-22 | 2005-07-28 | Anderson Douglas G. | Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile |
| JP2006173354A (ja) * | 2004-12-15 | 2006-06-29 | Canon Inc | Ｓｏｉ基板の製造方法 |
| US8455978B2 (en) | 2010-05-27 | 2013-06-04 | Sang-Yun Lee | Semiconductor circuit structure and method of making the same |
| US20110143506A1 (en) * | 2009-12-10 | 2011-06-16 | Sang-Yun Lee | Method for fabricating a semiconductor memory device |
| US8367524B2 (en) * | 2005-03-29 | 2013-02-05 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| US7838387B2 (en) * | 2006-01-13 | 2010-11-23 | Sumco Corporation | Method for manufacturing SOI wafer |
| FR2899594A1 (fr) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
| DE102007011513B3 (de) * | 2007-03-09 | 2008-10-23 | Peter Wolters Gmbh | Verfahren zum Profilieren des Umfangsrands einer Halbleiterscheibe |
| JP2010040696A (ja) * | 2008-08-04 | 2010-02-18 | Hitachi Cable Ltd | エピタキシャル成長用基板 |
| FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
| FR2938702B1 (fr) * | 2008-11-19 | 2011-03-04 | Soitec Silicon On Insulator | Preparation de surface d'un substrat saphir pour la realisation d'heterostructures |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8384426B2 (en) | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8405420B2 (en) | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| FR2957189B1 (fr) | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
| US8723335B2 (en) | 2010-05-20 | 2014-05-13 | Sang-Yun Lee | Semiconductor circuit structure and method of forming the same using a capping layer |
| FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
| KR101134819B1 (ko) | 2010-07-02 | 2012-04-13 | 이상윤 | 반도체 메모리 장치의 제조 방법 |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US12362219B2 (en) | 2010-11-18 | 2025-07-15 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12094892B2 (en) | 2010-10-13 | 2024-09-17 | Monolithic 3D Inc. | 3D micro display device and structure |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US12080743B2 (en) | 2010-10-13 | 2024-09-03 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US12360310B2 (en) | 2010-10-13 | 2025-07-15 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US12068187B2 (en) | 2010-11-18 | 2024-08-20 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and DRAM memory cells |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US12033884B2 (en) | 2010-11-18 | 2024-07-09 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US12243765B2 (en) | 2010-11-18 | 2025-03-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US12100611B2 (en) | 2010-11-18 | 2024-09-24 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US12154817B1 (en) | 2010-11-18 | 2024-11-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US12272586B2 (en) | 2010-11-18 | 2025-04-08 | Monolithic 3D Inc. | 3D semiconductor memory device and structure with memory and metal layers |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US12144190B2 (en) | 2010-11-18 | 2024-11-12 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and memory cells preliminary class |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US12136562B2 (en) | 2010-11-18 | 2024-11-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US12125737B1 (en) | 2010-11-18 | 2024-10-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US12463076B2 (en) | 2010-12-16 | 2025-11-04 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| JP6130995B2 (ja) * | 2012-02-20 | 2017-05-17 | サンケン電気株式会社 | エピタキシャル基板及び半導体装置 |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US20140127857A1 (en) * | 2012-11-07 | 2014-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12051674B2 (en) | 2012-12-22 | 2024-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12249538B2 (en) | 2012-12-29 | 2025-03-11 | Monolithic 3D Inc. | 3D semiconductor device and structure including power distribution grids |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US12094965B2 (en) | 2013-03-11 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US12100646B2 (en) | 2013-03-12 | 2024-09-24 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US12094829B2 (en) | 2014-01-28 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| WO2017053329A1 (en) | 2015-09-21 | 2017-03-30 | Monolithic 3D Inc | 3d semiconductor device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12477752B2 (en) | 2015-09-21 | 2025-11-18 | Monolithic 3D Inc. | 3D semiconductor memory devices and structures |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| FR3036223B1 (fr) * | 2015-05-11 | 2018-05-25 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats |
| US10134577B2 (en) * | 2015-05-21 | 2018-11-20 | Globalfoundries Inc. | Edge trim processes and resultant structures |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US12178055B2 (en) | 2015-09-21 | 2024-12-24 | Monolithic 3D Inc. | 3D semiconductor memory devices and structures |
| US12100658B2 (en) | 2015-09-21 | 2024-09-24 | Monolithic 3D Inc. | Method to produce a 3D multilayer semiconductor device and structure |
| US12250830B2 (en) | 2015-09-21 | 2025-03-11 | Monolithic 3D Inc. | 3D semiconductor memory devices and structures |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12120880B1 (en) | 2015-10-24 | 2024-10-15 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12035531B2 (en) | 2015-10-24 | 2024-07-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12219769B2 (en) | 2015-10-24 | 2025-02-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US12225704B2 (en) | 2016-10-10 | 2025-02-11 | Monolithic 3D Inc. | 3D memory devices and structures with memory arrays and metal layers |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11482506B2 (en) * | 2020-03-31 | 2022-10-25 | Taiwan Semiconductor Manufacturing Company Limited | Edge-trimming methods for wafer bonding and dicing |
| CN115799273B (zh) * | 2022-12-21 | 2024-02-09 | 中环领先半导体科技股份有限公司 | 一种绝缘体上硅晶圆及制备方法、半导体装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840372A (ja) * | 1971-09-17 | 1973-06-13 | ||
| JPS5819424B2 (ja) * | 1975-10-07 | 1983-04-18 | 松下電器産業株式会社 | シリコンキバンノケンマホウホウ |
| JPS55106762A (en) * | 1979-02-06 | 1980-08-15 | Nippon Sheet Glass Co Ltd | Grinding method of glass side edge |
| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
| NL8303109A (nl) * | 1983-09-08 | 1985-04-01 | Philips Nv | Werkwijze voor het aan elkaar bevestigen van twee delen. |
| EP0161740B1 (en) * | 1984-05-09 | 1991-06-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor substrate |
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
| JPS6227040A (ja) * | 1985-07-26 | 1987-02-05 | Sapporo Breweries Ltd | 物質を澱粉に吸着あるいは包接させる方法 |
| US4854986A (en) * | 1987-05-13 | 1989-08-08 | Harris Corporation | Bonding technique to join two or more silicon wafers |
| JP2685819B2 (ja) * | 1988-03-31 | 1997-12-03 | 株式会社東芝 | 誘電体分離半導体基板とその製造方法 |
| US4939101A (en) * | 1988-09-06 | 1990-07-03 | General Electric Company | Method of making direct bonded wafers having a void free interface |
| US4883215A (en) * | 1988-12-19 | 1989-11-28 | Duke University | Method for bubble-free bonding of silicon wafers |
| JPH02273923A (ja) * | 1989-04-17 | 1990-11-08 | Toshiba Corp | 半導体基板の製造方法 |
| JPH02303759A (ja) * | 1989-05-16 | 1990-12-17 | Toshiba Ceramics Co Ltd | ウェハ周縁部の研磨方法 |
| JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
| JPH0636414B2 (ja) * | 1989-08-17 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
-
1990
- 1990-03-29 JP JP2081696A patent/JPH0636413B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-21 US US07/672,979 patent/US5152857A/en not_active Expired - Lifetime
- 1991-03-27 EP EP91302716A patent/EP0451993A2/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223452A (ja) * | 1999-01-27 | 2000-08-11 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハおよびその製造方法 |
| US6583029B2 (en) | 2000-03-29 | 2003-06-24 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and SOI wafer, and SOI wafer |
| JP2005533394A (ja) * | 2002-07-17 | 2005-11-04 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 支持基板へ転送される有用な材料層の面積を増加させる方法 |
| JP2007508704A (ja) * | 2003-10-14 | 2007-04-05 | トラシット テクノロジーズ | 基板の準備及び組み立て方法 |
| JP2013536575A (ja) * | 2010-07-30 | 2013-09-19 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 半導体およびソーラウエハ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0451993A2 (en) | 1991-10-16 |
| US5152857A (en) | 1992-10-06 |
| EP0451993A3 (ja) | 1994-03-09 |
| JPH0636413B2 (ja) | 1994-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03280538A (ja) | 半導体素子形成用基板の製造方法 | |
| JP2685819B2 (ja) | 誘電体分離半導体基板とその製造方法 | |
| JP2608351B2 (ja) | 半導体部材及び半導体部材の製造方法 | |
| JPH03132055A (ja) | 半導体基板の製造方法 | |
| JPH07263541A (ja) | 誘電体分離基板およびその製造方法 | |
| JP2961522B2 (ja) | 半導体電子素子用基板およびその製造方法 | |
| JPH0682753B2 (ja) | 半導体装置の製造方法 | |
| JP2000277405A (ja) | 半導体素子の製造方法 | |
| JPH08505009A (ja) | ダイヤモンド上シリコンの回路構造物及びその製造方法 | |
| JPH06275525A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JPH0729911A (ja) | 半導体基板とその製造方法 | |
| JPH03265153A (ja) | 誘電体分離基板およびこれを用いた半導体集積回路装置 | |
| JP2007095951A (ja) | 半導体基板およびその製造方法 | |
| JPH05304062A (ja) | 接合ウェーハ及びその製造方法 | |
| JP2866263B2 (ja) | 半導体基板の製造方法 | |
| JPH08236615A (ja) | 誘電体分離基板及びその製造方法 | |
| JP2754295B2 (ja) | 半導体基板 | |
| JP2866262B2 (ja) | 半導体基板の製造方法 | |
| JPH0324719A (ja) | 単結晶膜の形成方法及び結晶物品 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JP3488927B2 (ja) | 誘電体分離基板及びその製造方法 | |
| JP2619734B2 (ja) | 半導体基板およびその製造方法 | |
| JPH06163677A (ja) | 半導体装置の製造方法 | |
| JPH03292723A (ja) | シリコン単結晶薄膜の作製方法 | |
| JPS61144036A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term |