JP2000286261A - 絶縁膜の成膜方法および半導体装置の製造方法 - Google Patents
絶縁膜の成膜方法および半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】簡便かつ効果的に下地依存性の少ない平坦な絶
縁膜（Ｏ3 −ＴＥＯＳ ＮＳＧ膜）を成膜する方法、及
びこの成膜方法を適用する半導体装置の製造方法を提供
する。 【解決手段】基体上に導電層が形成された基体上に絶縁
膜を成膜する絶縁膜の成膜方法であって、前記導電層が
形成された基体表面を有機溶媒により洗浄する工程と、
前記導電層が形成された基体表面をアルカリ水溶液によ
り洗浄する工程と、前記導電層が形成された基体上に、
プラズマＣＶＤ法により酸化シリコン膜を形成する工程
と、前記酸化シリコン膜上に、Ｏ3 およびＴＥＯＳを用
いるＮＳＧ膜を形成する工程とを有する絶縁膜の成膜方
法、及び該成膜方法を適用した半導体装置の製造方法。
縁膜（Ｏ3 −ＴＥＯＳ ＮＳＧ膜）を成膜する方法、及
びこの成膜方法を適用する半導体装置の製造方法を提供
する。 【解決手段】基体上に導電層が形成された基体上に絶縁
膜を成膜する絶縁膜の成膜方法であって、前記導電層が
形成された基体表面を有機溶媒により洗浄する工程と、
前記導電層が形成された基体表面をアルカリ水溶液によ
り洗浄する工程と、前記導電層が形成された基体上に、
プラズマＣＶＤ法により酸化シリコン膜を形成する工程
と、前記酸化シリコン膜上に、Ｏ3 およびＴＥＯＳを用
いるＮＳＧ膜を形成する工程とを有する絶縁膜の成膜方
法、及び該成膜方法を適用した半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜の形成方法
及び半導体装置の製造方法に関し、特に配線層間の層間
平坦化処理のために形成されるＯ3 −ＮＳＧ膜の成膜方
法に特徴を有する絶縁膜の形成方法、及び該絶縁膜の成
膜方法を適用した半導体装置の製造方法に関する。
及び半導体装置の製造方法に関し、特に配線層間の層間
平坦化処理のために形成されるＯ3 −ＮＳＧ膜の成膜方
法に特徴を有する絶縁膜の形成方法、及び該絶縁膜の成
膜方法を適用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩの微細化により、配線層間
の間隔がより狭くなりつつあり、これに伴って、リソグ
ラフィーの焦点深度マージンを確保することが必要にな
っている。配線層間間隔が狭くなると、基板表面の段差
形状が大きくなり、それを反映して段差の大きな層間絶
縁膜が形成され、配線層を形成する際のフォトリソグラ
フィ工程において、フォーカスマージンの低下が起こ
り、線幅等の誤差が大きくなって、製品の歩留りが低下
するという問題をもたらす。そのため、層間絶縁膜のさ
らなる平坦化が要求されており、種々の改善策が検討さ
れている。
の間隔がより狭くなりつつあり、これに伴って、リソグ
ラフィーの焦点深度マージンを確保することが必要にな
っている。配線層間間隔が狭くなると、基板表面の段差
形状が大きくなり、それを反映して段差の大きな層間絶
縁膜が形成され、配線層を形成する際のフォトリソグラ
フィ工程において、フォーカスマージンの低下が起こ
り、線幅等の誤差が大きくなって、製品の歩留りが低下
するという問題をもたらす。そのため、層間絶縁膜のさ
らなる平坦化が要求されており、種々の改善策が検討さ
れている。
【０００３】かかる平坦な層間絶縁膜を得る技術の代表
的なものとして、例えば、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇ
ｌａｓｓ）膜や、Ｏ3 −ＴＥＯＳ ＮＳＧ膜〔Ｏ3 −Ｔ
ＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａ
ｔｅ）を原料として用いるＮＳＧ膜（Ｎｏｎ−Ｄｏｐｅ
ｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜）〕を形成するも
のや、下地にプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により酸化シリコ
ン膜を形成した後、その上にＯ3 −ＴＥＯＳＮＳＧ膜を
形成するもの等が知られている。
的なものとして、例えば、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇ
ｌａｓｓ）膜や、Ｏ3 −ＴＥＯＳ ＮＳＧ膜〔Ｏ3 −Ｔ
ＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａ
ｔｅ）を原料として用いるＮＳＧ膜（Ｎｏｎ−Ｄｏｐｅ
ｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜）〕を形成するも
のや、下地にプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により酸化シリコ
ン膜を形成した後、その上にＯ3 −ＴＥＯＳＮＳＧ膜を
形成するもの等が知られている。
【０００４】上記したもののうち、Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜は、ＳＯＧ膜に比してフロー性に優れたものであ
り多用されている。また、下地膜として、プラズマＣＶ
Ｄ法により酸化シリコン膜（以下、「プラズマＣＶＤ
ＳｉＯ2 膜」という。）を形成し、その上層にＯ3 −Ｔ
ＥＯＳ ＮＳＧ膜を形成する方法は、Ｏ3 −ＴＥＯＳＮ
ＳＧ膜を直接形成した場合には、アルミニウム等からな
る配線層上では膜厚が厚く、フィールド領域上には薄く
成膜され、配線上とフィールド領域上では絶縁膜の膜厚
に大きな差が生じる（これを、一般的に、絶対段差が大
きいという。）こと、及び、Ｏ3 −ＴＥＯＳ ＮＳＧ膜
は、水分含有量が多く、また吸湿性を有するため、配線
層を腐食するおそれもあることから、これらの問題を解
消するために考え出された技術である。
ＳＧ膜は、ＳＯＧ膜に比してフロー性に優れたものであ
り多用されている。また、下地膜として、プラズマＣＶ
Ｄ法により酸化シリコン膜（以下、「プラズマＣＶＤ
ＳｉＯ2 膜」という。）を形成し、その上層にＯ3 −Ｔ
ＥＯＳ ＮＳＧ膜を形成する方法は、Ｏ3 −ＴＥＯＳＮ
ＳＧ膜を直接形成した場合には、アルミニウム等からな
る配線層上では膜厚が厚く、フィールド領域上には薄く
成膜され、配線上とフィールド領域上では絶縁膜の膜厚
に大きな差が生じる（これを、一般的に、絶対段差が大
きいという。）こと、及び、Ｏ3 −ＴＥＯＳ ＮＳＧ膜
は、水分含有量が多く、また吸湿性を有するため、配線
層を腐食するおそれもあることから、これらの問題を解
消するために考え出された技術である。
【０００５】しかしながら、下地膜として、プラズマＣ
ＶＤ ＳｉＯ2 膜を形成する方法によっても次のような
問題があった。即ち、（１）近年の半導体装置の微細
化、特に配線構造の微細化に伴い、配線層が形成された
基板上に、下地膜として、プラズマＣＶＤ ＳｉＯ2 膜
を形成した後、Ｏ3 −ＴＥＯＳ ＮＳＧ膜を形成する方
法によっても前記絶対段差の問題が完全には解決されな
いこと、（２）プラズマＣＶＤ ＳｉＯ2 膜は、フィー
ルド領域上には薄く、ゲート電極上では厚く形成される
が、薄く成膜されたフィールド領域上のプラズマＣＶＤ
ＳｉＯ2 膜上に、所定の膜厚のＯ3 −ＴＥＯＳ ＮＳ
Ｇ膜を形成しようとすると、Ｏ3 −ＴＥＯＳ ＮＳＧ膜
全体の体積が増大し、水分含有量の増加によりＯ3 −Ｔ
ＥＯＳ ＮＳＧ膜にクラックが発生し易くなること、及
び、（３）例えば、アルミニウム配線層をエッチング加
工により形成する工程においては、レジストマスクの組
成物とエッチングガスにより、アルミニウム配線層の側
壁に形成されたポリマーを有機溶剤により洗浄、除去す
る必要があるが、この場合、有機溶剤による洗浄を行う
と、配線間隔が狭い領域（例えば、配線間隔＝０μｍ）
と広い領域（例えば、配線間隔＝１μｍ）とでは、アル
ミニウム配線上のＯ3 −ＴＥＯＳ ＮＳＧ膜の膜厚差
は、２５０ｎｍ以上にもなること（特開平９−８０２６
号公報の図８等参照。）等の問題がある。従って、これ
らの問題を解消し、より平坦な層間絶縁膜を形成する技
術の開発が求められている。
ＶＤ ＳｉＯ2 膜を形成する方法によっても次のような
問題があった。即ち、（１）近年の半導体装置の微細
化、特に配線構造の微細化に伴い、配線層が形成された
基板上に、下地膜として、プラズマＣＶＤ ＳｉＯ2 膜
を形成した後、Ｏ3 −ＴＥＯＳ ＮＳＧ膜を形成する方
法によっても前記絶対段差の問題が完全には解決されな
いこと、（２）プラズマＣＶＤ ＳｉＯ2 膜は、フィー
ルド領域上には薄く、ゲート電極上では厚く形成される
が、薄く成膜されたフィールド領域上のプラズマＣＶＤ
ＳｉＯ2 膜上に、所定の膜厚のＯ3 −ＴＥＯＳ ＮＳ
Ｇ膜を形成しようとすると、Ｏ3 −ＴＥＯＳ ＮＳＧ膜
全体の体積が増大し、水分含有量の増加によりＯ3 −Ｔ
ＥＯＳ ＮＳＧ膜にクラックが発生し易くなること、及
び、（３）例えば、アルミニウム配線層をエッチング加
工により形成する工程においては、レジストマスクの組
成物とエッチングガスにより、アルミニウム配線層の側
壁に形成されたポリマーを有機溶剤により洗浄、除去す
る必要があるが、この場合、有機溶剤による洗浄を行う
と、配線間隔が狭い領域（例えば、配線間隔＝０μｍ）
と広い領域（例えば、配線間隔＝１μｍ）とでは、アル
ミニウム配線上のＯ3 −ＴＥＯＳ ＮＳＧ膜の膜厚差
は、２５０ｎｍ以上にもなること（特開平９−８０２６
号公報の図８等参照。）等の問題がある。従って、これ
らの問題を解消し、より平坦な層間絶縁膜を形成する技
術の開発が求められている。
【０００６】
【発明が解決しようとする課題】上記問題を解決する手
段として、例えば、特開平８−１６２４２５号公報、特
開平９−８０２６号公報や特開平９−２０５０８９号公
報に記載されているものが知られている。以下にこれら
の方法を順次詳細に説明する。
段として、例えば、特開平８−１６２４２５号公報、特
開平９−８０２６号公報や特開平９−２０５０８９号公
報に記載されているものが知られている。以下にこれら
の方法を順次詳細に説明する。
【０００７】（Ａ）特開平８−１６２４２５号公報に
は、半導体素子と該半導体素子を相互に接続する配線構
造とが半導体基板上に配置された半導体集積回路装置の
製造方法において、前記配線構造を構成する各種配線要
素が順次形成される一連の配線要素形成工程と、前記一
連の配線要素形成工程中において、製造途上にある半導
体集積回路装置が、酸化剤を含む中性溶液を用いて洗浄
される洗浄処理工程を含むことを特徴とする半導体集積
回路装置の製造方法が記載されている。
は、半導体素子と該半導体素子を相互に接続する配線構
造とが半導体基板上に配置された半導体集積回路装置の
製造方法において、前記配線構造を構成する各種配線要
素が順次形成される一連の配線要素形成工程と、前記一
連の配線要素形成工程中において、製造途上にある半導
体集積回路装置が、酸化剤を含む中性溶液を用いて洗浄
される洗浄処理工程を含むことを特徴とする半導体集積
回路装置の製造方法が記載されている。
【０００８】この製造方法は、半導体集積回路装置の配
線構造の形成工程において、製造途上にある半導体集積
回路装置を、酸化剤を含む中性溶液を用いて洗浄するこ
とによって、レジストマスクを用いる配線パターンの形
成の際に配線層の周囲に残存する異物乃至は残渣を除去
することにより、配線要素にダメージを与えることな
く、配線欠陥の発生を防止して、半導体集積回路装置の
品質レベルを高めることができるものである。
線構造の形成工程において、製造途上にある半導体集積
回路装置を、酸化剤を含む中性溶液を用いて洗浄するこ
とによって、レジストマスクを用いる配線パターンの形
成の際に配線層の周囲に残存する異物乃至は残渣を除去
することにより、配線要素にダメージを与えることな
く、配線欠陥の発生を防止して、半導体集積回路装置の
品質レベルを高めることができるものである。
【０００９】（Ｂ）特開平９−８０２６号公報には、図
１２のフローチャートに示すように、表面上にアルミニ
ウム配線層を形成した基板に熱処理を施しつつ酸素プラ
ズマ処理を行う第１工程と、次いで、アルミニウム配線
層を形成した主面上に、プラズマＣＶＤ ＳｉＯ2 膜を
形成する第２工程と、更に、ＳｉＯ2 膜上にＯ3 −ＴＥ
ＯＳにより、ＮＳＧ膜を形成する第３工程を有する、Ｏ
3 −ＴＥＯＳによるＮＳＧ膜の形成方法が記載されてい
る。
１２のフローチャートに示すように、表面上にアルミニ
ウム配線層を形成した基板に熱処理を施しつつ酸素プラ
ズマ処理を行う第１工程と、次いで、アルミニウム配線
層を形成した主面上に、プラズマＣＶＤ ＳｉＯ2 膜を
形成する第２工程と、更に、ＳｉＯ2 膜上にＯ3 −ＴＥ
ＯＳにより、ＮＳＧ膜を形成する第３工程を有する、Ｏ
3 −ＴＥＯＳによるＮＳＧ膜の形成方法が記載されてい
る。
【００１０】この方法は、表面上にアルミニウム配線層
を形成した基板上に、下地膜としてプラズマＣＶＤ Ｓ
ｉＯ2 膜を成膜した後、Ｏ3 −ＴＥＯＳ ＮＳＧ膜を成
膜する方法を改良するものであって、Ｏ3 −ＴＥＯＳ
ＮＳＧ膜の全体的な成膜量を増大させることなく、絶対
段差の小さいＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜するもの
である。
を形成した基板上に、下地膜としてプラズマＣＶＤ Ｓ
ｉＯ2 膜を成膜した後、Ｏ3 −ＴＥＯＳ ＮＳＧ膜を成
膜する方法を改良するものであって、Ｏ3 −ＴＥＯＳ
ＮＳＧ膜の全体的な成膜量を増大させることなく、絶対
段差の小さいＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜するもの
である。
【００１１】又、（Ｃ）特開平９−２０５０８９号公報
には、図１３のフローチャートに示すように、表面上に
アルミニウム配線層を形成した基板にオゾン処理を行
い、次いで、アルミニウム配線層を形成した主面上にプ
ラズマＣＶＤ法によりＳｉＯ2膜を形成する第２工程
と、更に、ＳｉＯ2 膜上にＯ3 −ＴＥＯＳにより、ＮＳ
Ｇ膜を形成する第３工程を有する、Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜の形成方法が記載されている。
には、図１３のフローチャートに示すように、表面上に
アルミニウム配線層を形成した基板にオゾン処理を行
い、次いで、アルミニウム配線層を形成した主面上にプ
ラズマＣＶＤ法によりＳｉＯ2膜を形成する第２工程
と、更に、ＳｉＯ2 膜上にＯ3 −ＴＥＯＳにより、ＮＳ
Ｇ膜を形成する第３工程を有する、Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜の形成方法が記載されている。
【００１２】この方法は、表面上にアルミニウム配線層
を形成した基板上に、下地膜としてプラズマＣＶＤ Ｓ
ｉＯ2 膜を成膜した後、Ｏ3 −ＴＥＯＳ ＮＳＧ膜を成
膜する方法を改良するものであって、Ｏ3 −ＴＥＯＳ
ＮＳＧ膜の膜厚が、その下の配線間の間隔の広狭に強く
影響され、絶対段差が大きくなってしまう現象を改善す
るものである。
を形成した基板上に、下地膜としてプラズマＣＶＤ Ｓ
ｉＯ2 膜を成膜した後、Ｏ3 −ＴＥＯＳ ＮＳＧ膜を成
膜する方法を改良するものであって、Ｏ3 −ＴＥＯＳ
ＮＳＧ膜の膜厚が、その下の配線間の間隔の広狭に強く
影響され、絶対段差が大きくなってしまう現象を改善す
るものである。
【００１３】ところで、プラズマＣＶＤ ＳｉＯ2 膜及
びＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜する場合、反応前前
駆体はプラスにチャージしていることが知られている。
また、アルミニウム配線を主面とする下地基板も有機洗
浄を行うことで基板表面に何らかの影響を与え、Ｏ3 −
ＴＥＯＳ ＮＳＧ膜の反応前前駆体の付着係数を変化せ
しめ、下地依存性をさらに大きくしている（即ち、下地
基板の凹凸形状を反映して、成膜されるＯ3 −ＴＥＯＳ
ＮＳＧ膜も段差の大きいものとなる。）ことが報告さ
れている（平成８年 第４３回応用物理学会講演予稿集
２６ｐ−Ｎ−１等参照。）。
びＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜する場合、反応前前
駆体はプラスにチャージしていることが知られている。
また、アルミニウム配線を主面とする下地基板も有機洗
浄を行うことで基板表面に何らかの影響を与え、Ｏ3 −
ＴＥＯＳ ＮＳＧ膜の反応前前駆体の付着係数を変化せ
しめ、下地依存性をさらに大きくしている（即ち、下地
基板の凹凸形状を反映して、成膜されるＯ3 −ＴＥＯＳ
ＮＳＧ膜も段差の大きいものとなる。）ことが報告さ
れている（平成８年 第４３回応用物理学会講演予稿集
２６ｐ−Ｎ−１等参照。）。
【００１４】従って、何らかの方法で、プラスにチャー
ジした反応前駆体の有機洗浄後の下地基板等の基体表面
への付着係数を変化させないようにすることができれ
ば、より平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜するこ
とができることが示唆される。
ジした反応前駆体の有機洗浄後の下地基板等の基体表面
への付着係数を変化させないようにすることができれ
ば、より平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜するこ
とができることが示唆される。
【００１５】上記した技術のうち、（１）の方法は、酸
化剤を含む中性溶液で処理するものであるため、プラス
のチャージした反応前駆体の有機洗浄後の下地基板表面
への付着係数を変化させることはできないと考えられ
る。一方、（２）の酸素プラズマ処理を施す方法や、
（３）のオゾン処理を行う方法は、特開平９−８０２６
号公報や特開平９−２０５０８９号公報に記載されてい
るように、上記の問題を解決する技術である。
化剤を含む中性溶液で処理するものであるため、プラス
のチャージした反応前駆体の有機洗浄後の下地基板表面
への付着係数を変化させることはできないと考えられ
る。一方、（２）の酸素プラズマ処理を施す方法や、
（３）のオゾン処理を行う方法は、特開平９−８０２６
号公報や特開平９−２０５０８９号公報に記載されてい
るように、上記の問題を解決する技術である。
【００１６】しかしながら、（２）の酸素プラズマ処理
を行う方法は、下地基板をプラズマに曝すことになるた
め、下地基板がプラズマによりダメージ（いわゆるＰＩ
Ｄ：Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅ Ｄａｍａｇｅ）を
受けるおそれがある。また、（３）のオゾン処理する方
法では、別個のオゾン処理装置でオゾン処理を行う必要
があり、オン処理装置が別個必要となり、工程数も増加
してしまう。
を行う方法は、下地基板をプラズマに曝すことになるた
め、下地基板がプラズマによりダメージ（いわゆるＰＩ
Ｄ：Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅ Ｄａｍａｇｅ）を
受けるおそれがある。また、（３）のオゾン処理する方
法では、別個のオゾン処理装置でオゾン処理を行う必要
があり、オン処理装置が別個必要となり、工程数も増加
してしまう。
【００１７】従って、本発明は、より簡便かつ効果的に
下地依存性の少ない平坦な絶縁膜（Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜）を成膜する方法、及びこの成膜方法を適用する
半導体装置の製造方法を提供することを目的とする。
下地依存性の少ない平坦な絶縁膜（Ｏ3 −ＴＥＯＳ Ｎ
ＳＧ膜）を成膜する方法、及びこの成膜方法を適用する
半導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】配線層等の導電層が形成
された基体上に平坦な絶縁膜を形成する工程において
は、導通不良等の配線欠陥を防止するために、導電層形
成後に残存するレジスト材料及び反応生成物であるポリ
マーを洗浄除去する必要があるが、導電性材料がアルミ
ニウムや銅系材料の場合には、酸洗浄よりも有機洗浄が
好ましい。
された基体上に平坦な絶縁膜を形成する工程において
は、導通不良等の配線欠陥を防止するために、導電層形
成後に残存するレジスト材料及び反応生成物であるポリ
マーを洗浄除去する必要があるが、導電性材料がアルミ
ニウムや銅系材料の場合には、酸洗浄よりも有機洗浄が
好ましい。
【００１９】しかし、上述したように有機洗浄を行った
後の基体表面は、有機溶剤により何らかの影響が与えら
れ、これがプラズマ−ＣＶＤ ＳｉＯ2 膜及びその上に
形成されるＯ3 −ＴＥＯＳ ＮＳＧ膜の絶対段差を増加
させていると考えられる（平成８年度 第４３回応用物
理学会講演要稿集 ２６ｐ−Ｎ−１等参照。）。
後の基体表面は、有機溶剤により何らかの影響が与えら
れ、これがプラズマ−ＣＶＤ ＳｉＯ2 膜及びその上に
形成されるＯ3 −ＴＥＯＳ ＮＳＧ膜の絶対段差を増加
させていると考えられる（平成８年度 第４３回応用物
理学会講演要稿集 ２６ｐ−Ｎ−１等参照。）。
【００２０】このことをより詳細に検討すると、（ａ）
有機洗浄した場合と酸洗浄した場合とでは、プラズマ−
ＴＥＯＳ ＳｉＯ2 膜及びその上層に形成されるＯ3 −
ＴＥＯＳ ＮＳＧ膜の反応前駆体の基板表面への付着係
数（付着し易さ又は付着確率）が異なること、（ｂ）そ
して、プラズマＣＶＤ ＳｉＯ2 膜及びＯ3 −ＴＥＯＳ
ＮＳＧ膜の成膜材料の反応前駆体は、プラスにチャー
ジしており、有機洗浄後の基体（下地基板）表面と何ら
かの相互作用があることが考えられる。
有機洗浄した場合と酸洗浄した場合とでは、プラズマ−
ＴＥＯＳ ＳｉＯ2 膜及びその上層に形成されるＯ3 −
ＴＥＯＳ ＮＳＧ膜の反応前駆体の基板表面への付着係
数（付着し易さ又は付着確率）が異なること、（ｂ）そ
して、プラズマＣＶＤ ＳｉＯ2 膜及びＯ3 −ＴＥＯＳ
ＮＳＧ膜の成膜材料の反応前駆体は、プラスにチャー
ジしており、有機洗浄後の基体（下地基板）表面と何ら
かの相互作用があることが考えられる。
【００２１】そこで、本発明者らは、有機洗浄後の基体
表面のプラスのチャージを中和すべくアルカリ性の電解
カソード水で処理した後に、プラズマＣＶＤ ＳｉＯ2
膜及びその上層にＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜した
ところ、Ｏ3 −ＴＥＯＳ ＮＳＧ膜の絶対段差が大幅に
減少されることを見い出し、本発明を完成するに至っ
た。
表面のプラスのチャージを中和すべくアルカリ性の電解
カソード水で処理した後に、プラズマＣＶＤ ＳｉＯ2
膜及びその上層にＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜した
ところ、Ｏ3 −ＴＥＯＳ ＮＳＧ膜の絶対段差が大幅に
減少されることを見い出し、本発明を完成するに至っ
た。
【００２２】即ち、本発明は、導電層が形成された基体
上に絶縁膜を成膜する絶縁膜の成膜方法であって、前記
導電層が形成された基体表面を有機溶媒により洗浄する
工程と、前記導電層が形成された基体表面をアルカリ水
溶液により洗浄する工程と、前記導電層が形成された基
体上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜を
形成する工程と、前記酸化シリコン膜上に、Ｏ3 および
ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃ
ａｔｅ）を用いるＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜を形成する工程とを有する
絶縁膜の成膜方法である。
上に絶縁膜を成膜する絶縁膜の成膜方法であって、前記
導電層が形成された基体表面を有機溶媒により洗浄する
工程と、前記導電層が形成された基体表面をアルカリ水
溶液により洗浄する工程と、前記導電層が形成された基
体上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜を
形成する工程と、前記酸化シリコン膜上に、Ｏ3 および
ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃ
ａｔｅ）を用いるＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜を形成する工程とを有する
絶縁膜の成膜方法である。
【００２３】前記本発明の絶縁膜の成膜方法において
は、前記導電層が形成された基体表面をアルカリ水溶液
により洗浄する工程は、ｐＨ８〜１２のアルカリ水溶液
により前記導電層が形成された基体表面を洗浄する工程
を有するのが好ましい。
は、前記導電層が形成された基体表面をアルカリ水溶液
により洗浄する工程は、ｐＨ８〜１２のアルカリ水溶液
により前記導電層が形成された基体表面を洗浄する工程
を有するのが好ましい。
【００２４】前記導電層が形成された基体表面をアルカ
リ水溶液により洗浄する工程は、電解カソード水により
前記導電層が形成された基体表面を洗浄する工程を有す
るのが好ましい。
リ水溶液により洗浄する工程は、電解カソード水により
前記導電層が形成された基体表面を洗浄する工程を有す
るのが好ましい。
【００２５】前記導電層が形成された基体表面をアルカ
リ水溶液により洗浄する工程は、ｐＨ８〜１２の電解カ
ソード水により前記導電層が形成された基体表面を洗浄
する工程を有するのが好ましい。
リ水溶液により洗浄する工程は、ｐＨ８〜１２の電解カ
ソード水により前記導電層が形成された基体表面を洗浄
する工程を有するのが好ましい。
【００２６】前記導電層としては、ゲート電極、抵抗層
及び配線層等を挙げることができる。本発明は、特に導
電層を形成した基体表面を有機洗浄液により洗浄する場
合に生じる問題の解決を図るものである。従って、前記
導電層としては、有機洗浄により適した、アルミニウ
ム、アルミニウム合金、銅および銅合金からなる群から
選ばれる１種もしくは２種以上の導電材料から形成され
ているのが好ましい。
及び配線層等を挙げることができる。本発明は、特に導
電層を形成した基体表面を有機洗浄液により洗浄する場
合に生じる問題の解決を図るものである。従って、前記
導電層としては、有機洗浄により適した、アルミニウ
ム、アルミニウム合金、銅および銅合金からなる群から
選ばれる１種もしくは２種以上の導電材料から形成され
ているのが好ましい。
【００２７】また、本発明の絶縁膜の成膜方法において
は、前記アルカリ水溶液により基体表面を洗浄する工程
と、前記基体上に酸化シリコン膜を形成する工程との間
に、前記基体表面をスピン方式で乾燥する工程をさらに
有するのがより好ましい。
は、前記アルカリ水溶液により基体表面を洗浄する工程
と、前記基体上に酸化シリコン膜を形成する工程との間
に、前記基体表面をスピン方式で乾燥する工程をさらに
有するのがより好ましい。
【００２８】さらに本発明は、半導体基板上に素子分離
膜を形成する工程と、前記素子分離膜により区画された
領域に、第１の絶縁膜を介して電界効果型トランジスタ
を形成する工程と、前記シリコン半導体基板の所定の領
域に導電領域を形成する工程と、第２の絶縁膜を全面に
形成する工程と、前記第２の絶縁膜中に、前記導電領域
と配線層とを電気的に接続する接続プラグを形成する工
程と、前記第２の絶縁膜上に、第１の配線層を形成する
工程と、前記第１の配線層が形成された基板表面を有機
溶媒により洗浄する工程と、前記第１の配線層が形成さ
れた基板表面をアルカリ水溶液により洗浄する工程と、
前記第１の配線層が形成された基板上に、プラズマＣＶ
Ｄ法により酸化シリコン膜を形成する工程と、前記酸化
シリコン膜上に、Ｏ3 およびＴＥＯＳを用いるＮＳＧ膜
を形成する工程とを有する半導体装置の製造方法を提供
する。この発明は、本発明の第１の発明である絶縁膜の
成膜方法を半導体装置の製造に適用したものである。
膜を形成する工程と、前記素子分離膜により区画された
領域に、第１の絶縁膜を介して電界効果型トランジスタ
を形成する工程と、前記シリコン半導体基板の所定の領
域に導電領域を形成する工程と、第２の絶縁膜を全面に
形成する工程と、前記第２の絶縁膜中に、前記導電領域
と配線層とを電気的に接続する接続プラグを形成する工
程と、前記第２の絶縁膜上に、第１の配線層を形成する
工程と、前記第１の配線層が形成された基板表面を有機
溶媒により洗浄する工程と、前記第１の配線層が形成さ
れた基板表面をアルカリ水溶液により洗浄する工程と、
前記第１の配線層が形成された基板上に、プラズマＣＶ
Ｄ法により酸化シリコン膜を形成する工程と、前記酸化
シリコン膜上に、Ｏ3 およびＴＥＯＳを用いるＮＳＧ膜
を形成する工程とを有する半導体装置の製造方法を提供
する。この発明は、本発明の第１の発明である絶縁膜の
成膜方法を半導体装置の製造に適用したものである。
【００２９】前記本発明の半導体装置の製造方法におい
ては、前記Ｏ3 およびＴＥＯＳを用いるＮＳＧ膜を形成
する工程の後に、前記Ｏ3 −ＴＥＯＳを用いるＮＳＧ膜
上に、第２の配線層を形成する工程をさらに有するのが
より好ましい。
ては、前記Ｏ3 およびＴＥＯＳを用いるＮＳＧ膜を形成
する工程の後に、前記Ｏ3 −ＴＥＯＳを用いるＮＳＧ膜
上に、第２の配線層を形成する工程をさらに有するのが
より好ましい。
【００３０】本発明の絶縁膜の成膜方法によれば、基体
に何らのダメージを与えることなく、より簡便かつ効果
的に下地依存性の少ない（即ち、絶対段差の小さい）平
坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜することができ
る。また、下地依存性の少ない平坦なＯ3 −ＴＥＯＳ
ＮＳＧ膜を成膜することができる。
に何らのダメージを与えることなく、より簡便かつ効果
的に下地依存性の少ない（即ち、絶対段差の小さい）平
坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜することができ
る。また、下地依存性の少ない平坦なＯ3 −ＴＥＯＳ
ＮＳＧ膜を成膜することができる。
【００３１】本発明の半導体装置の製造方法によれば、
より簡便かつ効果的に配線層上に、下地依存性の少ない
平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜することができ
るので、配線欠陥の少ない高品質な半導体装置、特に多
層配線構造の半導体装置を歩留り良く製造することがで
きる。
より簡便かつ効果的に配線層上に、下地依存性の少ない
平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜することができ
るので、配線欠陥の少ない高品質な半導体装置、特に多
層配線構造の半導体装置を歩留り良く製造することがで
きる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いながら詳細に説明する。第１実施形態 本実施形態は、導電層として配線層を選び、基体上に配
線間隔のことなる複数の配線層を形成し、その上にプラ
ズマＣＶＤ ＳｉＯ2 膜を下地膜として形成し、その上
に平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜する例であ
る。
を用いながら詳細に説明する。第１実施形態 本実施形態は、導電層として配線層を選び、基体上に配
線間隔のことなる複数の配線層を形成し、その上にプラ
ズマＣＶＤ ＳｉＯ2 膜を下地膜として形成し、その上
に平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜する例であ
る。
【００３３】本実施形態の絶縁膜の成膜方法のフローチ
ャートを図１に示す。本実施形態は、（１）基体上に配
線層を形成する工程、（２）該配線層が形成された基体
表面を有機溶剤により洗浄する（有機洗浄）工程、
（３）該配線層が形成された基体表面をアルカリ水溶液
により洗浄する工程、（４）プラズマＣＶＤ法によるＳ
ｉＯ2 膜の成膜工程、及び（５）Ｏ3 −ＴＥＯＳ ＮＳ
Ｇ膜の成膜工程からなる。以下、このフローチャートに
従って、本実施形態を説明する。
ャートを図１に示す。本実施形態は、（１）基体上に配
線層を形成する工程、（２）該配線層が形成された基体
表面を有機溶剤により洗浄する（有機洗浄）工程、
（３）該配線層が形成された基体表面をアルカリ水溶液
により洗浄する工程、（４）プラズマＣＶＤ法によるＳ
ｉＯ2 膜の成膜工程、及び（５）Ｏ3 −ＴＥＯＳ ＮＳ
Ｇ膜の成膜工程からなる。以下、このフローチャートに
従って、本実施形態を説明する。
【００３４】（１）配線層を形成する工程 先ず、図２（ａ）に示すように、基体１０１上に配線材
料層１０２’を形成する。本発明では、基体１０１とし
ては特に制限はないが、例えば、絶縁膜や導電膜等が形
成されたガラス基板、セラミック基板、ゲート電極等の
半導体素子が形成された半導体基板等を挙げることがで
きる。本実施形態では、図示しないゲート電極等の半導
体素子が形成された半導体基板上に、絶縁膜を介して配
線層を形成し、さらにその上層に平坦な層間絶縁膜を成
膜したものを基体１０１として用いている。
料層１０２’を形成する。本発明では、基体１０１とし
ては特に制限はないが、例えば、絶縁膜や導電膜等が形
成されたガラス基板、セラミック基板、ゲート電極等の
半導体素子が形成された半導体基板等を挙げることがで
きる。本実施形態では、図示しないゲート電極等の半導
体素子が形成された半導体基板上に、絶縁膜を介して配
線層を形成し、さらにその上層に平坦な層間絶縁膜を成
膜したものを基体１０１として用いている。
【００３５】配線層１０２は、図２（ｂ）に示すよう
に、配線材料を、例えば、スパッタリング法、ＣＶＤ法
等により全面に堆積させた後、レジスト膜１０３を全面
に成膜し、配線層形成のためのレジストパターンを形成
し、該レジストパターンをマスクとして、ドライエッチ
ングによりパタニングして形成することができる。本実
施形態では、図２（ｃ）に示すように、配線間隔０．３
μｍ及び０．５μｍで、膜厚０．６５μｍの複数の配線
層１０２を形成する。
に、配線材料を、例えば、スパッタリング法、ＣＶＤ法
等により全面に堆積させた後、レジスト膜１０３を全面
に成膜し、配線層形成のためのレジストパターンを形成
し、該レジストパターンをマスクとして、ドライエッチ
ングによりパタニングして形成することができる。本実
施形態では、図２（ｃ）に示すように、配線間隔０．３
μｍ及び０．５μｍで、膜厚０．６５μｍの複数の配線
層１０２を形成する。
【００３６】配線材料としては、例えば、アルミニウ
ム、Ａｌ−Ｃｕ合金、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ−Ｓ
ｉ合金等のアルミニウム合金、銅、Ｃｕ−Ｓｉ、Ｃｕ−
Ｗ等の銅合金等を用いることができる。本実施形態で
は、Ａｌ−Ｃｕ合金を配線材料として用いている。
ム、Ａｌ−Ｃｕ合金、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ−Ｓ
ｉ合金等のアルミニウム合金、銅、Ｃｕ−Ｓｉ、Ｃｕ−
Ｗ等の銅合金等を用いることができる。本実施形態で
は、Ａｌ−Ｃｕ合金を配線材料として用いている。
【００３７】（２）有機洗浄工程 以上のようにして配線層１０２を形成した後は、図２
（ｃ）に示すように、基体１０１上に、レジスト膜１０
３’及び形成された配線層１０２の側壁部にレジスト材
料の反応生成物であるポリマー（側壁保護膜）１０４が
付着、残存している。これらが残存したままであると、
配線欠陥をもたらす原因となるので除去する必要があ
る。
（ｃ）に示すように、基体１０１上に、レジスト膜１０
３’及び形成された配線層１０２の側壁部にレジスト材
料の反応生成物であるポリマー（側壁保護膜）１０４が
付着、残存している。これらが残存したままであると、
配線欠陥をもたらす原因となるので除去する必要があ
る。
【００３８】該レジスト膜１０３’及びポリマー１０４
を除去する方法としては、酸で洗浄する方法と、有機溶
媒で洗浄する方法等が知られている。酸洗浄する場合に
は、配線材料が酸に侵され易い性質のものである場合に
は、酸によりダメージを受けるので、配線層１０２が形
成された基体１０１表面の有機洗浄を行うのが好まし
い。有機洗浄としては、例えば、アミノ酸系有機溶剤を
用いて、配線層が形成された基体１０１の表面を洗浄
（例えば、１０分間程度）する方法が挙げられる。有機
洗浄した後は、有機溶剤を完全に除去するために配線層
１０１が形成された基体表面を、純水で洗浄（例えば、
１０分間程度）することが好ましい。これは、有機溶剤
が残存すると、次のアルカリ水溶液を用いる洗浄効果が
十分に得られないおそれがあるからである。
を除去する方法としては、酸で洗浄する方法と、有機溶
媒で洗浄する方法等が知られている。酸洗浄する場合に
は、配線材料が酸に侵され易い性質のものである場合に
は、酸によりダメージを受けるので、配線層１０２が形
成された基体１０１表面の有機洗浄を行うのが好まし
い。有機洗浄としては、例えば、アミノ酸系有機溶剤を
用いて、配線層が形成された基体１０１の表面を洗浄
（例えば、１０分間程度）する方法が挙げられる。有機
洗浄した後は、有機溶剤を完全に除去するために配線層
１０１が形成された基体表面を、純水で洗浄（例えば、
１０分間程度）することが好ましい。これは、有機溶剤
が残存すると、次のアルカリ水溶液を用いる洗浄効果が
十分に得られないおそれがあるからである。
【００３９】なお、上記有機洗浄及び純水による洗浄の
条件（洗浄液の選択、洗浄する時間等）は、用いる下地
基板の種類、配線材料の種類、配線層の膜厚、用いるレ
ジスト材料の種類、レジスト膜の膜厚等の種々の要素を
勘案して適宜設定することができる。
条件（洗浄液の選択、洗浄する時間等）は、用いる下地
基板の種類、配線材料の種類、配線層の膜厚、用いるレ
ジスト材料の種類、レジスト膜の膜厚等の種々の要素を
勘案して適宜設定することができる。
【００４０】（３）アルカリ水溶液による洗浄工程 次いで、配線層１０２が形成された基体１０１の表面
を、アルカリ水溶液を用いて洗浄（例えば、１０分間程
度）を行う。アルカリ水溶液としては、ｐＨ８〜１２程
度のものが好ましく、例えば、電解カソード水を用いる
ことができる。電解カソード水とは、一般的には電池内
の陰極（カソード）の周りの電解液をいうが、水若しく
はそれに何らかの溶液を含んでいるものでも、電極反応
を利用してアルカリ性の溶液を抽出したものであっても
よい。
を、アルカリ水溶液を用いて洗浄（例えば、１０分間程
度）を行う。アルカリ水溶液としては、ｐＨ８〜１２程
度のものが好ましく、例えば、電解カソード水を用いる
ことができる。電解カソード水とは、一般的には電池内
の陰極（カソード）の周りの電解液をいうが、水若しく
はそれに何らかの溶液を含んでいるものでも、電極反応
を利用してアルカリ性の溶液を抽出したものであっても
よい。
【００４１】アルカリ水溶液のｐＨが１２より大きい場
合には、強アルカリ洗浄となるので、下地基板がダメー
ジを受けるおそれがある。一方、ｐＨが８より小さいア
ルカリ溶液では、所望の洗浄効果を得ることが困難とな
る。本実施形態では、ｐＨ１０程度の電解カソード水を
用いて洗浄を行う。
合には、強アルカリ洗浄となるので、下地基板がダメー
ジを受けるおそれがある。一方、ｐＨが８より小さいア
ルカリ溶液では、所望の洗浄効果を得ることが困難とな
る。本実施形態では、ｐＨ１０程度の電解カソード水を
用いて洗浄を行う。
【００４２】なお、電解カソード水による洗浄の条件
（洗浄液の選択、洗浄する時間等）は、用いる下地基板
の種類、配線材料の種類、配線層の膜厚、用いるレジス
ト材料の種類、レジスト膜の膜厚等の種々の要素を勘案
して適宜設定することができる。
（洗浄液の選択、洗浄する時間等）は、用いる下地基板
の種類、配線材料の種類、配線層の膜厚、用いるレジス
ト材料の種類、レジスト膜の膜厚等の種々の要素を勘案
して適宜設定することができる。
【００４３】また、本実施形態を実施する装置は、有機
洗浄装置に電解カソード水を作り、処理する機構が備わ
ったものであることが作業効率上好ましいが、有機洗浄
装置と電解カソード水処理装置が別の構成であってもよ
い。
洗浄装置に電解カソード水を作り、処理する機構が備わ
ったものであることが作業効率上好ましいが、有機洗浄
装置と電解カソード水処理装置が別の構成であってもよ
い。
【００４４】その後、配線層１０１が形成された基体表
面の脱水及び乾燥を行う。基体表面を脱水・乾燥させる
方法としては、アルコール等の低沸点極性有機溶媒によ
り乾燥させる方法やスピン（Ｓｐｉｎ）方式により乾燥
させる方法があるが、スピン方式によるのが好ましい。
面の脱水及び乾燥を行う。基体表面を脱水・乾燥させる
方法としては、アルコール等の低沸点極性有機溶媒によ
り乾燥させる方法やスピン（Ｓｐｉｎ）方式により乾燥
させる方法があるが、スピン方式によるのが好ましい。
【００４５】アルコール等を用いる場合には、アルコー
ルは有機物であり、下地基板表面の状態を変化させ、プ
ラズマＣＶＤ ＳｉＯ2 膜やＯ3 −ＴＥＯＳ ＮＳＧ膜
の成膜材料の反応前駆体の付着係数を変化させて、平坦
なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜することができなく
なるおそれがある。
ルは有機物であり、下地基板表面の状態を変化させ、プ
ラズマＣＶＤ ＳｉＯ2 膜やＯ3 −ＴＥＯＳ ＮＳＧ膜
の成膜材料の反応前駆体の付着係数を変化させて、平坦
なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜することができなく
なるおそれがある。
【００４６】スピン方式は、アルカリ水溶液により洗浄
した基体を回転台に固定し、これを高速回転させること
により、基体表面を脱水・乾燥させるものである。回転
速度及び時間等の脱水・乾燥の条件は、適宜定めること
ができる。以上のようにして、図２（ｄ）に示す構造を
得る。
した基体を回転台に固定し、これを高速回転させること
により、基体表面を脱水・乾燥させるものである。回転
速度及び時間等の脱水・乾燥の条件は、適宜定めること
ができる。以上のようにして、図２（ｄ）に示す構造を
得る。
【００４７】（４）プラズマＣＶＤ ＳｉＯ2 膜の成膜
工程 アルカリ水溶液による洗浄及び乾燥を行った後、図２
（ｅ）に示すように、プラズマＣＶＤ ＳｉＯ2 膜１０
５を形成する。プラズマＣＶＤ ＳｉＯ2 膜１０５は、
例えば、平行平板型プラズマＣＶＤ装置を用いて、ＴＥ
ＯＳ（８５０〜９００ｓｃｃｍ）及び酸素（４００〜５
００ｓｃｃｍ）を原料として、４００℃程度、１２００
Ｐａ程度、ＲＦＰｏｗｅｒ＝４００Ｗの成膜条件で形成
することができる。
工程 アルカリ水溶液による洗浄及び乾燥を行った後、図２
（ｅ）に示すように、プラズマＣＶＤ ＳｉＯ2 膜１０
５を形成する。プラズマＣＶＤ ＳｉＯ2 膜１０５は、
例えば、平行平板型プラズマＣＶＤ装置を用いて、ＴＥ
ＯＳ（８５０〜９００ｓｃｃｍ）及び酸素（４００〜５
００ｓｃｃｍ）を原料として、４００℃程度、１２００
Ｐａ程度、ＲＦＰｏｗｅｒ＝４００Ｗの成膜条件で形成
することができる。
【００４８】このプラズマＣＶＤ ＳｉＯ2 膜１０５
は、上層に形成される水分含有量の多いＯ3 −ＴＥＯＳ
ＮＳＧ膜１０６中の水分が配線層１０２に拡散するの
を防止するバリア層としての役割を果たす。
は、上層に形成される水分含有量の多いＯ3 −ＴＥＯＳ
ＮＳＧ膜１０６中の水分が配線層１０２に拡散するの
を防止するバリア層としての役割を果たす。
【００４９】（５）Ｏ3 −ＴＥＯＳ ＮＳＧ膜の成膜工
程 次に、プラズマＣＶＤ ＳｉＯ2 膜１０５上に、Ｏ3 −
ＴＥＯＳ ＮＳＧ膜１０６を形成する。Ｏ3 −ＴＥＯＳ
ＮＳＧ膜１０６は、例えば、Ｏ3 及びＴＥＯＳ（Ｏ3
１５０ｍｇ／ｍ3 ，Ｏ3 ／ＴＥＯＳ＝３７．４）を原料
として用い、温度３８０℃程度の常圧ＣＶＤ法により形
成することができる。
程 次に、プラズマＣＶＤ ＳｉＯ2 膜１０５上に、Ｏ3 −
ＴＥＯＳ ＮＳＧ膜１０６を形成する。Ｏ3 −ＴＥＯＳ
ＮＳＧ膜１０６は、例えば、Ｏ3 及びＴＥＯＳ（Ｏ3
１５０ｍｇ／ｍ3 ，Ｏ3 ／ＴＥＯＳ＝３７．４）を原料
として用い、温度３８０℃程度の常圧ＣＶＤ法により形
成することができる。
【００５０】以上のようにして、図３（ｆ）に示すよう
な、配線層（導電層）１０２が形成された基体上に、平
坦な（絶対段差の小さい）絶縁膜であるＯ3 −ＴＥＯＳ
ＮＳＧ膜１０６を形成することができる。
な、配線層（導電層）１０２が形成された基体上に、平
坦な（絶対段差の小さい）絶縁膜であるＯ3 −ＴＥＯＳ
ＮＳＧ膜１０６を形成することができる。
【００５１】以上説明したように、本実施形態によれ
ば、基体に何らのダメージを与えることなく、簡便かつ
効果的に下地依存性の少ない（絶対段差の小さい）平坦
なＯ3−ＴＥＯＳ ＮＳＧ膜１０６を成膜することがで
きる。
ば、基体に何らのダメージを与えることなく、簡便かつ
効果的に下地依存性の少ない（絶対段差の小さい）平坦
なＯ3−ＴＥＯＳ ＮＳＧ膜１０６を成膜することがで
きる。
【００５２】第２実施形態 本発明の第２の実施形態は、本発明の絶縁膜の成膜方法
を、電界効果型トランジスタと２層の配線構造を有する
の半導体装置の製造に適用した例である。
を、電界効果型トランジスタと２層の配線構造を有する
の半導体装置の製造に適用した例である。
【００５３】図４に本実施形態により製造される半導体
装置の構造断面図を示す。この半導体装置は、Ｐ型シリ
コン半導体基板２０１上に形成された素子分離膜２０２
に挟まれたアクティブ領域に、ゲート絶縁膜２０３を介
して、導電性ポリシリコン層２０４を有する２つのゲー
ト電極が形成されている。該ゲート電極の上部にはキャ
ッピング酸化膜２０５及び側壁部には側壁保護膜２０７
がそれぞれ設けられている。
装置の構造断面図を示す。この半導体装置は、Ｐ型シリ
コン半導体基板２０１上に形成された素子分離膜２０２
に挟まれたアクティブ領域に、ゲート絶縁膜２０３を介
して、導電性ポリシリコン層２０４を有する２つのゲー
ト電極が形成されている。該ゲート電極の上部にはキャ
ッピング酸化膜２０５及び側壁部には側壁保護膜２０７
がそれぞれ設けられている。
【００５４】さらに、該側壁保護膜２０７の下部周辺域
のアクティブ領域には、比較的低濃度のＮ型不純物が拡
散されたＮ- 不純物拡散領域２０６と、その周囲に比較
的高濃度のＮ型不純物が拡散されたソース・ドレイン領
域２０８が形成された、いわゆるＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となっている。ＬＤ
Ｄ構造としたのは、ドレイン電界をＮ- 不純物拡散領域
２０６に吸収してソース端への影響を抑え、且つ電界強
度を低減させるためである。
のアクティブ領域には、比較的低濃度のＮ型不純物が拡
散されたＮ- 不純物拡散領域２０６と、その周囲に比較
的高濃度のＮ型不純物が拡散されたソース・ドレイン領
域２０８が形成された、いわゆるＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となっている。ＬＤ
Ｄ構造としたのは、ドレイン電界をＮ- 不純物拡散領域
２０６に吸収してソース端への影響を抑え、且つ電界強
度を低減させるためである。
【００５５】また、これらの上層に、酸化シリコン膜２
１０及び平坦なＢＰＳＧ膜（Ｂｏｒｏ−ｐｈｏｓｐｈｏ
ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜）２１
１が形成され、その上層にＡｌ−Ｃｕ合金からなる第１
の配線層２１４が設けられている。そして、この第１の
配線層２１４は、タングステン等の導電性材料を埋め込
まれたコンタクトプラグ２１３により、ソース・ドレイ
ン領域２０８と電気的に接続されている。
１０及び平坦なＢＰＳＧ膜（Ｂｏｒｏ−ｐｈｏｓｐｈｏ
ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜）２１
１が形成され、その上層にＡｌ−Ｃｕ合金からなる第１
の配線層２１４が設けられている。そして、この第１の
配線層２１４は、タングステン等の導電性材料を埋め込
まれたコンタクトプラグ２１３により、ソース・ドレイ
ン領域２０８と電気的に接続されている。
【００５６】第１の配線層２１４は、比較的薄い膜厚の
プラズマＣＶＤ ＳｉＯ2 膜２１７で被覆され、その上
には、表面が平坦化されたＯ3 −ＴＥＯＳ ＮＳＧ膜２
１８が形成されている。さらに該Ｏ3 −ＴＥＯＳ ＮＳ
Ｇ膜２１８上には、ビアコンタクトプラグ２１９により
第１の配線層２１４と接続された第２の配線層２２０が
形成され、最上層には、酸化シリコンからなるパッシベ
ーション膜２２１が形成された多層配線構造となってい
る。
プラズマＣＶＤ ＳｉＯ2 膜２１７で被覆され、その上
には、表面が平坦化されたＯ3 −ＴＥＯＳ ＮＳＧ膜２
１８が形成されている。さらに該Ｏ3 −ＴＥＯＳ ＮＳ
Ｇ膜２１８上には、ビアコンタクトプラグ２１９により
第１の配線層２１４と接続された第２の配線層２２０が
形成され、最上層には、酸化シリコンからなるパッシベ
ーション膜２２１が形成された多層配線構造となってい
る。
【００５７】次に、図４に示す半導体装置の製造方法を
説明する。先ず、図５（ａ）に示すように、Ｐ型シリコ
ン半導体基板２０１の所定の領域に、例えばＬＯＣＯＳ
法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ法）により、厚い膜厚の素子分離膜２０２を形成
する。次に、素子分離膜２０２により区画された領域
（アクティブ領域）上の酸化シリコン膜を選択的にエッ
チング除去し、再度酸化シリコン膜（ゲート酸化膜）２
０３を、例えば、熱酸化法、ＨＴＯ（Ｈｉｇｈ Ｔｅｍ
ｐｅｒａｔｕｒｅ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔ
ｅｄ Ｏｘｉｄａｔｉｏｎ）法等により、膜厚３〜１５
ｎｍ程度で形成する。
説明する。先ず、図５（ａ）に示すように、Ｐ型シリコ
ン半導体基板２０１の所定の領域に、例えばＬＯＣＯＳ
法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ法）により、厚い膜厚の素子分離膜２０２を形成
する。次に、素子分離膜２０２により区画された領域
（アクティブ領域）上の酸化シリコン膜を選択的にエッ
チング除去し、再度酸化シリコン膜（ゲート酸化膜）２
０３を、例えば、熱酸化法、ＨＴＯ（Ｈｉｇｈ Ｔｅｍ
ｐｅｒａｔｕｒｅ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔ
ｅｄ Ｏｘｉｄａｔｉｏｎ）法等により、膜厚３〜１５
ｎｍ程度で形成する。
【００５８】次いで、図５（ｂ）に示すように、ゲート
電極を形成する導電性ポリシリコン層２０４を形成す
る。導電性ポリシリコン層２０４は、例えば、Ｓｉ
Ｈ4 ，ＳｉＨ2 Ｃｌ2 等のシラン化合物ガス及びＰ
Ｈ3 ，ＰＯＣｌ3 等のリン化合物を用いるＣＶＤ法によ
り、膜厚８０〜１５０ｎｍ程度で導電性ポリシリコンを
堆積させたのち、フォトリソグラフィとエッチングの技
術により形成することができる。
電極を形成する導電性ポリシリコン層２０４を形成す
る。導電性ポリシリコン層２０４は、例えば、Ｓｉ
Ｈ4 ，ＳｉＨ2 Ｃｌ2 等のシラン化合物ガス及びＰ
Ｈ3 ，ＰＯＣｌ3 等のリン化合物を用いるＣＶＤ法によ
り、膜厚８０〜１５０ｎｍ程度で導電性ポリシリコンを
堆積させたのち、フォトリソグラフィとエッチングの技
術により形成することができる。
【００５９】なお、本実施形態では導電性ポリシリコン
層の単層からなるゲート電極を形成してるが、導電性を
高める等のために導電性ポリシリコン層と金属シリサイ
ド層との積層からなるいわゆるポリサイド構造のゲート
電極とすることもできる。また、半導体記憶装置の場合
のように、電極が浮遊ゲート電極と制御ゲート電極とか
らなっているものであってもよい。
層の単層からなるゲート電極を形成してるが、導電性を
高める等のために導電性ポリシリコン層と金属シリサイ
ド層との積層からなるいわゆるポリサイド構造のゲート
電極とすることもできる。また、半導体記憶装置の場合
のように、電極が浮遊ゲート電極と制御ゲート電極とか
らなっているものであってもよい。
【００６０】続いて、導電性ポリシリコン層２０４上
に、キャッピング酸化膜２０５を形成したのち、素子分
離膜２０２により挟まれたアクティブ領域に、比較的低
濃度の砒素等のＮ型不純物をイオン注入法により導入す
る。以上のようにして、図５（ｃ）に示すように、アク
ティブ領域にＮ- 不純物拡散領域２０６を形成する。
に、キャッピング酸化膜２０５を形成したのち、素子分
離膜２０２により挟まれたアクティブ領域に、比較的低
濃度の砒素等のＮ型不純物をイオン注入法により導入す
る。以上のようにして、図５（ｃ）に示すように、アク
ティブ領域にＮ- 不純物拡散領域２０６を形成する。
【００６１】次に、図６（ｄ）に示すように、例えば、
ＳｉＨ4 −Ｏ2 を用いるＣＶＤ法により酸化シリコン膜
を全面に堆積させた後、異方性エッチングにより該酸化
シリコン膜を加工して、ゲート電極側壁部に側壁保護膜
２０７を形成する。
ＳｉＨ4 −Ｏ2 を用いるＣＶＤ法により酸化シリコン膜
を全面に堆積させた後、異方性エッチングにより該酸化
シリコン膜を加工して、ゲート電極側壁部に側壁保護膜
２０７を形成する。
【００６２】その後、図６（ｅ）に示すように、例え
ば、ＳｉＨ4 −Ｏ2 を用いるＣＶＤ法により、比較的薄
い膜厚の酸化シリコン膜２０９を形成し、続いて、図６
（ｆ）に示すように、ＴＥＯＳ−Ｏ3 を用いるＣＶＤ法
により酸化シリコン膜２１０を形成する。
ば、ＳｉＨ4 −Ｏ2 を用いるＣＶＤ法により、比較的薄
い膜厚の酸化シリコン膜２０９を形成し、続いて、図６
（ｆ）に示すように、ＴＥＯＳ−Ｏ3 を用いるＣＶＤ法
により酸化シリコン膜２１０を形成する。
【００６３】さらに、図７（ｇ）に示すように、酸化シ
リコン膜２１０の上に、例えば、Ｂ2 Ｈ6 −ＰＨ3 −Ｓ
ｉＨ4 を用いるＣＶＤ法により、ＢＰＳＧ膜２１１を形
成する。次いで、図７（ｈ）に示すように、該ＢＰＳＧ
膜２１１を９００℃程度のリフロー処理することによ
り、ＢＰＳＧ膜２１１の表面の平坦化を行う。
リコン膜２１０の上に、例えば、Ｂ2 Ｈ6 −ＰＨ3 −Ｓ
ｉＨ4 を用いるＣＶＤ法により、ＢＰＳＧ膜２１１を形
成する。次いで、図７（ｈ）に示すように、該ＢＰＳＧ
膜２１１を９００℃程度のリフロー処理することによ
り、ＢＰＳＧ膜２１１の表面の平坦化を行う。
【００６４】次いで、図８（ｉ）に示すように、ＢＰＳ
Ｇ膜２１１上にレジスト膜２１２を成膜したのち、フォ
トリソグラフィーとエッチングの技術により、コンタク
トホールを形成する部位を開口する。
Ｇ膜２１１上にレジスト膜２１２を成膜したのち、フォ
トリソグラフィーとエッチングの技術により、コンタク
トホールを形成する部位を開口する。
【００６５】続いて、図８（ｊ）に示すように、該レジ
ストマスクを用いて、ＢＰＳＧ膜２１２及び酸化シリコ
ン膜２１０，２０９を、ソース・ドレイン領域２０８に
達するまでエッチングして、コンタクホールＡを形成す
る。
ストマスクを用いて、ＢＰＳＧ膜２１２及び酸化シリコ
ン膜２１０，２０９を、ソース・ドレイン領域２０８に
達するまでエッチングして、コンタクホールＡを形成す
る。
【００６６】次に、前記コンタクトホールＡ内にタング
ステン等の導電性材料を、スパッタリング法又はＣＶＤ
法等により埋め込んで接続プラグ２１３を形成する。な
お、この場合、コンタクトホールＡ内に予め窒化チタニ
ウム等からなる密着メタル層を形成したのち、該密着メ
タル層上にタングステン等の導電性材料を埋め込むこと
もできる。
ステン等の導電性材料を、スパッタリング法又はＣＶＤ
法等により埋め込んで接続プラグ２１３を形成する。な
お、この場合、コンタクトホールＡ内に予め窒化チタニ
ウム等からなる密着メタル層を形成したのち、該密着メ
タル層上にタングステン等の導電性材料を埋め込むこと
もできる。
【００６７】その後、図９（ｋ）に示すように、その上
にＡｌ−Ｃｕ合金からなる導電性層２１４’を、スパッ
タリング法又はＣＶＤ法等により堆積させる。次いで、
レジスト膜２１５を成膜した後、配線層形成のためのレ
ジストパターンを形成し、該レジストマスクを用いて、
導電性層２１４’をドライエッチングによりエッチング
して配線層２１４を形成する。以上のようにして得られ
る構造を図９（ｌ）に示す。
にＡｌ−Ｃｕ合金からなる導電性層２１４’を、スパッ
タリング法又はＣＶＤ法等により堆積させる。次いで、
レジスト膜２１５を成膜した後、配線層形成のためのレ
ジストパターンを形成し、該レジストマスクを用いて、
導電性層２１４’をドライエッチングによりエッチング
して配線層２１４を形成する。以上のようにして得られ
る構造を図９（ｌ）に示す。
【００６８】次いで、レジスト膜２１５を常法により除
去する。このようにして形成した配線層２１４の側壁に
は、図示しないレジスト材料の反応生成物であるポリマ
ー２１６及び配線層２１５上にはレジスト膜材料２１
５’が残存している（図１０（ｍ）参照）。
去する。このようにして形成した配線層２１４の側壁に
は、図示しないレジスト材料の反応生成物であるポリマ
ー２１６及び配線層２１５上にはレジスト膜材料２１
５’が残存している（図１０（ｍ）参照）。
【００６９】次に、これらのレジスト膜材料２１５’及
びポリマー２１６を除去するために、アミノ酸系有機洗
浄液で基板表面を１０分間程度洗浄する。その後、純水
を用いて基板表面を１０分間程度洗浄する。純水で洗浄
するのは、有機洗浄液を完全に洗い流すためである。な
お、この工程は省略することもできる。
びポリマー２１６を除去するために、アミノ酸系有機洗
浄液で基板表面を１０分間程度洗浄する。その後、純水
を用いて基板表面を１０分間程度洗浄する。純水で洗浄
するのは、有機洗浄液を完全に洗い流すためである。な
お、この工程は省略することもできる。
【００７０】次いで、ｐＨ１０程度の電解カソード水を
用いて基板表面を１０分間洗浄する。この処理によっ
て、有機洗浄液により変化した基板表面を中和し、後に
形成するプラズマＣＶＤ ＳｉＯ2 膜及びＯ3 −ＴＥＯ
Ｓ ＮＳＧ膜の成膜材料の反応前前駆体（プラスにチャ
ージしている）の基板表面への付着係数を所定の値にす
ることができる。
用いて基板表面を１０分間洗浄する。この処理によっ
て、有機洗浄液により変化した基板表面を中和し、後に
形成するプラズマＣＶＤ ＳｉＯ2 膜及びＯ3 −ＴＥＯ
Ｓ ＮＳＧ膜の成膜材料の反応前前駆体（プラスにチャ
ージしている）の基板表面への付着係数を所定の値にす
ることができる。
【００７１】その後、電解カソード水により洗浄した基
板を回転台に固定し、高速回転させることにより、基板
表面の脱水及び乾燥を行う。この場合、アルコール等の
低沸点極性有機溶媒を用いて乾燥させる方法も考えられ
るが、アルコールも有機物であり、有機物により基板表
面が変化するのを防止するため、かかるスピン方式によ
る脱水・乾燥が好ましい。以上のようにして得られる構
造を図１０（ｎ）に示す。
板を回転台に固定し、高速回転させることにより、基板
表面の脱水及び乾燥を行う。この場合、アルコール等の
低沸点極性有機溶媒を用いて乾燥させる方法も考えられ
るが、アルコールも有機物であり、有機物により基板表
面が変化するのを防止するため、かかるスピン方式によ
る脱水・乾燥が好ましい。以上のようにして得られる構
造を図１０（ｎ）に示す。
【００７２】次に、図１１（ｏ）に示すように、ＴＥＯ
Ｓ及びＯ2 を用いるプラズマＣＶＤ法により、酸化シリ
コン膜２１７（プラズマＣＶＤ ＳｉＯ2 膜２１７）を
形成する。さらに、図１１（ｐ）に示すように、該プラ
ズマＣＶＤ ＳｉＯ2 膜２１７上に、Ｏ3 及びＴＥＯＳ
を用いるＣＶＤ法によりＮＳＧ膜２１８を形成する。
Ｓ及びＯ2 を用いるプラズマＣＶＤ法により、酸化シリ
コン膜２１７（プラズマＣＶＤ ＳｉＯ2 膜２１７）を
形成する。さらに、図１１（ｐ）に示すように、該プラ
ズマＣＶＤ ＳｉＯ2 膜２１７上に、Ｏ3 及びＴＥＯＳ
を用いるＣＶＤ法によりＮＳＧ膜２１８を形成する。
【００７３】その後は図示を省略しているが、レジスト
膜を全面に成膜したのち、ビアコンタクト形成のための
所定のパターニングを行って、該レジストパターンをマ
スクに、プラズマＣＶＤ ＳｉＯ2 膜２１８及びＯ3 −
ＴＥＯＳ ＮＳＧ膜２１７のエッチングを行って、ビア
コンタクトホールを形成する。
膜を全面に成膜したのち、ビアコンタクト形成のための
所定のパターニングを行って、該レジストパターンをマ
スクに、プラズマＣＶＤ ＳｉＯ2 膜２１８及びＯ3 −
ＴＥＯＳ ＮＳＧ膜２１７のエッチングを行って、ビア
コンタクトホールを形成する。
【００７４】さらに、前記ビアコンタクトホール内にタ
ングステン等の導電性材料を、スパッタリング法又はＣ
ＶＤ法等により埋め込んで接続プラグ２１９を形成す
る。なお、この場合、ビアコンタクトホール内に予め窒
化チタニウム等からなる密着メタル層を形成したのち、
該密着メタル層上にタングステン等の導電性材料を埋め
込むこともできる。
ングステン等の導電性材料を、スパッタリング法又はＣ
ＶＤ法等により埋め込んで接続プラグ２１９を形成す
る。なお、この場合、ビアコンタクトホール内に予め窒
化チタニウム等からなる密着メタル層を形成したのち、
該密着メタル層上にタングステン等の導電性材料を埋め
込むこともできる。
【００７５】その後、その上層にＡｌ−Ｃｕ合金からな
る導電性層を、スパッタリング法又はＣＶＤ法等により
堆積させる。次いで、レジスト膜を成膜した後、第２の
配線層形成のためのレジストパターンを形成した後、該
レジストマスクを用いて、導電性層をドライエッチング
によりエッチングして、第２の配線層２２０を形成す
る。その後は、上層にパッシベショ−ン膜２２１を形成
することにより、図４に示す半導体装置を製造すること
ができる。
る導電性層を、スパッタリング法又はＣＶＤ法等により
堆積させる。次いで、レジスト膜を成膜した後、第２の
配線層形成のためのレジストパターンを形成した後、該
レジストマスクを用いて、導電性層をドライエッチング
によりエッチングして、第２の配線層２２０を形成す
る。その後は、上層にパッシベショ−ン膜２２１を形成
することにより、図４に示す半導体装置を製造すること
ができる。
【００７６】本実施形態によれば、第１の配線層２１４
上に、簡便かつ効果的に下地依存性の少ない平坦なＯ3
−ＴＥＯＳ ＮＳＧ膜２１８を成膜することができ、さ
らにその上に、配線欠陥の少ない第２の配線層２２０を
形成することができる。
上に、簡便かつ効果的に下地依存性の少ない平坦なＯ3
−ＴＥＯＳ ＮＳＧ膜２１８を成膜することができ、さ
らにその上に、配線欠陥の少ない第２の配線層２２０を
形成することができる。
【００７７】従って、高品質な微細な多層配線構造の半
導体装置を、簡便かつ歩留り良く製造することができ
る。
導体装置を、簡便かつ歩留り良く製造することができ
る。
【００７８】
【発明の効果】以上説明したように、本発明の絶縁膜の
成膜方法によれば、下地基板に何らのダメージを与える
ことなく、より簡便かつ効果的に下地依存性の少ない
（絶対段差の小さい）平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜
を成膜することができる。
成膜方法によれば、下地基板に何らのダメージを与える
ことなく、より簡便かつ効果的に下地依存性の少ない
（絶対段差の小さい）平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜
を成膜することができる。
【００７９】また、本発明の半導体装置の製造方法によ
れば、第１の配線層上に、より簡便かつ効果的に、下地
依存性の少ない平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜
することができるので、配線欠陥の少ない高品質な半導
体装置、特に微細な多層配線構造の半導体装置を歩留り
良く製造することができる。
れば、第１の配線層上に、より簡便かつ効果的に、下地
依存性の少ない平坦なＯ3 −ＴＥＯＳ ＮＳＧ膜を成膜
することができるので、配線欠陥の少ない高品質な半導
体装置、特に微細な多層配線構造の半導体装置を歩留り
良く製造することができる。
【図１】図１は、本発明の絶縁膜の成膜方法のフロチャ
ート図である。
ート図である。
【図２】図２は、本発明の絶縁膜の成膜方法の主要工程
断面図である。
断面図である。
【図３】図３は、本発明の絶縁膜の成膜方法の主要工程
断面図である。
断面図である。
【図４】図４は、本発明の半導体装置の製造方法により
製造される半導体装置の構造断面図である。
製造される半導体装置の構造断面図である。
【図５】図５は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図６】図６は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図７】図７は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図８】図８は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図９】図９は、本発明の半導体装置の製造方法の主要
工程断面図である。
工程断面図である。
【図１０】図１０は、本発明の半導体装置の製造方法の
主要工程断面図である。
主要工程断面図である。
【図１１】図１１は、本発明の半導体装置の製造方法の
主要工程断面図である。
主要工程断面図である。
【図１２】図１２は、従来のＯ3 −ＴＥＯＳによるＮＳ
Ｇ膜の成膜方法のフローチャート図である。
Ｇ膜の成膜方法のフローチャート図である。
【図１３】図１３は、従来のＴＥＯＳ膜の形成方法のフ
ローチャート図である。
ローチャート図である。
１０１…基体、１０２’…配線材料層、１０２…配線
層、１０３，２１２，２１５…レジスト膜、１０３’，
２１５’…レジスト材料の残渣、１０４，２１６…ポリ
マー、１０５，２１７…プラズマＣＶＤ ＳｉＯ2 膜、
１０６，２１８…Ｏ3 −ＴＥＯＳ ＮＳＧ膜、２０１…
Ｐ型シリコン半導体基板、２０２…素子分離膜、２０３
…ゲートＳｉＯ2 膜膜、２０４…導電性ポリシリコン層
（ゲート電極）、２０５…キャッピング酸化膜、２０６
…Ｎ- 不純物拡散領域、２０７…側壁保護膜、２０８…
ソース・ドレイン領域、２０９，２１０…酸化シリコン
膜、２１１…ＢＰＳＧ膜、２１３…接続プラグ、２１４
…第１の配線層、２１９…ビアコンタクトプラグ、２２
０…第２の配線層、２２１…パッシベーション膜、Ａ…
コンタクトホール
層、１０３，２１２，２１５…レジスト膜、１０３’，
２１５’…レジスト材料の残渣、１０４，２１６…ポリ
マー、１０５，２１７…プラズマＣＶＤ ＳｉＯ2 膜、
１０６，２１８…Ｏ3 −ＴＥＯＳ ＮＳＧ膜、２０１…
Ｐ型シリコン半導体基板、２０２…素子分離膜、２０３
…ゲートＳｉＯ2 膜膜、２０４…導電性ポリシリコン層
（ゲート電極）、２０５…キャッピング酸化膜、２０６
…Ｎ- 不純物拡散領域、２０７…側壁保護膜、２０８…
ソース・ドレイン領域、２０９，２１０…酸化シリコン
膜、２１１…ＢＰＳＧ膜、２１３…接続プラグ、２１４
…第１の配線層、２１９…ビアコンタクトプラグ、２２
０…第２の配線層、２２１…パッシベーション膜、Ａ…
コンタクトホール
Claims (13)
- 【請求項１】基体上に導電層が形成された基体上に絶縁
膜を成膜する絶縁膜の成膜方法であって、 前記導電層が形成された基体表面を有機溶媒により洗浄
する工程と、 前記導電層が形成された基体表面をアルカリ水溶液によ
り洗浄する工程と、 前記導電層が形成された基体上に、プラズマＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により酸化シリコン膜を形成する工程と、 前記酸化シリコン膜上に、Ｏ3 およびＴＥＯＳ（Ｔｅｔ
ｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いる
ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜を形成する工程とを有する、 絶縁膜の成膜方法。 - 【請求項２】前記導電層が形成された基体表面をアルカ
リ水溶液により洗浄する工程は、ｐＨ８〜１２のアルカ
リ水溶液により前記導電層が形成された基体表面を洗浄
する工程を有する、 請求項１記載の絶縁膜の成膜方法。 - 【請求項３】前記導電層が形成された基体表面をアルカ
リ水溶液により洗浄する工程は、電解カソード水により
前記導電層が形成された基体表面を洗浄する工程を有す
る、請求項１記載の絶縁膜の成膜方法。 - 【請求項４】前記導電層が形成された基体表面をアルカ
リ水溶液により洗浄する工程は、ｐＨ８〜１２の電解カ
ソード水により前記導電層が形成された基体表面を洗浄
する工程を有する、 請求項１記載の絶縁膜の成膜方法。 - 【請求項５】前記導電層は、アルミニウム、アルミニウ
ム合金、銅および銅合金からなる群から選ばれる１種も
しくは２種以上の導電材料から形成されている、 請求項１記載の絶縁膜の成膜方法。 - 【請求項６】前記アルカリ水溶液により基体表面を洗浄
する工程と、前記基体上に酸化シリコン膜を形成する工
程との間に、前記基体表面をスピン方式で乾燥する工程
をさらに有する、 請求項１記載の絶縁膜の成膜方法。 - 【請求項７】半導体基板上に、素子分離膜を形成する工
程と、 前記素子分離膜により区画された領域に、第１の絶縁膜
を介して電界効果型トランジスタを形成する工程と、 前記シリコン半導体基板の所定の領域に導電領域を形成
する工程と、 第２の絶縁膜を全面に形成する工程と、 前記第２の絶縁膜中に、前記導電領域と配線層とを電気
的に接続する接続プラグを形成する工程と、 前記第２の絶縁膜上に、第１の配線層を形成する工程
と、 前記第１の配線層が形成された基板表面を有機溶媒によ
り洗浄する工程と、 前記第１の配線層が形成された基板表面をアルカリ水溶
液により洗浄する工程と、 前記第１の配線層が形成された基板上に、プラズマＣＶ
Ｄ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により酸化シリコン膜を形成する工程と、 前記酸化シリコン膜上に、Ｏ3 およびＴＥＯＳ（Ｔｅｔ
ｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いる
ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜を形成する工程とを有する、 半導体装置の製造方法。 - 【請求項８】前記第１の配線層が形成された基板表面を
アルカリ水溶液により洗浄する工程は、ｐＨ８〜１２の
アルカリ水溶液により前記第１の配線層が形成された基
板表面を洗浄する工程を有する、 請求項７記載の半導体装置の形成方法。 - 【請求項９】前記第１の配線層が形成された基板表面を
アルカリ水溶液により洗浄する工程は、電解カソード水
により前記第１の配線層が形成された基板表面を洗浄す
る工程を有する、 請求項７記載の半導体装置の製造方法。 - 【請求項１０】前記第１の配線層が形成された基板表面
をアルカリ水溶液により洗浄する工程は、ｐＨ８〜１２
の電解カソード水により前記配線層が形成された基板表
面を洗浄する工程を有する、 請求項７記載の半導体装置の製造方法。 - 【請求項１１】前記第１の配線層は、アルミニウム、ア
ルミニウム合金、銅および銅合金からなる群から選ばれ
る１種もしくは２種以上の配線材料から形成されてい
る、 請求項７記載の半導体装置の形成方法。 - 【請求項１２】前記アルカリ水溶液により基板表面を洗
浄する工程と、前記基板上に酸化シリコン膜を形成する
工程との間に、前記配線層が形成された基板表面をスピ
ン方式で乾燥する工程をさらに有する、 請求項７記載の半導体装置の形成方法。 - 【請求項１３】前記Ｏ3 およびＴＥＯＳ（Ｔｅｔｒａｅ
ｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いるＮＳＧ
（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜を形成する工程の後に、前記Ｏ3 −ＴＥＯＳ（Ｔ
ｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用
いるＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜上に、第２の配線層を形成する工程をさ
らに有する、 請求項７記載の半導体装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105462A JP2000286261A (ja) | 1999-01-27 | 1999-04-13 | 絶縁膜の成膜方法および半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1847399 | 1999-01-27 | ||
| JP11-18473 | 1999-01-27 | ||
| JP11105462A JP2000286261A (ja) | 1999-01-27 | 1999-04-13 | 絶縁膜の成膜方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286261A true JP2000286261A (ja) | 2000-10-13 |
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ID=26355150
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|---|---|---|---|
| JP11105462A Pending JP2000286261A (ja) | 1999-01-27 | 1999-04-13 | 絶縁膜の成膜方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111732902A (zh) * | 2020-07-02 | 2020-10-02 | 常州斯威克光伏新材料有限公司 | 一种双面电池用抗极化封装胶膜及其制备方法 |
| CN114450777A (zh) * | 2020-08-31 | 2022-05-06 | 华为技术有限公司 | 一种开关电源模块及通信设备 |
-
1999
- 1999-04-13 JP JP11105462A patent/JP2000286261A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111732902A (zh) * | 2020-07-02 | 2020-10-02 | 常州斯威克光伏新材料有限公司 | 一种双面电池用抗极化封装胶膜及其制备方法 |
| CN114450777A (zh) * | 2020-08-31 | 2022-05-06 | 华为技术有限公司 | 一种开关电源模块及通信设备 |
| CN114450777B (zh) * | 2020-08-31 | 2024-01-30 | 华为技术有限公司 | 一种开关电源模块及通信设备 |
| EP4068341B1 (en) * | 2020-08-31 | 2024-10-16 | Huawei Technologies Co., Ltd. | Switch power supply module and communication device |
| US12610852B2 (en) | 2020-08-31 | 2026-04-21 | Huawei Technologies Co., Ltd. | Switching power module and communications device |
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