JP2000293356A

JP2000293356A - 演算装置

Info

Publication number: JP2000293356A
Application number: JP11094977A
Authority: JP
Inventors: Soichi Okada; 壮一岡田; Naoya Torii; 直哉鳥居; Masahiko Takenaka; 正彦武仲; Yoshiki Okumura; 嘉樹奥村; Takeshi Nagase; 健長瀬; Tomohiro Hayashi; 朋弘林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-04-01
Filing date: 1999-04-01
Publication date: 2000-10-20
Anticipated expiration: 2019-04-01
Also published as: JP3553815B2

Abstract

(57)【要約】【課題】ソフトウェアあるいはファームウェアの介在
を削減し、高速処理を実現する演算装置を提供する。【解決手段】コプロセッサ５は、メモリ７との間でデ
ータの入出力が可能であり、メモリ７から読み出されて
転送されてくる変数を格納可能な入力変数格納用レジス
タ８，９と、入力変数格納用レジスタ８，９に格納され
ている変数を用いて所定の演算処理を実行する演算回路
１０と、演算回路１０での演算結果を格納するととも
に、格納している内容をメモリ７に転送可能な出力変数
格納用レジスタ１１と、出力変数格納用レジスタ１１に
格納されている内容を複写可能であるとともに、格納し
ている内容を入力変数格納用レジスタ８に複写可能な変
数退避用レジスタ１２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算装置、特に、
暗号装置やＩＣカードなどに搭載される演算装置に関す
る。

【０００２】

【従来の技術】通常の演算装置は、所定の演算処理を実
行する演算部と、演算部における演算に必要な変数が書
き込まれる複数の入力変数格納用レジスタと、演算部に
おける演算結果を格納する演算結果格納用レジスタとを
備えている。演算処理を行う場合には、演算に必要な変
数をメモリから入力変数格納用レジスタに書き込み、こ
の入力変数格納用レジスタの内容を用いて演算部で演算
処理を実行し、演算結果格納用レジスタに格納する。演
算結果格納用レジスタの内容は適宜メモリに読み出しが
行われる。

【０００３】このとき、各入力変数格納用レジスタおよ
び演算結果格納用レジスタには、それぞれアドレスが割
り当てられており、メモリからのデータの書き込みやメ
モリへのデータの読み出しを行うことが可能となってい
る。たとえば、“An Implementation Of Elliptic Curv
e Cryptosystems over F₂ ¹ ⁵⁵, IEEE JOURNAL SELECTED
AREAS IN CMMUNICATIONS, Vol 11, No.5, JUNE 1993”
に記載されている楕円曲線暗号用ＬＳＩの演算装置で
は、３つのレジスタＡ，Ｂ，Ｃで、演算およびオペレー
ションの命令（MULTI, INVERSE, READ, WRITE,ROTATE,
COPY, SWAP, CLEAR, SET, ADD, ACCUMULATE）を実行し
ている。各レジスタＡ，Ｂ，Ｃには、個々にアドレスが
割り当てられており、メモリからの変数の書き込みおよ
びメモリへの読み出しが可能となっている。また、演算
処理の高速化を図るために、レジスタＣの内容をレジス
タＡにコピーするためのパス、レジスタＣの内容をレジ
スタＢにコピーするためのパスおよびレジスタＡとレジ
スタＢの内容を入れ替えるためのパスが設けられてい
る。

【０００４】このような演算装置では、２つのレジスタ
Ａ，Ｂを入力変数格納用レジスタとし、レジスタＣを演
算結果格納用レジスタとしている。この場合、メモリと
各レジスタＡ，Ｂ，Ｃとの間のデータのリード／ライト
は、各レジスタに割り当てられたアドレスを指定して行
われるため、アドレスデコード回路の規模が大きくな
る。また、各レジスタ間に内容をコピーするためのパス
や入れ替えのためのパスを設けているため、演算回路内
の結線数が多くなり、回路規模が大きくなってしまう。
さらに、各レジスタへのデータのアクセス（リード／ラ
イト）の制御が複雑であり、制御回路の規模が大きくな
るという問題を内包している。

【０００５】このような問題点を解決するために、本願
出願人は、特願平10-244837号において、メモリから読
み出した入力変数を格納する書き込み専用レジスタと、
演算結果を格納するための読み出し専用レジスタとを備
えた演算装置を提案している。

【０００６】

【発明が解決しようとする課題】前述したような楕円曲
線暗号処理を行う場合には、演算した結果をメモリに転
送し、このメモリに転送した演算結果を入力変数として
さらに演算処理を実行することが繰り返し行われる。し
たがって、メモリと演算装置間における変数の転送が頻
繁に行われることとなる。

【０００７】特願平10-244837号の演算装置では、メモ
リから読み出した変数を書き込むための書き込み用レジ
スタとメモリに変数を読み出すための読み出し用レジス
タが決められているため、メモリとの間でデータを入出
力する際の制御が簡単となる。しかしながら、楕円曲線
暗号では百数十ビット以上の変数の演算が必要であり、
メモリとの間に設けられたデータバスが３２ビットまた
は６４ビットなどの太いバス幅である場合には、演算時
間よりもデータ転送時間が小さいため充分に効力が発揮
されるものの、ＣＰＵとして８ビットマイクロプロセッ
サなどの能力の小さいものが用いられており、かつこの
ＣＰＵを用いてデータの転送を行う場合には、演算時間
に比してデータ転送時間が支配的になってしまう。した
がって、演算の度にその演算結果をメモリに書き込み、
次の演算処理に必要な入力変数をメモリから読み出す必
要がある上述の装置では、データ転送時間が大きくなる
結果、暗号化／復号化のための演算処理に莫大な時間を
要することとなる。

【０００８】また、従来の装置において、ＣＰＵは、入
出力インターフェイス（Ｉ／Ｏ）や演算処理を実行する
専用のコプロセッサなどに対して、単独のコマンドを発
行するようにしか構成されていない。このため、ＣＰＵ
が複数のコマンドを同時に発行した場合には、エラーと
して処理され、コマンドの処理が実行されない。したが
って、演算部における各処理毎にＣＰＵがコマンドを発
行する必要があり、上述のような楕円曲線暗号処理に用
いる場合には、ソフトウェアあるいはファームウェアが
頻繁に介在することとなって、暗号化／復号化のための
演算処理が莫大な時間を要することとなる。

【０００９】本発明の目的は、ソフトウェアあるいはフ
ァームウェアの介在を削減し、高速処理を実現する演算
装置の提供にある。

【００１０】

【課題を解決するための手段】本発明に係る演算装置
は、メモリとの間でデータの入出力が可能な演算装置で
あって、入力変数格納用レジスタと、演算部と、出力変
数格納用レジスタと、変数退避用レジスタとを備えてい
る。入力変数格納用レジスタは、メモリから読み出され
て転送されてくる変数を格納可能となっている。演算部
は、入力変数格納用レジスタに格納されている変数を用
いて所定の演算処理を実行する。出力変数格納用レジス
タは、演算部での演算結果を格納するとともに、格納し
ている内容を前記メモリに転送可能となっている。変数
退避用レジスタは、出力変数格納用レジスタに格納され
ている内容を複写可能であるとともに、格納している内
容を入力変数格納用レジスタに複写可能となっている。

【００１１】ここで、入力変数格納用レジスタが、メモ
リから読み出されて転送されてくる変数または変数退避
用レジスタに格納されている内容を格納する第１入力変
数格納用レジスタと、第１入力変数格納用レジスタに格
納されている内容を複写可能な第２変数格納用レジスタ
とを備える構成とすることができる。さらに、この演算
装置は、外部に設けられたＣＰＵによって各部が制御さ
れ、所定の演算処理を実行するための演算コプロセッサ
であってもよい。

【００１２】また、演算部における演算処理に必要な複
数のコマンドを同時に設定可能なコマンドレジスタをさ
らに備え、演算部は、ＣＰＵによってコマンドレジスタ
に設定された複数のコマンドをその優先順位に基づいて
順次処理するように構成できる。さらに、演算部は楕円
曲線暗号のための演算処理が可能であり、コマンドレジ
スタは演算部における演算処理に必要な楕円曲線暗号の
ための複数のコマンドが同時に設定できるように構成さ
れる、楕円曲線暗号コプロセッサとすることができる。

【００１３】また、コマンドレジスタ内の内容が、演算
部によって実行されたコマンドの順にクリアされるよう
に構成できる。さらに、演算部がコマンドレジスタに設
定された複数のコマンドを全て実行したか否かのステー
タス情報を格納するステータスレジスタをさらに備える
構成とすることができる。

【００１４】また、メモリとの間でダイレクト・メモリ
・アクセス方式（ＤＭＡ）によりデータの転送を行う構
成とすることができる。この場合、メモリとの間でデー
タの入出力を行うためにアクセスするメモリアドレスを
生成するアドレスカウンタと、メモリとの間に設けられ
たデータバスのビット数毎のデータ転送回数を計数する
転送回数カウンタと、メモリに対するメモリリード／ラ
イト信号を生成するリード／ライト信号生成回路とを備
える構成とし、転送回数カウンタの計数するデータ転送
回数が、メモリとの間で入出力を行うデータのビット数
およびメモリとの間に設けられたデータバスのビット数
に基づいて特定される転送回数に達するまで、アドレス
カウンタの生成するメモリアドレスをデータバスのビッ
ト数毎にシフトさせながらメモリに対するアクセスを行
い、メモリとのデータの転送を実行するように構成する
ことが好ましい。

【００１５】また、外部に設けられるＣＰＵによって各
部が制御され、ＣＰＵがアクセスするタイミングに基づ
いて、メモリとのデータの入出力を行うためのメモリリ
ード／ライト信号を生成するように構成することも可能
である。この場合には、メモリとの間でデータの入出力
を行うためにアクセスするメモリアドレスを生成するア
ドレスカウンタと、メモリとの間に設けられたデータバ
スのビット数毎のデータ転送回数を計数する転送回数カ
ウンタと、ＣＰＵがアクセスするタイミングに基づい
て、メモリに対するメモリリード／ライト信号を生成す
るリード／ライト信号生成回路とを備える構成とし、転
送回数カウンタの計数するデータ転送回数が、メモリと
の間で入出力を行うデータのビット数およびメモリとの
間に設けられたデータバスのビット数に基づいて特定さ
れる転送回数に達するまで、アドレスカウンタの生成す
るメモリアドレスをデータバスのビット数毎にシフトさ
せながら前記メモリに対するアクセスを行い、メモリと
のデータの転送を実行するように構成することが好まし
い。

【００１６】

【発明の実施の形態】本発明の１実施形態が採用される
演算装置について図に基づいて説明する。〔全体構成〕図１において、コプロセッサ５は、所定の
演算処理を実行するための演算部４を備えている。

【００１７】コプロセッサ５は、各部の動作を制御して
いるＣＰＵ６とバスBUSを介して接続されており、メモ
リ７との間でデータの入出力が可能となっている。演算
部４は、第１入力変数格納用レジスタ（Ｍ１）８，第２
入力変数格納用レジスタ（Ｍ２）９を備えている。第１
入力変数格納用レジスタ８は、バスBUSと接続されてお
り、メモリ７から読み出された変数の書き込みが行われ
る。第１入力変数格納用レジスタ８は、第２入力変数格
納用レジスタ９と接続されており、内容を第２入力変数
格納用レジスタ９にコピーすることが可能となってい
る。

【００１８】第１入力変数格納用レジスタ８および第２
入力変数格納用レジスタ９は、それぞれ演算回路１０に
接続されている。演算回路１０は、論理演算子で構成さ
れており、例えば、複数の排他的論理和ゲート（ＸＯ
Ｒ）で構成することができる。演算回路１０は演算結果
を格納するための出力変数格納用レジスタ（ＭＯ）１１
に接続されている。出力変数格納用レジスタ１１はバス
BUSを介してメモリ７と接続されており、その内容をメ
モリ７に読み出すことが可能となっている。

【００１９】出力変数格納レジスタ１１は、変数退避用
レジスタ（Ｍ３）１２に接続されており、内容を変数退
避用レジスタ１２にコピーすることが可能となってい
る。また、出力変数格納用レジスタ１１および変数退避
用レジスタ１２は、第１入力変数格納用レジスタ８と接
続されており、それぞれその内容を第１入力変数格納用
レジスタ８にコピーすることが可能となっている。

【００２０】コプロセッサ５は、ＣＰＵ６によって設定
される複数のコマンドをその優先順位にしたがって演算
部４に処理させる制御部３を備えている。この制御部３
には、ＣＰＵ６によって複数のコマンドが設定されるコ
マンドレジスタ１と、コマンドレジスタ１に設定された
コマンドの処理が全て終了したか否かのステータス情報
を格納するステータスレジスタ２とを備えている。

【００２１】〔全体的な動作〕処理に必要なデータや演
算に必要なデータ（変数）がメモリ７に格納されてお
り、このメモリ７に格納されている変数を用いて所定の
演算処理を行う。ＣＰＵ６は、まず、必要なデータをメ
モリ７から読み出して、コプロセッサ５内の第１入力変
数格納用レジスタ８に書き込む。次に、ＣＰＵ６は、演
算処理に必要な複数のコマンドをコマンドレジスタ１に
設定する。

【００２２】制御部３は、コマンドレジスタ１に設定さ
れた複数のコマンドを、予め決められた優先順位にした
がって、演算部４で順次処理を実行するように制御す
る。コマンドレジスタ１に設定された全てのコマンドに
対する処理が終了した場合には、制御部３はステータス
レジスタ２の内容を処理終了を示す値とし、ＣＰＵ６が
これを知り得る状態とする。演算処理の結果は、出力変
数格納用レジスタ１１に格納されており、ＣＰＵ６はこ
れを読み出してメモリ７に書き込む。

【００２３】続いて、ＣＰＵ６は次の演算処理に必要な
データをメモリ７から読み出して、コプロセッサ５の第
１入力変数格納用レジスタ８に書き込むとともに、次の
処理に必要なコマンドを発行してコマンドレジスタ１に
設定し、以下、同様の動作を繰り返す。このようにした
場合、コプロセッサ５とメモリ７との間にデータ転送処
理が発生するまでは、コプロセッサ５内での処理を連続
して行うこととなり、この間にソフトウェアあるいはフ
ァームウェアが介在することがなく、高速処理が実現で
きる。

【００２４】〔演算部の動作〕メモリ７に格納されてい
る変数Ａ，Ｂを用いて演算処理を実行する場合を考え
る。ＣＰＵ６は、演算に必要な変数Ａをメモリ７から読
み出して、第１入力変数格納用レジスタ８に書き込む。
書き込みが終了すれば、第１入力変数格納用レジスタ８
から第２入力変数格納用レジスタ９に変数Ａをコピーす
る。

【００２５】次に、変数Ｂをメモリ７から読み出して、
第１入力変数格納用レジスタ８に書き込む。この状態
で、第２入力変数格納用レジスタ９に格納された変数Ａ
と第１入力変数格納用レジスタ８に格納された変数Ｂを
用いて演算回路１０における演算処理を実行する。演算
回路１０による演算結果Ｃは、出力変数格納用レジスタ
１１に格納される。

【００２６】演算結果Ｃを次の演算処理に使用する場合
には、出力変数格納用レジスタ１１の内容を第１入力変
数格納用レジスタ８にコピーする。それ以外の場合に
は、出力変数格納用レジスタ１１に格納されている演算
結果Ｃを、メモリ７に転送するか、あるいは変数退避用
レジスタ１２にコピーする。変数退避用レジスタ１２に
格納されている変数を使用する場合には、この変数退避
用レジスタ１２の内容を第１入力変数格納用レジスタ８
にコピーする。

【００２７】２つの変数が同じ値の演算（Ａ＋Ａ，Ａ×
Ａ）の場合には、メモリ７から変数Ａを読み出して第１
入力変数格納用レジスタ８に書き込み、第１入力変数格
納用レジスタ８の内容を第２入力変数格納用レジスタ９
にコピーして、演算を開始すればよい。メモリ７から変
数を読み出して第１入力変数格納用レジスタ８に書き込
みを行ったり、出力変数格納用レジスタ１１から演算結
果を読み出してメモり７に書き込みを行ったり、第１入
力変数格納用レジスタ８から第２入力変数格納用レジス
タ９へのコピー、出力変数格納用レジスタ１１から第１
入力変数格納用レジスタ８へのコピー、出力変数格納用
レジスタ１１から変数退避用レジスタ１２へのコピーお
よび変数退避用レジスタ１２から第１入力変数格納用レ
ジスタ１１へのコピーは、ＣＰＵ６がコマンドを発行し
て行うものであり、コマンドの優先順位と処理手順を考
慮して、ソフトウェアあるいはファームウェアが最適な
プログラムで実現している。

【００２８】たとえば、１６３ビットの変数データをメ
モリ７と演算部４との間で転送する場合に、ＣＰＵ６が
８ビットマイクロプロセッサであるとき、約２２０サイ
クル程度（実際にはアドレッシングを行う必要があるた
め、これ以上となる）要するが、演算部４内において各
レジスタ間でデータをコピーする場合には１サイクルで
済むこととなり、出力変数格納用レジスタ１１または変
数退避用レジスタ１２の内容を第１入力変数格納用レジ
スタ８にコピーして使用することで、高速演算が可能と
なる。

【００２９】〔実施例〕具体的な実施例として、有限体
ＧＦ（２^m）上の楕円曲線暗号コプロセッサについて考
える。この場合、図１に示すコプロセッサ５の演算部４
は、有限体ＧＦ（２^m）上の２つの元Ａ，Ｂに対して、
ｍ次の既約多項式Ｆによる乗算剰余Ａ×Ｂ modＦを演算
する回路である。この回路では、ｍビットの変数Ａ＝
（ａ_m-1，ａ_m-2，・・・ａ₀）、変数Ｂ＝（ｂ_m-1，ｂ
_m-2，・・・ｂ₀）に対してｍサイクルで乗算剰余演算を
完了する。

【００３０】ここで対象とする楕円曲線は、以下の式で
表されるnon-supersingular楕円曲線である。ｙ²＋ｘｙ＝ｘ³＋ａｘ²＋ｂ・・・・（１）（但し、ａ，ｂ∈ＧＦ（２^m）、ｂ≠０）点の演算処理は、２次元アファイン平面上の点として表
される式（１）上の点を３次元射影平面に変換して点の
加算および２倍算を行い、最後に逆変換を行って、２次
元の座標値を得る。この３次元座標系として、IEEE P13
63/D8準拠のヤコビヤン座標系を用いる。

【００３１】点の２倍算および加算における処理手順を
表１、表２に示す。また、逆変換処理における処理手順
（途中の過程を一部省略している）を表３に示す。表中
のオペレーションは、図１の演算部４のオペレーション
を示し、PMULは乗算剰余を、PADDは加算（XOR）を意味
している。また、Ｔはコプロセッサ５とメモリ７間のデ
ータ転送に要するサイクル数を示している。さらに、Ｍ
３欄において、左欄はコプロセッサ５外部にＭ３を設け
た場合（メモリ７の一部に演算結果を格納する場合）の
必要サイクル数を示し、右欄はコプロセッサ５内部にＭ
３を設けた場合（変数退避用レジスタ１２に演算結果を
退避させる場合）の必要サイクル数を示している。

【００３２】

【表１】

【００３３】

【表２】

【００３４】

【表３】各表において、変数退避用レジスタ１２が関わるデータ
移動の部分については、太枠で示している。この太枠部
分においては、コプロセッサ５内部にある変数退避用レ
ジスタ１２を用いた場合に、データの移動に要するサイ
クル数が（Ｔ−１）だけ減少することがわかる。

【００３５】演算処理に用いる変数のビット数をｍ＝１
６３ビットとし、コプロセッサ５とメモリ７間のデータ
転送に要するサイクル数をＴ＝２２０サイクルとする
と、楕円曲線暗号のスカラー倍算処理の平均サイクル数
は、コプロセッサ５外部にＭ３を設けた場合には、１８４５
３４６サイクルコプロセッサ５内部にＭ３を設けた場合には、１４８７
９３８サイクルとなる。

【００３６】したがって、このようなコプロセッサ５内
部に設けた変数退避用レジスタ１２を用いた場合には、
演算処理を約２０％高速化するすることができる。各処
理手順において、演算結果であるＸ０，Ｙ０，Ｚ０など
に対応する変数退避用レジスタをそれぞれ設ければ、よ
り演算処理の高速化を図ることが可能となる。〔コマンドレジスタとステータスレジスタ〕コマンドレ
ジスタ１の１実施例を図２に示す。ここでは、コマンド
レジスタ１は８ビットで構成されている。各ビットに対
応するコマンドは、最上位ビットから順に、第１入力変
数格納用レジスタ８から第２入力変数格納用レジスタ９
へのコピー（M1M2 2nd）、出力変数格納用レジスタ１１
から第１入力変数格納用レジスタ８へのコピー（MOM
1）、第１入力変数格納用レジスタ８から第２入力変数
格納用レジスタ９へのコピー（M1M2 1st）、変数退避用
レジスタ１２から第１入力変数格納用レジスタ８へのコ
ピー（M3M1）、出力変数格納用レジスタ１１から変数退
避用レジスタ１２へのコピー（MOM3）であり、下位３ビ
ットはメモリ７との間のデータ入出力、第１入力変数格
納用レジスタ８からの既約多項式のコピーおよび乗算、
加算の演算コマンド（WRITE/READ/M1#F/PMUL/PADD)とな
っている。

【００３７】各コマンドの優先順位は、となっている。

【００３８】各コマンドの対応表を表４に示す。

【００３９】

【表４】必要なコマンドに対応してコード化したデータを、この
ようなコマンドレジスタに格納することにより、制御部
３が各コマンドの優先順位に基づいて演算部４での演算
を実行させるように構成できる。このとき、コマンドレ
ジスタ１に同時に設定できるコマンド数は１〜６であ
る。

【００４０】ステータスレジスタ２の１実施例を図３に
示す。ここでは、ステータスレジスタ２は８ビットで構
成されており、最下位から４ビット目が入出力可能を示
すビット（IORDY)に設定されており、最下位ビットがコ
マンド完了を示すビット（COMPLETE)に設定されてい
る。IORDYのビットが１である場合に、第１入力変数格
納用レジスタ８への変数の書き込みが可能であり、出力
変数格納用レジスタ１１からの変数の読み出しが可能で
ある。WRITEまたはREADの転送コマンドが実行されたと
き、IORDYビットが１となり、データのビット数とバスB
USのうちデータバスのビット数に応じてその転送回数分
のリード／ライトが完了したときに、IORDYは０とな
る。

【００４１】ステータスレジスタ２のCOMPLETEビット
は、コマンドレジスタ１にコマンドが書き込まれたとき
その内容が０となり、コマンドレジスタ１に設定された
コマンドを全て完了した際にその内容が１となるように
構成されている。複数のコマンドが同時に設定されるコ
マンドレジスタ１を用いて演算処理を行う場合の動作を
図４のフローチャートに基づいて説明する。

【００４２】ステップＳ１では、ＣＰＵ６からのコマン
ド発行があったか否かを判別する。複数のコマンドに対
応してコード化されたデータがコマンドレジスタ１に格
納されたとき、コマンド発行があったと判断してステッ
プＳ２に移行する。ステップＳ２では、ステータスレジ
スタ２のCOMPLETEビットを０に設定する。ステップＳ３
では、コマンドレジスタ１に設定された複数のコマンド
のうち、最も優先度の高いコマンドを演算部４に実行さ
せる。ステップＳ４では、コマンドの処理が終了したか
否かを判別する。演算部４におけるコマンドの処理が終
了したと判断した場合には、ステップＳ５に移行する。
ステップＳ５では、終了したコマンドに対応するコマン
ドレジスタ１のビットをクリアする。

【００４３】ステップＳ６では、コマンドレジスタ１の
各ビットが全て０であるか否かを判別する。コマンドレ
ジスタ１の各ビットが全て０であると判断した場合に
は、ステップＳ７に移行し、１つでも１であるビットが
残っている場合にはステップＳ３に移行する。ステップ
Ｓ７では、ステータスレジスタ２のCOMPLETEビットを１
に設定する。この後ステップＳ１に移行する。

【００４４】ＣＰＵ６がコプロセッサ５にコマンドの発
行を行う際には、ステータスレジスタ２の内容をモニタ
し、COMPLETEビットが１である場合のみコマンドレジス
タ１へのコマンドの書き込みを行う。COMPLETEビットが
０である場合には、ＣＰＵ６はコマンド発行を行わな
い。このことにより、コプロセッサ５の演算部４での処
理が完了するまで、コマンドレジスタ１の内容がＣＰＵ
６によって書き替わることがなく、誤動作を防止するこ
とができる。

【００４５】ＣＰＵ６が発行するコマンドに優先順位を
付けていない場合には、ＣＰＵ６は各コマンド毎に毎回
コプロセッサ５のコマンドレジスタ１にアクセスを行っ
てコマンドの設定を行う必要がある。上述のように優先
順位を設定した場合と、優先順位を設定せずに毎回アク
セスを行う場合とを比較すると、ＣＰＵ６からコマンド
レジスタ１へのアクセス回数は表５に示すようになる。

【００４６】

【表５】２倍算処理、加算処理、逆変換処理のいずれの場合も、
複数のコマンドに優先順位を設け、ＣＰＵ６からコプロ
セッサ５に発行するコマンドを同時に複数設定できるよ
うにした場合の方が、コマンドレジスタ１へのアクセス
回数が格段に減少させることができる。ＣＰＵ６がコマ
ンドレジスタ１にアクセスする場合、ソフトウェアある
いはファームウェアが介在するが、このコマンドレジス
タ１へのアクセス回数を減少させることによって、ソフ
トウェアあるいはファームウェアが介在する回数を減少
させ、処理の高速化を図ることが可能となる。

【００４７】〔ＤＭＡ転送〕本発明の他の実施形態とし
て、コプロセッサ５がダイレクト・メモリ・アクセス
（ＤＭＡ）処理を行って、メモリ７とのデータの入出力
を行う例を示す。この他の実施形態が採用される演算装
置の概略構成を図５に示す。バスBUSを介してＣＰＵ６
およびメモリ７に接続されるコプロセッサ５内の演算部
４の構成は、前述した実施形態と同様であり、ここでは
説明を省略する。

【００４８】制御部３内には、前述したコマンドレジス
タ１、ステータスレジスタ２（いずれも図５には図示せ
ず）とは別に、メモリ７内の変数をリード／ライトする
アドレスのベースアドレスが格納されるアドレス設定レ
ジスタ１４が設けられている。また、メモリ７との間で
転送を行う変数のビット数と、バスBUSのうちデータバ
スのビット数に応じて、この変数を転送するために要す
る転送回数が設定される転送回数カウンタ１６が設けら
れている。この転送回数カウンタ１６は、バスBUSのう
ちのデータバスのビット数毎に行われる転送処理が１回
行われるとその都度デクリメントされ、０になると転送
処理が完了したと判断される。

【００４９】また、制御部３には、転送回数カウンタ１
６と同期するアドレスカウンタ１３が設けられている。
アドレスカウンタ１３は、変数の転送が開始されると、
アドレス設定レジスタ１４に格納されているベースアド
レスを出力し、バスBUSのうちのデータバスのビット数
毎に行われる転送処理が１回行われるとその都度データ
バスのビット数毎にインクリメントされる。

【００５０】さらに、制御部３には、リード／ライト信
号を生成するリード／ライト信号生成部１５が設けられ
ている。このリード／ライト信号生成部１５は、転送回
数カウンタ１６のカウントに基づいて、各転送処理毎に
メモリリード信号（ＯＥ）またはメモリライト信号（Ｗ
Ｅ）を出力する。〈メモリからコプロセッサへのデータ転送〉メモリ７に
格納されている変数を使って演算処理を行う際に、メモ
リ７からその変数を読み出す場合について説明する。

【００５１】まず、ＣＰＵ６は、メモリ７内において演
算に用いられる変数が格納されているアドレスのベース
アドレスを、アドレス設定レジスタ１４に設定する。変
数のビット数とバスBUSのうちのデータバスのビット数
とに基づいて、この変数を入力変数格納用レジスタ８に
格納するために要する転送回数を転送回数カウンタ１６
に設定する。

【００５２】１回の転送が終了する毎に、転送回数カウ
ンタ１６の内容をデクリメントし、アドレスカウンタ１
３のメモリアドレスをインクリメントしながら転送を実
行する。このとき、リード／ライト信号生成部１５によ
りメモリリード信号（ＯＥ）を出力して、メモリ７から
データを読み出し、第１入力変数格納用レジスタ８にデ
ータを書き込む。この動作を転送カウンタ１６の内容が
０になるまで繰り返すことで、メモリ７内の変数を第１
入力変数格納用レジスタ８に書き込むことができる。

【００５３】〈コプロセッサからメモリへのデータ転
送〉演算部４における演算結果をメモリ７に格納する場
合について説明する。ＣＰＵ６は、メモリ７内における
演算結果を格納するアドレスのベースアドレスをアドレ
ス設定レジスタ１４に設定する。変数のビット数とバス
BUSのうちのデータバスのビット数とに基づいて、この
変数をメモリ７に格納するために要する転送回数を転送
回数カウンタ１６に設定する。

【００５４】１回の転送が終了する毎に、転送回数カウ
ンタ１６の内容をデクリメントし、アドレスカウンタ１
３のメモリアドレスをインクリメントしながら転送を実
行する。このとき、リード／ライト信号生成部１５によ
りメモリライト信号（ＷＥ）を出力して、出力変数格納
用レジスタ１１からデータを読み出し、メモリ７にデー
タを送出する。この動作を転送カウンタ１６の内容が０
になるまで繰り返すことで、出力変数格納用レジスタ１
１から読み出したデータをメモリ７に書き込むことがで
きる。

【００５５】このようにした場合、ＤＭＡ転送によりメ
モリ７とコプロセッサ５間のデータ転送を行っているた
め、ソフトウェアあるいはファームウェアの介在を削減
でき、処理を高速化することが可能となる。〔疑似ＤＭＡ転送〕前述したＤＭＡ転送において、ＣＰ
Ｕ６がコプロセッサ５にアクセスするタイミングに基づ
いて、リード／ライト信号を生成するように構成するこ
とも可能である。この場合、図５に示すものと同じ構成
で、リード／ライト信号生成部１５が、ＣＰＵ６のアク
セスタイミングに基づいてメモリリード信号（ＯＥ）あ
るいはメモリライト信号（ＷＥ）を生成するように構成
する。

【００５６】このようにした場合、データ転送を完全ハ
ードウェアで行うわけではなく、ソフトウェアが介在す
ることとなるが、ＣＰＵ６の制御によりメモリ７とコプ
ロセッサ５との間のデータの転送を行うよりも高速化を
図ることができる。なお、この場合、コプロセッサ５が
バスを占有することがない。

【００５７】

【発明の効果】本発明によれば、ソフトウェアあるいは
ファームウェアの介在を削減し、演算の高速処理を実現
することができる。

【図面の簡単な説明】

【図１】本発明の１実施形態の回路ブロック図。

【図２】コマンドレジスタの説明図。

【図３】ステータスレジスタの説明図。

【図４】１実施形態の制御フローチャート。

【図５】他の実施形態の回路ブロック図。

【符号の説明】

１コマンドレジスタ２ステータスレジスタ３制御部４演算部５コプロセッサ６ＣＰＵ７メモリ８第１入力変数格納用レジスタ９第２入力変数格納用レジスタ１０演算回路１１出力変数格納用レジスタ１２変数退避用レジスタ１３アドレスカウンタ１４アドレス設定レジスタ１５リードライト信号生成部１６転送回数カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者武仲正彦神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者奥村嘉樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者長瀬健神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者林朋弘神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B022 AA05 BA04 CA01 CA03 CA05 CA09 DA01 EA02 FA01

Claims

【特許請求の範囲】

【請求項１】メモリとの間でデータの入出力が可能な演
算装置であって、前記メモリから読み出されて転送されてくる変数を格納
可能な入力変数格納用レジスタと、前記入力変数格納用レジスタに格納されている変数を用
いて所定の演算処理を実行する演算部と、前記演算部での演算結果を格納するとともに、格納して
いる内容を前記メモリに転送可能な出力変数格納用レジ
スタと、前記出力変数格納用レジスタに格納されている内容を複
写可能であるとともに、格納している内容を前記入力変
数格納用レジスタに複写可能な変数退避用レジスタと、
を備えた演算装置。
【請求項２】前記入力変数格納用レジスタは、前記メモ
リから読み出されて転送されてくる変数または前記変数
退避用レジスタに格納されている内容を格納する第１入
力変数格納用レジスタと、前記第１入力変数格納用レジ
スタに格納されている内容を複写可能な第２変数格納用
レジスタとを備える、請求項１に記載の演算装置。
【請求項３】外部に設けられたＣＰＵによって各部が制
御され、所定の演算処理を実行するための演算コプロセ
ッサである、請求項１または２に記載の演算装置。
【請求項４】前記演算部における演算処理に必要な複数
のコマンドを同時に設定可能なコマンドレジスタをさら
に備え、前記演算部は、前記ＣＰＵによって前記コマン
ドレジスタに設定された複数のコマンドをその優先順位
に基づいて順次処理する、請求項３に記載の演算装置。
【請求項５】前記演算部は楕円曲線暗号のための演算処
理が可能であり、前記コマンドレジスタは前記演算部に
おける演算処理に必要な楕円曲線暗号のための複数のコ
マンドが同時に設定できるように構成されている、請求
項４に記載の演算装置。
【請求項６】前記コマンドレジスタ内の内容は、前記演
算部によって実行されたコマンドの順にクリアされる、
請求項４または５に記載の演算装置。
【請求項７】少なくとも、前記演算部が前記コマンドレ
ジスタに設定された複数のコマンドを全て実行したか否
かのステータス情報を格納するステータスレジスタをさ
らに備える、請求項４〜６のいずれかに記載の演算装
置。
【請求項８】前記メモリとの間でダイレクト・メモリ・
アクセス方式（ＤＭＡ）によりデータの転送を行う、請
求項１〜７のいずれかに記載の演算装置。
【請求項９】前記メモリとの間でデータの入出力を行う
ためにアクセスするメモリアドレスを生成するアドレス
カウンタと、前記メモリとの間に設けられたデータバス
のビット数毎のデータ転送回数を計数する転送回数カウ
ンタと、前記メモリに対するメモリリード／ライト信号
を生成するリード／ライト信号生成回路とを備え、前記転送回数カウンタの計数するデータ転送回数が、前
記メモリとの間で入出力を行うデータのビット数および
前記メモリとの間に設けられたデータバスのビット数に
基づいて特定される転送回数に達するまで、前記アドレ
スカウンタの生成するメモリアドレスを前記データバス
のビット数毎にシフトさせながら前記メモリに対するア
クセスを行い、前記メモリとのデータの転送を実行す
る、請求項８に記載の演算装置。
【請求項１０】外部に設けられるＣＰＵによって各部が
制御され、前記ＣＰＵがアクセスするタイミングに基づ
いて、前記メモリとのデータの入出力を行うためのメモ
リリード／ライト信号を生成する、請求項１〜７のいず
れかに記載の演算装置。
【請求項１１】前記メモリとの間でデータの入出力を行
うためにアクセスするメモリアドレスを生成するアドレ
スカウンタと、前記メモリとの間に設けられたデータバ
スのビット数毎のデータ転送回数を計数する転送回数カ
ウンタと、前記ＣＰＵがアクセスするタイミングに基づ
いて、前記メモリに対するメモリリード／ライト信号を
生成するリード／ライト信号生成回路とを備え、前記転送回数カウンタの計数するデータ転送回数が、前
記メモリとの間で入出力を行うデータのビット数および
前記メモリとの間に設けられたデータバスのビット数に
基づいて特定される転送回数に達するまで、前記アドレ
スカウンタの生成するメモリアドレスを前記データバス
のビット数毎にシフトさせながら前記メモリに対するア
クセスを行い、前記メモリとのデータの転送を実行す
る、請求項１０に記載の演算装置。