JP2000298982A - 半導体記憶装置 - Google Patents
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 パワーダウン状態でのリフレッシュ動作は、
デバイス内部のオシレータ等によりクロックを発生して
全てのメモリセルをリフレッシュするようになっている
ため、パワーダウン時の消費電力を低減することは困難
であった。 【解決手段】 メモリセル９の記憶保持のために定期的
にリフレッシュを必要とする半導体記憶装置であって、
全てのメモリセルをリフレッシュする第１のリフレッシ
ュモードと、少なくとも一部のメモリセルをリフレッシ
ュする第２のリフレッシュモードとを備えるように構成
する。
デバイス内部のオシレータ等によりクロックを発生して
全てのメモリセルをリフレッシュするようになっている
ため、パワーダウン時の消費電力を低減することは困難
であった。 【解決手段】 メモリセル９の記憶保持のために定期的
にリフレッシュを必要とする半導体記憶装置であって、
全てのメモリセルをリフレッシュする第１のリフレッシ
ュモードと、少なくとも一部のメモリセルをリフレッシ
ュする第２のリフレッシュモードとを備えるように構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、メモリセルの記憶保持のために定期的なリフ
レッシュ動作を必要とするダイナミック型の半導体記憶
装置に関する。近年、ＤＲＡＭ (Dynamic Random Acces
s Memory) 等のダイナミック型半導体記憶装置は、半導
体製造技術の進歩に伴って高集積化並びに大容量化され
て来ている。このような半導体記憶装置において、アク
ティブ状態でのリフレッシュ動作は、外部からのリフレ
ッシュコマンド入力に基づいて行われ、また、パワーダ
ウン状態でのリフレッシュ動作は、デバイス内部のオシ
レータ等によりクロックを発生して行われ、さらに、リ
フレッシュするメモリセルのアドレスは、デバイスに備
えられたリフレッシュアドレスカウンタにより自動的に
発生されるようになっている。そして、このようなダイ
ナミック型半導体記憶装置のリフレッシュ動作（セルフ
リフレッシュ動作）の消費電力をより一層低減すること
のできる半導体記憶装置の提供が要望されている。
し、特に、メモリセルの記憶保持のために定期的なリフ
レッシュ動作を必要とするダイナミック型の半導体記憶
装置に関する。近年、ＤＲＡＭ (Dynamic Random Acces
s Memory) 等のダイナミック型半導体記憶装置は、半導
体製造技術の進歩に伴って高集積化並びに大容量化され
て来ている。このような半導体記憶装置において、アク
ティブ状態でのリフレッシュ動作は、外部からのリフレ
ッシュコマンド入力に基づいて行われ、また、パワーダ
ウン状態でのリフレッシュ動作は、デバイス内部のオシ
レータ等によりクロックを発生して行われ、さらに、リ
フレッシュするメモリセルのアドレスは、デバイスに備
えられたリフレッシュアドレスカウンタにより自動的に
発生されるようになっている。そして、このようなダイ
ナミック型半導体記憶装置のリフレッシュ動作（セルフ
リフレッシュ動作）の消費電力をより一層低減すること
のできる半導体記憶装置の提供が要望されている。
【０００２】
【従来の技術】図１は従来の半導体記憶装置の一例を示
すブロック図であり、シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）のリフレッシュ回路の構成を示すものである。図１
において、参照符号１０１はクロックバッファ（ＣＬＫ
バッファ）、１０２はコマンドデコーダ、１０３はアド
レスバッファ、１０４はリフレッシュ制御回路、１０５
は発振器（ＯＳＣ）、そして、１０６はモードレジスタ
を示している。また、参照符合１０７はリフレッシュア
ドレスカウンタ、１０８はＲＡＳ系制御回路、１０９は
ＤＲＡＭコア、１１０はセレクタ、そして、１１１はア
ドレスラッチを示している。
すブロック図であり、シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）のリフレッシュ回路の構成を示すものである。図１
において、参照符号１０１はクロックバッファ（ＣＬＫ
バッファ）、１０２はコマンドデコーダ、１０３はアド
レスバッファ、１０４はリフレッシュ制御回路、１０５
は発振器（ＯＳＣ）、そして、１０６はモードレジスタ
を示している。また、参照符合１０７はリフレッシュア
ドレスカウンタ、１０８はＲＡＳ系制御回路、１０９は
ＤＲＡＭコア、１１０はセレクタ、そして、１１１はア
ドレスラッチを示している。
【０００３】図１に示す従来のＳＤＲＡＭ（半導体記憶
装置）において、アクティブ状態の場合、外部からのリ
フレッシュコマンド（ＡＵＴＯ ＲＥＦＲＥＳＨ）が入
力されると、コマンドデコーダ１０２からリフレッシュ
コマンド信号ＡＲ１がリフレッシュ制御回路１０４に入
力され、リフレッシュ制御回路１０４は、このリフレッ
シュコマンド信号ＡＲ１に基づいてリフレッシュ制御信
号ＲＥＦ１を発生する。ここで、コマンドデコーダ１０
２には、チップセレクト信号／ＣＳ、ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、および、ライトイネーブル信号／ＷＥが入力さ
れ、また、ＣＬＫバッファ１０１には、クロックＣＬＫ
およびクロックイネーブル信号ＣＫＥが入力され、そし
て、アドレスバッファ１０３には、アドレス信号Ａ０〜
Ａｋが入力されている。なお、リフレッシュコマンド
（ＡＵＴＯ ＲＥＦＲＥＳＨ）は、例えば、クロックイ
ネーブル信号ＣＫＥおよびロウアドレスストローブ信号
／ＲＡＳ等の組み合わせとして外部から与えられる。
装置）において、アクティブ状態の場合、外部からのリ
フレッシュコマンド（ＡＵＴＯ ＲＥＦＲＥＳＨ）が入
力されると、コマンドデコーダ１０２からリフレッシュ
コマンド信号ＡＲ１がリフレッシュ制御回路１０４に入
力され、リフレッシュ制御回路１０４は、このリフレッ
シュコマンド信号ＡＲ１に基づいてリフレッシュ制御信
号ＲＥＦ１を発生する。ここで、コマンドデコーダ１０
２には、チップセレクト信号／ＣＳ、ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、および、ライトイネーブル信号／ＷＥが入力さ
れ、また、ＣＬＫバッファ１０１には、クロックＣＬＫ
およびクロックイネーブル信号ＣＫＥが入力され、そし
て、アドレスバッファ１０３には、アドレス信号Ａ０〜
Ａｋが入力されている。なお、リフレッシュコマンド
（ＡＵＴＯ ＲＥＦＲＥＳＨ）は、例えば、クロックイ
ネーブル信号ＣＫＥおよびロウアドレスストローブ信号
／ＲＡＳ等の組み合わせとして外部から与えられる。
【０００４】リフレッシュアドレスカウンタ１０７は、
リフレッシュ制御信号ＲＥＦ１が１回入力されるとアド
レスを１つカウントアップするカウンタとして構成さ
れ、リフレッシュ制御信号ＲＥＦ１が入る毎にリフレッ
シュアドレスＡＤＲ１を自動的に発生する。また、リフ
レッシュ制御信号ＲＥＦ１はセレクタ１１０にも供給さ
れ、該セレクタ１１０は、リフレッシュ制御信号ＲＥＦ
１が入力されると、リフレッシュアドレスカウンタ１０
７の出力であるリフレッシュアドレスＡＤＲ１を選択
し、また、それ以外の場合（リフレッシュ制御信号ＲＥ
Ｆ１が入力されない場合）には、アドレスバッファ１０
３の出力である外部からのアドレスＡＤ１を選択し、そ
れぞれアドレスラッチ１１１に伝えるようになってい
る。
リフレッシュ制御信号ＲＥＦ１が１回入力されるとアド
レスを１つカウントアップするカウンタとして構成さ
れ、リフレッシュ制御信号ＲＥＦ１が入る毎にリフレッ
シュアドレスＡＤＲ１を自動的に発生する。また、リフ
レッシュ制御信号ＲＥＦ１はセレクタ１１０にも供給さ
れ、該セレクタ１１０は、リフレッシュ制御信号ＲＥＦ
１が入力されると、リフレッシュアドレスカウンタ１０
７の出力であるリフレッシュアドレスＡＤＲ１を選択
し、また、それ以外の場合（リフレッシュ制御信号ＲＥ
Ｆ１が入力されない場合）には、アドレスバッファ１０
３の出力である外部からのアドレスＡＤ１を選択し、そ
れぞれアドレスラッチ１１１に伝えるようになってい
る。
【０００５】なお、リフレッシュ制御信号ＲＥＦ１は、
ＲＡＳ系制御回路１０８にも供給され、アドレスラッチ
１１１の出力により選択されたＤＲＡＭコア１０９のワ
ード線に接続されたメモリセルに対してリフレッシュを
行う。そして、ＤＲＡＭコア１０９における全てのメモ
リセルの記憶を保持するために、決められた時間内に所
定回数のリフレッシュコマンドを入力し、リフレッシュ
動作を繰り返すようになっている。
ＲＡＳ系制御回路１０８にも供給され、アドレスラッチ
１１１の出力により選択されたＤＲＡＭコア１０９のワ
ード線に接続されたメモリセルに対してリフレッシュを
行う。そして、ＤＲＡＭコア１０９における全てのメモ
リセルの記憶を保持するために、決められた時間内に所
定回数のリフレッシュコマンドを入力し、リフレッシュ
動作を繰り返すようになっている。
【０００６】一方、パワーダウン状態の場合、まずアク
ティブ状態において外部からセルフリフレッシュコマン
ド（ＳＥＬＦ ＲＥＦＲＥＳＨ）が供給されると、コマ
ンドデコーダ１０２がセルフリフレッシュコマンド信号
ＳＲ１を発生してデバイス（半導体記憶装置）はパワー
ダウン状態になる。なお、セルフリフレッシュとは、リ
フレッシュ動作を継続するパワーダウンモードのことで
ある。
ティブ状態において外部からセルフリフレッシュコマン
ド（ＳＥＬＦ ＲＥＦＲＥＳＨ）が供給されると、コマ
ンドデコーダ１０２がセルフリフレッシュコマンド信号
ＳＲ１を発生してデバイス（半導体記憶装置）はパワー
ダウン状態になる。なお、セルフリフレッシュとは、リ
フレッシュ動作を継続するパワーダウンモードのことで
ある。
【０００７】リフレッシュ制御回路１０４は、セルフリ
フレッシュコマンド信号ＳＲ１が入力すると制御信号Ｓ
Ｒ２により発振器（ＯＳＣ）１０５を起動させ、発振器
１０５が発生するクロック信号に基づいて周期的にリフ
レッシュ制御信号ＲＥＦ１を発生させる。なお、セレク
タ１１０およびＲＡＳ系制御回路１０８等の動作は、上
述したアクティブ状態の場合のリフレッシュ動作と同様
であるのでその説明は省略する。
フレッシュコマンド信号ＳＲ１が入力すると制御信号Ｓ
Ｒ２により発振器（ＯＳＣ）１０５を起動させ、発振器
１０５が発生するクロック信号に基づいて周期的にリフ
レッシュ制御信号ＲＥＦ１を発生させる。なお、セレク
タ１１０およびＲＡＳ系制御回路１０８等の動作は、上
述したアクティブ状態の場合のリフレッシュ動作と同様
であるのでその説明は省略する。
【０００８】なお、モードレジスタ１０６は、コマンド
デコーダ１０２の出力およびアドレスバッファ１０３の
出力を受け取り、例えば、ＳＤＲＡＭのバーストモード
におけるバースト長やコマンドが入力されてからデータ
が出力されるまでのレーテンシ等を保持する。
デコーダ１０２の出力およびアドレスバッファ１０３の
出力を受け取り、例えば、ＳＤＲＡＭのバーストモード
におけるバースト長やコマンドが入力されてからデータ
が出力されるまでのレーテンシ等を保持する。
【０００９】
【発明が解決しようとする課題】前述したように、従来
のダイナミック型半導体記憶装置（ＳＤＲＡＭ）は、ア
クティブ状態のリフレッシュ動作でもパワーダウン状態
のリフレッシュ動作でも、ＤＲＡＭコア１０９における
全てのメモリセルをリフレッシュするようになってい
る。
のダイナミック型半導体記憶装置（ＳＤＲＡＭ）は、ア
クティブ状態のリフレッシュ動作でもパワーダウン状態
のリフレッシュ動作でも、ＤＲＡＭコア１０９における
全てのメモリセルをリフレッシュするようになってい
る。
【００１０】ところで、アプリケーションによっては、
一時的に扱う情報は多くても、継続的に記憶しておく必
要のある情報は少ないものも有り、従って、パワーダウ
ン状態においては、ＤＲＡＭコア１０９における一部の
メモリセルのみのデータを保持しておけばよいといった
場合が数多く存在する。具体的に、バッテリ駆動の携帯
端末装置（例えば、携帯電話等）において、電源をオン
にした状態における一部のデータだけを保持しておけば
他の全ての情報を保持しておかなくてもよいといったも
のがある。
一時的に扱う情報は多くても、継続的に記憶しておく必
要のある情報は少ないものも有り、従って、パワーダウ
ン状態においては、ＤＲＡＭコア１０９における一部の
メモリセルのみのデータを保持しておけばよいといった
場合が数多く存在する。具体的に、バッテリ駆動の携帯
端末装置（例えば、携帯電話等）において、電源をオン
にした状態における一部のデータだけを保持しておけば
他の全ての情報を保持しておかなくてもよいといったも
のがある。
【００１１】しかしながら、従来のダイナミック型半導
体記憶装置では、ＤＲＡＭコア１０９における全てのメ
モリセルをリフレッシュするようになっているため、パ
ワーダウン時の消費電力（例えば、数百μＡ程度）をよ
り一層低減することは困難であった。特に、バッテリ駆
動により使用する携帯端末装置等においては、例えば、
パワーダウン時の消費電力が連続待機時間に直接影響を
及ぼすため、消費電力の低減は非常に重要なものとなっ
ている。なお、消費電力低減の要求は、バッテリ駆動の
携帯端末装置ばかりでなく、ダイナミック型半導体記憶
装置を使用する他の様々な機器においても必要とされて
いる。
体記憶装置では、ＤＲＡＭコア１０９における全てのメ
モリセルをリフレッシュするようになっているため、パ
ワーダウン時の消費電力（例えば、数百μＡ程度）をよ
り一層低減することは困難であった。特に、バッテリ駆
動により使用する携帯端末装置等においては、例えば、
パワーダウン時の消費電力が連続待機時間に直接影響を
及ぼすため、消費電力の低減は非常に重要なものとなっ
ている。なお、消費電力低減の要求は、バッテリ駆動の
携帯端末装置ばかりでなく、ダイナミック型半導体記憶
装置を使用する他の様々な機器においても必要とされて
いる。
【００１２】本発明は、上述した従来の半導体記憶装置
が有する課題に鑑み、必要な領域だけをリフレッシュす
ることにより、リフレッシュ動作の消費電力を低減し、
パワーダウン状態における消費電力を大幅に削減するこ
とを目的とする。
が有する課題に鑑み、必要な領域だけをリフレッシュす
ることにより、リフレッシュ動作の消費電力を低減し、
パワーダウン状態における消費電力を大幅に削減するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明によれば、メモリ
セルの記憶保持のために定期的にリフレッシュを必要と
する半導体記憶装置であって、全てのメモリセルをリフ
レッシュする第１のリフレッシュモードと、少なくとも
一部のメモリセルをリフレッシュする第２のリフレッシ
ュモードとを備えることを特徴とする半導体記憶装置が
提供される。
セルの記憶保持のために定期的にリフレッシュを必要と
する半導体記憶装置であって、全てのメモリセルをリフ
レッシュする第１のリフレッシュモードと、少なくとも
一部のメモリセルをリフレッシュする第２のリフレッシ
ュモードとを備えることを特徴とする半導体記憶装置が
提供される。
【００１４】本発明の半導体記憶装置によれば、少なく
とも一部のメモリセルをリフレッシュする第２のリフレ
ッシュモードが設けられているため、必要な領域だけを
リフレッシュしてリフレッシュ動作の消費電力を低減す
ることができる。上述した本発明に係る半導体記憶装置
において、リフレッシュアドレスレジスタをモードレジ
スタの一部として設け、リフレッシュアドレスレジスタ
とモードレジスタを同じレジスタとして構成することが
できる。また、リフレッシュアドレスレジスタに格納さ
れる情報は、第２のリフレッシュモードにおいてリフレ
ッシュの対象となるアドレス範囲の最小値、最大値、或
いは、最小値および最大値の両方としてもよい。さら
に、リフレッシュアドレスレジスタに格納される情報
は、第２のリフレッシュモードにおいてリフレッシュの
対象となるメモリセルを全てリフレッシュするためのリ
フレッシュ動作の回数、リフレッシュアドレスカウンタ
の初期値、或いは、リフレッシュの対象となるメモリセ
ルを全てリフレッシュするためのリフレッシュ動作の回
数およびリフレッシュアドレスカウンタの初期値の両方
としてもよい。なお、リフレッシュアドレスカウンタの
初期値は、リフレッシュの対象となるアドレスの範囲の
最小値または最大値としてもよい。
とも一部のメモリセルをリフレッシュする第２のリフレ
ッシュモードが設けられているため、必要な領域だけを
リフレッシュしてリフレッシュ動作の消費電力を低減す
ることができる。上述した本発明に係る半導体記憶装置
において、リフレッシュアドレスレジスタをモードレジ
スタの一部として設け、リフレッシュアドレスレジスタ
とモードレジスタを同じレジスタとして構成することが
できる。また、リフレッシュアドレスレジスタに格納さ
れる情報は、第２のリフレッシュモードにおいてリフレ
ッシュの対象となるアドレス範囲の最小値、最大値、或
いは、最小値および最大値の両方としてもよい。さら
に、リフレッシュアドレスレジスタに格納される情報
は、第２のリフレッシュモードにおいてリフレッシュの
対象となるメモリセルを全てリフレッシュするためのリ
フレッシュ動作の回数、リフレッシュアドレスカウンタ
の初期値、或いは、リフレッシュの対象となるメモリセ
ルを全てリフレッシュするためのリフレッシュ動作の回
数およびリフレッシュアドレスカウンタの初期値の両方
としてもよい。なお、リフレッシュアドレスカウンタの
初期値は、リフレッシュの対象となるアドレスの範囲の
最小値または最大値としてもよい。
【００１５】本発明の半導体記憶装置は、複数のメモリ
セルブロックを備え、リフレッシュアドレスレジスタに
格納される情報は、第２のリフレッシュモードにおいて
リフレッシュの対象となるメモリセルブロックを選択す
るアドレス情報であってもよい。さらに、本発明の半導
体記憶装置は、複数のメモリセルブロックを備え、リフ
レッシュアドレスレジスタに格納される情報は、第２の
リフレッシュモードにおいてリフレッシュの対象となる
メモリセルブロックを選択するためのアドレス情報であ
ってもよい。なお、リフレッシュアドレス生成器は、セ
レクタを備えてもよい。
セルブロックを備え、リフレッシュアドレスレジスタに
格納される情報は、第２のリフレッシュモードにおいて
リフレッシュの対象となるメモリセルブロックを選択す
るアドレス情報であってもよい。さらに、本発明の半導
体記憶装置は、複数のメモリセルブロックを備え、リフ
レッシュアドレスレジスタに格納される情報は、第２の
リフレッシュモードにおいてリフレッシュの対象となる
メモリセルブロックを選択するためのアドレス情報であ
ってもよい。なお、リフレッシュアドレス生成器は、セ
レクタを備えてもよい。
【００１６】また、第１のリフレッシュモードは、外部
からのタイミング信号に同期してリフレッシュを行い、
第２のリフレッシュモードは、内部発生クロックに同期
してリフレッシュを行うようにしてもよい。さらに、第
２のリフレッシュモードにおけるリフレッシュ動作の頻
度を、リフレッシュアドレスレジスタに設定されたリフ
レッシュ対象となるメモリセルの数に対応して変更して
もよい。そして、第２のリフレッシュモードは、パワー
ダウン状態においてメモリセルのセルフリフレッシュを
行うモードであってもよい。
からのタイミング信号に同期してリフレッシュを行い、
第２のリフレッシュモードは、内部発生クロックに同期
してリフレッシュを行うようにしてもよい。さらに、第
２のリフレッシュモードにおけるリフレッシュ動作の頻
度を、リフレッシュアドレスレジスタに設定されたリフ
レッシュ対象となるメモリセルの数に対応して変更して
もよい。そして、第２のリフレッシュモードは、パワー
ダウン状態においてメモリセルのセルフリフレッシュを
行うモードであってもよい。
【００１７】
【発明の実施の形態】以下、図面を参照して、本発明に
係る半導体記憶装置の実施例を詳述する。図２は本発明
に係る半導体記憶装置の第１実施例を示すブロック図で
あり、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のリフレッ
シュ回路の構成を示すものである。図２において、参照
符号１はクロックバッファ（ＣＬＫバッファ）、２はコ
マンドデコーダ、３はアドレスバッファ、４はリフレッ
シュ制御回路、５は発振器（ＯＳＣ）、そして、６はモ
ードレジスタを示している。また、参照符合７はリフレ
ッシュアドレスカウンタ、８はＲＡＳ系制御回路、９は
ＤＲＡＭコア、１０はセレクタ、１１はアドレスラッ
チ、１２は比較器、そして、１３はＡＮＤゲートを示し
ている。
係る半導体記憶装置の実施例を詳述する。図２は本発明
に係る半導体記憶装置の第１実施例を示すブロック図で
あり、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のリフレッ
シュ回路の構成を示すものである。図２において、参照
符号１はクロックバッファ（ＣＬＫバッファ）、２はコ
マンドデコーダ、３はアドレスバッファ、４はリフレッ
シュ制御回路、５は発振器（ＯＳＣ）、そして、６はモ
ードレジスタを示している。また、参照符合７はリフレ
ッシュアドレスカウンタ、８はＲＡＳ系制御回路、９は
ＤＲＡＭコア、１０はセレクタ、１１はアドレスラッ
チ、１２は比較器、そして、１３はＡＮＤゲートを示し
ている。
【００１８】図２に示す本発明の第１実施例の半導体記
憶装置と前述した図１の従来の半導体記憶装置との比較
から明らかなように、本第１実施例では、図１の従来例
に対して、モードレジスタ６に設けられたリフレッシュ
アドレスレジスタ６１、比較器１２、および、ＡＮＤゲ
ート１３が追加されている。すなわち、図２に示す第１
実施例のＳＤＲＡＭ（半導体記憶装置）において、リフ
レッシュアドレスレジスタ６１には、セルフリフレッシ
ュの対象となるメモリセルのアドレス範囲の最小値およ
び最大値（或いは、セルフリフレッシュの対象となるＤ
ＲＡＭコア９におけるメモリセルブロックのブロック選
択アドレス）が格納されている。これらリフレッシュア
ドレスレジスタ６１に格納された最小値および最大値
は、比較器１２に供給されてリフレッシュアドレスカウ
ンタの出力ＡＤＲ１と比較される。なお、本第１実施例
では、リフレッシュアドレスレジスタ６１は、モードレ
ジスタ６と同じレジスタとして構成され（モードレジス
タ６内に設けられ）、例えば、電源投入後のモードレジ
スタ設定時に外部からのコマンド信号（／ＣＳ，／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ）およびアドレス信号（Ａ０〜Ａ
ｋ）により設定されるが、チップの製造段階でマスクに
より作り分けしたり、レーザーフューズ等によりプログ
ラミングしたり、或いは、ワイヤーボンディングの違い
により設定を変えたりすることも可能である。
憶装置と前述した図１の従来の半導体記憶装置との比較
から明らかなように、本第１実施例では、図１の従来例
に対して、モードレジスタ６に設けられたリフレッシュ
アドレスレジスタ６１、比較器１２、および、ＡＮＤゲ
ート１３が追加されている。すなわち、図２に示す第１
実施例のＳＤＲＡＭ（半導体記憶装置）において、リフ
レッシュアドレスレジスタ６１には、セルフリフレッシ
ュの対象となるメモリセルのアドレス範囲の最小値およ
び最大値（或いは、セルフリフレッシュの対象となるＤ
ＲＡＭコア９におけるメモリセルブロックのブロック選
択アドレス）が格納されている。これらリフレッシュア
ドレスレジスタ６１に格納された最小値および最大値
は、比較器１２に供給されてリフレッシュアドレスカウ
ンタの出力ＡＤＲ１と比較される。なお、本第１実施例
では、リフレッシュアドレスレジスタ６１は、モードレ
ジスタ６と同じレジスタとして構成され（モードレジス
タ６内に設けられ）、例えば、電源投入後のモードレジ
スタ設定時に外部からのコマンド信号（／ＣＳ，／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ）およびアドレス信号（Ａ０〜Ａ
ｋ）により設定されるが、チップの製造段階でマスクに
より作り分けしたり、レーザーフューズ等によりプログ
ラミングしたり、或いは、ワイヤーボンディングの違い
により設定を変えたりすることも可能である。
【００１９】比較器１２は、リフレッシュアドレスカウ
ンタ７で発生したリフレッシュアドレスＡＤＲ１とリフ
レッシュアドレスレジスタ６１の内容（セルフリフレッ
シュの対象となるメモリセルのアドレスの最小値および
最大値）を比較し、一致したら（セルフリフレッシュ対
象アドレスであることを検出したら）その出力信号ＣＭ
Ｐを高レベル『Ｈ』とするもので、セルフリフレッシュ
モード時にはセルフリフレッシ制御信号ＳＲ２によりア
クティブ状態となってアドレスの比較を行い、セルフリ
フレッシュモード時のそれ以外の場合は出力ＣＭＰを低
レベル『Ｌ』に固定するようになっている。
ンタ７で発生したリフレッシュアドレスＡＤＲ１とリフ
レッシュアドレスレジスタ６１の内容（セルフリフレッ
シュの対象となるメモリセルのアドレスの最小値および
最大値）を比較し、一致したら（セルフリフレッシュ対
象アドレスであることを検出したら）その出力信号ＣＭ
Ｐを高レベル『Ｈ』とするもので、セルフリフレッシュ
モード時にはセルフリフレッシ制御信号ＳＲ２によりア
クティブ状態となってアドレスの比較を行い、セルフリ
フレッシュモード時のそれ以外の場合は出力ＣＭＰを低
レベル『Ｌ』に固定するようになっている。
【００２０】図３は図２の半導体記憶装置におけるセル
フリフレッシュ動作を説明するための図である。図３に
示されるように、比較器１２は、リフレッシュアドレス
レジスタ６１に保持されたセルフリフレッシュの対象と
なるメモリセルのアドレスの最小値Ａｍおよび最大値Ａ
ｎをリフレッシュアドレスカウンタ７で発生したリフレ
ッシュアドレスＡＤＲ１（Ａ０〜Ａｋ）と比較し、一致
するアドレス範囲Ａｍ〜Ａｎにおいて出力信号ＣＭＰを
高レベル『Ｈ』としてセルフリフレッシュを行い、一致
しないアドレス範囲Ａ０〜Ａｍ−１およびＡｎ＋１〜Ａ
ｋでは出力信号ＣＭＰを低レベル『Ｌ』としてセルフリ
フレッシュを行わない。
フリフレッシュ動作を説明するための図である。図３に
示されるように、比較器１２は、リフレッシュアドレス
レジスタ６１に保持されたセルフリフレッシュの対象と
なるメモリセルのアドレスの最小値Ａｍおよび最大値Ａ
ｎをリフレッシュアドレスカウンタ７で発生したリフレ
ッシュアドレスＡＤＲ１（Ａ０〜Ａｋ）と比較し、一致
するアドレス範囲Ａｍ〜Ａｎにおいて出力信号ＣＭＰを
高レベル『Ｈ』としてセルフリフレッシュを行い、一致
しないアドレス範囲Ａ０〜Ａｍ−１およびＡｎ＋１〜Ａ
ｋでは出力信号ＣＭＰを低レベル『Ｌ』としてセルフリ
フレッシュを行わない。
【００２１】すなわち、リフレッシュ制御回路４の出力
であるリフレッシュ制御信号ＲＥＦ２は、ＡＮＤゲート
の入力信号（比較器１２の出力信号）ＣＭＰが高レベル
『Ｈ』のときにリフレッシュ制御信号ＲＥＦ１としてＲ
ＡＳ系制御回路８およびセレクタ１０に供給され、リフ
レッシュアドレスレジスタ６１に保持されたセルフリフ
レッシュの対象となるメモリセルのアドレス範囲Ａｍ〜
Ａｎだけセルフリフレッシュを行うようになっている。
であるリフレッシュ制御信号ＲＥＦ２は、ＡＮＤゲート
の入力信号（比較器１２の出力信号）ＣＭＰが高レベル
『Ｈ』のときにリフレッシュ制御信号ＲＥＦ１としてＲ
ＡＳ系制御回路８およびセレクタ１０に供給され、リフ
レッシュアドレスレジスタ６１に保持されたセルフリフ
レッシュの対象となるメモリセルのアドレス範囲Ａｍ〜
Ａｎだけセルフリフレッシュを行うようになっている。
【００２２】なお、アクティブ状態の場合は、図１を参
照して説明した従来の半導体記憶装置と同様に、外部か
らのリフレッシュコマンド（ＡＵＴＯ ＲＥＦＲＥＳ
Ｈ）が入力されると、コマンドデコーダ２からリフレッ
シュコマンド信号ＡＲ１がリフレッシュ制御回路４に入
力され、リフレッシュ制御回路４は、このリフレッシュ
コマンド信号ＡＲ１に基づいてリフレッシュ制御信号Ｒ
ＥＦ２を発生する。ここで、コマンドデコーダ２には、
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
および、ライトイネーブル信号／ＷＥが入力され、ま
た、ＣＬＫバッファ１には、クロックＣＬＫおよびクロ
ックイネーブル信号ＣＫＥが入力され、そして、アドレ
スバッファ３には、アドレス信号Ａ０〜Ａｋが入力され
ている。なお、リフレッシュコマンド（ＡＵＴＯ ＲＥ
ＦＲＥＳＨ）は、例えば、クロックイネーブル信号ＣＫ
Ｅおよびロウアドレスストローブ信号／ＲＡＳ等の組み
合わせとして外部から与えられる。
照して説明した従来の半導体記憶装置と同様に、外部か
らのリフレッシュコマンド（ＡＵＴＯ ＲＥＦＲＥＳ
Ｈ）が入力されると、コマンドデコーダ２からリフレッ
シュコマンド信号ＡＲ１がリフレッシュ制御回路４に入
力され、リフレッシュ制御回路４は、このリフレッシュ
コマンド信号ＡＲ１に基づいてリフレッシュ制御信号Ｒ
ＥＦ２を発生する。ここで、コマンドデコーダ２には、
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
および、ライトイネーブル信号／ＷＥが入力され、ま
た、ＣＬＫバッファ１には、クロックＣＬＫおよびクロ
ックイネーブル信号ＣＫＥが入力され、そして、アドレ
スバッファ３には、アドレス信号Ａ０〜Ａｋが入力され
ている。なお、リフレッシュコマンド（ＡＵＴＯ ＲＥ
ＦＲＥＳＨ）は、例えば、クロックイネーブル信号ＣＫ
Ｅおよびロウアドレスストローブ信号／ＲＡＳ等の組み
合わせとして外部から与えられる。
【００２３】リフレッシュアドレスカウンタ７は、リフ
レッシュ制御信号ＲＥＦ２が１回入力するとアドレスを
１つカウントアップするカウンタとして構成され、リフ
レッシュ制御信号ＲＥＦ２が入る毎にリフレッシュアド
レスＡＤＲ１を自動的に発生する。また、リフレッシュ
制御信号ＲＥＦ２はＡＮＤゲート１３にも供給され、比
較器１２の出力ＣＭＰとの論理積を取ってＲＡＳ系制御
回路８およびセレクタ１０にリフレッシュ制御信号ＲＥ
Ｆ１を供給するようになっている。ここで、比較器１２
の出力ＣＭＰは、セルフリフレッシュ時以外は、高レベ
ル『Ｈ』に固定される。
レッシュ制御信号ＲＥＦ２が１回入力するとアドレスを
１つカウントアップするカウンタとして構成され、リフ
レッシュ制御信号ＲＥＦ２が入る毎にリフレッシュアド
レスＡＤＲ１を自動的に発生する。また、リフレッシュ
制御信号ＲＥＦ２はＡＮＤゲート１３にも供給され、比
較器１２の出力ＣＭＰとの論理積を取ってＲＡＳ系制御
回路８およびセレクタ１０にリフレッシュ制御信号ＲＥ
Ｆ１を供給するようになっている。ここで、比較器１２
の出力ＣＭＰは、セルフリフレッシュ時以外は、高レベ
ル『Ｈ』に固定される。
【００２４】また、パワーダウン状態の場合、アクティ
ブ状態において外部からセルフリフレッシュコマンド
（ＳＥＬＦ ＲＥＦＲＥＳＨ）が供給されると、コマン
ドデコーダ２がセルフリフレッシュコマンド信号ＳＲ１
を発生してデバイスはパワーダウン状態となり、リフレ
ッシュ制御回路１０４は、制御信号ＳＲ２により発振器
（ＯＳＣ）５を起動させ、発振器５が発生するクロック
信号に基づいて、リフレッシュアドレスカウンタ７およ
びＡＮＤゲート１３に供給されるリフレッシュ制御信号
ＲＥＦ２を周期的に発生させる。
ブ状態において外部からセルフリフレッシュコマンド
（ＳＥＬＦ ＲＥＦＲＥＳＨ）が供給されると、コマン
ドデコーダ２がセルフリフレッシュコマンド信号ＳＲ１
を発生してデバイスはパワーダウン状態となり、リフレ
ッシュ制御回路１０４は、制御信号ＳＲ２により発振器
（ＯＳＣ）５を起動させ、発振器５が発生するクロック
信号に基づいて、リフレッシュアドレスカウンタ７およ
びＡＮＤゲート１３に供給されるリフレッシュ制御信号
ＲＥＦ２を周期的に発生させる。
【００２５】さらに、リフレッシュ制御信号ＲＥＦ１は
セレクタ１０に供給され、該リフレッシュ制御信号ＲＥ
Ｆ１が入力されると、リフレッシュアドレスカウンタ７
の出力であるリフレッシュアドレスＡＤＲ１を選択し、
また、それ以外の場合（リフレッシュ制御信号ＲＥＦ１
が入力されない場合）には、アドレスバッファ３の出力
である外部からのアドレスＡＤ１を選択し、それぞれア
ドレスラッチ１１に伝える。また、リフレッシュ制御信
号ＲＥＦ１は、ＲＡＳ系制御回路８にも供給され、アド
レスラッチ１１の出力により選択されたＤＲＡＭコア９
のワード線に接続されたメモリセルに対してリフレッシ
ュを行うようになっている。
セレクタ１０に供給され、該リフレッシュ制御信号ＲＥ
Ｆ１が入力されると、リフレッシュアドレスカウンタ７
の出力であるリフレッシュアドレスＡＤＲ１を選択し、
また、それ以外の場合（リフレッシュ制御信号ＲＥＦ１
が入力されない場合）には、アドレスバッファ３の出力
である外部からのアドレスＡＤ１を選択し、それぞれア
ドレスラッチ１１に伝える。また、リフレッシュ制御信
号ＲＥＦ１は、ＲＡＳ系制御回路８にも供給され、アド
レスラッチ１１の出力により選択されたＤＲＡＭコア９
のワード線に接続されたメモリセルに対してリフレッシ
ュを行うようになっている。
【００２６】本発明の第１実施例によれば、パワーダウ
ン時のリフレッシュの対象となるメモリセルのアドレス
情報をリフレッシュアドレスレジスタ６１に外部から設
定することによって、セルフリフレッシュにおいては、
リフレッシュアドレスレジスタ６１で指定した範囲内の
アドレスがリフレッシュアドレスカウンタ７から発生し
た場合だけ（データ保持の必要な領域だけ）をリフレッ
シュしてリフレッシュ動作の消費電力を低減することが
できる。
ン時のリフレッシュの対象となるメモリセルのアドレス
情報をリフレッシュアドレスレジスタ６１に外部から設
定することによって、セルフリフレッシュにおいては、
リフレッシュアドレスレジスタ６１で指定した範囲内の
アドレスがリフレッシュアドレスカウンタ７から発生し
た場合だけ（データ保持の必要な領域だけ）をリフレッ
シュしてリフレッシュ動作の消費電力を低減することが
できる。
【００２７】図４は本発明に係る半導体記憶装置の第２
実施例を示すブロック図であり、図５は図４の半導体記
憶装置におけるセルフリフレッシュ動作を説明するため
の図である。図４に示す本第２実施例は、前述した図２
に示す第１実施例において常に動作していたリフレッシ
ュアドレスカウンタ７（７ａ）の動作を制限してより一
層の消費電力の低減を図ったものである。図４におい
て、参照符合６ａはモードレジスタ、６１ａはリフレッ
シュアドレスレジスタ、６１１はリフレッシュアドレス
の最小値を格納するレジスタ、６１２はリフレッシュア
ドレスの最大値を格納するレジスタ、７ａはリフレッシ
ュアドレスカウンタ、１２ａは比較器、そして、１２１
はＯＲゲートを示している。
実施例を示すブロック図であり、図５は図４の半導体記
憶装置におけるセルフリフレッシュ動作を説明するため
の図である。図４に示す本第２実施例は、前述した図２
に示す第１実施例において常に動作していたリフレッシ
ュアドレスカウンタ７（７ａ）の動作を制限してより一
層の消費電力の低減を図ったものである。図４におい
て、参照符合６ａはモードレジスタ、６１ａはリフレッ
シュアドレスレジスタ、６１１はリフレッシュアドレス
の最小値を格納するレジスタ、６１２はリフレッシュア
ドレスの最大値を格納するレジスタ、７ａはリフレッシ
ュアドレスカウンタ、１２ａは比較器、そして、１２１
はＯＲゲートを示している。
【００２８】図４に示されるように、本第２実施例にお
いて、リフレッシュアドレスレジスタ６１ａに保持され
たリフレッシュアドレスの最小値（６１１）は、そのま
まリフレッシュアドレスカウンタ７ａに供給され、ま
た、リフレッシュアドレスレジスタ６１ａに保持された
リフレッシュアドレスの最大値（６１２）は、比較器１
２ａに供給されている。そして、比較器１２ａの出力信
号ＣＭＰおよびリフレッシュ制御回路４の出力であるセ
ルフリフレッシュ制御信号ＳＲ３は、ＯＲゲート１２１
により論理和が取られ、セット信号ＳＥＴとしてリフレ
ッシュアドレスカウンタ７ａに供給される。
いて、リフレッシュアドレスレジスタ６１ａに保持され
たリフレッシュアドレスの最小値（６１１）は、そのま
まリフレッシュアドレスカウンタ７ａに供給され、ま
た、リフレッシュアドレスレジスタ６１ａに保持された
リフレッシュアドレスの最大値（６１２）は、比較器１
２ａに供給されている。そして、比較器１２ａの出力信
号ＣＭＰおよびリフレッシュ制御回路４の出力であるセ
ルフリフレッシュ制御信号ＳＲ３は、ＯＲゲート１２１
により論理和が取られ、セット信号ＳＥＴとしてリフレ
ッシュアドレスカウンタ７ａに供給される。
【００２９】本第２実施例では、セルフリフレッシュモ
ードに入ると、まず、セルフリフレッシュ制御信号（パ
ルス信号）ＳＲ３が出力（１発発生）され、ＯＲゲート
１２１を介してセット信号ＳＥＴがリフレッシュアドレ
スカウンタ７ａに入力され、リフレッシュアドレスレジ
スタ６１ａに保持されたリフレッシュアドレスの最小値
（６１１：Ａｍ）がリフレッシュアドレスカウンタ７ａ
に初期値としてセットされる。次いで、セルフリフレッ
シュが開始され、アドレスＡｍから順次リフレッシュ動
作が行われる。そして、リフレッシュアドレスカウンタ
７ａの出力であるリフレッシュアドレスＡＤＲ１がリフ
レッシュアドレスレジスタ６１ａに保持されたリフレッ
シュアドレスの最大値（６１２：Ａｎ）に達すると、比
較器１２ａが出力信号（パルス信号）ＣＭＰを出力（１
発発生）する。この信号ＣＭＰは、ＯＲゲート１２１を
介してセット信号ＳＥＴとしてリフレッシュアドレスカ
ウンタ７ａに入力され、該リフレッシュアドレスレジス
タ７ａに初期値（Ａｍ）が再設定され、以後同様の動作
を繰り返す。これにより、リフレッシュアドレスカウン
タ７ａは、リフレッシュアドレスレジスタ６１ａに設定
されたアドレス範囲（Ａｍ〜Ａｎ）内だけで動作するこ
とになる。
ードに入ると、まず、セルフリフレッシュ制御信号（パ
ルス信号）ＳＲ３が出力（１発発生）され、ＯＲゲート
１２１を介してセット信号ＳＥＴがリフレッシュアドレ
スカウンタ７ａに入力され、リフレッシュアドレスレジ
スタ６１ａに保持されたリフレッシュアドレスの最小値
（６１１：Ａｍ）がリフレッシュアドレスカウンタ７ａ
に初期値としてセットされる。次いで、セルフリフレッ
シュが開始され、アドレスＡｍから順次リフレッシュ動
作が行われる。そして、リフレッシュアドレスカウンタ
７ａの出力であるリフレッシュアドレスＡＤＲ１がリフ
レッシュアドレスレジスタ６１ａに保持されたリフレッ
シュアドレスの最大値（６１２：Ａｎ）に達すると、比
較器１２ａが出力信号（パルス信号）ＣＭＰを出力（１
発発生）する。この信号ＣＭＰは、ＯＲゲート１２１を
介してセット信号ＳＥＴとしてリフレッシュアドレスカ
ウンタ７ａに入力され、該リフレッシュアドレスレジス
タ７ａに初期値（Ａｍ）が再設定され、以後同様の動作
を繰り返す。これにより、リフレッシュアドレスカウン
タ７ａは、リフレッシュアドレスレジスタ６１ａに設定
されたアドレス範囲（Ａｍ〜Ａｎ）内だけで動作するこ
とになる。
【００３０】ここで、第２実施例では、リフレッシュア
ドレスレジスタ６１ａに対してセルフリフレッシュの対
象となるメモリセルのアドレスの最小値Ａｍ（６１１）
および最大値Ａｎ（６１２）を保持するようにしている
が、例えば、最小値Ａｍだけ或いは最大値Ａｎだけを保
持するように構成してもよい。すなわち、リフレッシュ
アドレスレジスタ６１ａに対して最小値Ａｍ（６１１）
だけを格納した場合には、アドレスＡｍ〜Ａｋがセルフ
リフレッシュの対象となり、また、リフレッシュアドレ
スレジスタ６１ａに対して最大値Ａｎ（６１２）だけを
格納した場合には、アドレスＡ０〜Ａｎがセルフリフレ
ッシュの対象になる。
ドレスレジスタ６１ａに対してセルフリフレッシュの対
象となるメモリセルのアドレスの最小値Ａｍ（６１１）
および最大値Ａｎ（６１２）を保持するようにしている
が、例えば、最小値Ａｍだけ或いは最大値Ａｎだけを保
持するように構成してもよい。すなわち、リフレッシュ
アドレスレジスタ６１ａに対して最小値Ａｍ（６１１）
だけを格納した場合には、アドレスＡｍ〜Ａｋがセルフ
リフレッシュの対象となり、また、リフレッシュアドレ
スレジスタ６１ａに対して最大値Ａｎ（６１２）だけを
格納した場合には、アドレスＡ０〜Ａｎがセルフリフレ
ッシュの対象になる。
【００３１】なお、アクティブ状態でのリフレッシュ動
作においては、セルフリフレッシュ制御信号ＳＲ３およ
び比較器１２ａの出力信号ＣＭＰは出力されないため、
リフレッシュアドレスカウンタ７ａはＤＲＡＭコア９に
おける全てのメモリセルをリフレッシュするアドレスを
発生することになる。図６は本発明に係る半導体記憶装
置の第３実施例を示すブロック図である。図６におい
て、参照符合６ｂはモードレジスタ、６１ｂはリフレッ
シュアドレスレジスタ、６１１はリフレッシュアドレス
の最小値を格納するレジスタ、６１３はリフレッシュ回
数を格納するレジスタ、１２ｂは比較器、そして、１２
２はカウンタを示している。
作においては、セルフリフレッシュ制御信号ＳＲ３およ
び比較器１２ａの出力信号ＣＭＰは出力されないため、
リフレッシュアドレスカウンタ７ａはＤＲＡＭコア９に
おける全てのメモリセルをリフレッシュするアドレスを
発生することになる。図６は本発明に係る半導体記憶装
置の第３実施例を示すブロック図である。図６におい
て、参照符合６ｂはモードレジスタ、６１ｂはリフレッ
シュアドレスレジスタ、６１１はリフレッシュアドレス
の最小値を格納するレジスタ、６１３はリフレッシュ回
数を格納するレジスタ、１２ｂは比較器、そして、１２
２はカウンタを示している。
【００３２】図６に示す本第３実施例では、前述した第
１実施例および第２実施例におけるリフレッシュアドレ
スレジスタ６１（６１ａ）に保持するリフレッシュアド
レスの最大値（６１２）の代わりにリフレッシュ回数
（６１３）を格納するようにしたものである。すなわ
ち、図６に示されるように、本第３実施例では、リフレ
ッシュアドレスレジスタ６１ｂには、リフレッシュアド
レスの最小値（６１１：Ａｍ）とリフレッシュ回数（６
１３）が格納されるようになっており、カウンタ１２２
によりリフレッシュ回数（６１３）をカウントするよう
になっている。
１実施例および第２実施例におけるリフレッシュアドレ
スレジスタ６１（６１ａ）に保持するリフレッシュアド
レスの最大値（６１２）の代わりにリフレッシュ回数
（６１３）を格納するようにしたものである。すなわ
ち、図６に示されるように、本第３実施例では、リフレ
ッシュアドレスレジスタ６１ｂには、リフレッシュアド
レスの最小値（６１１：Ａｍ）とリフレッシュ回数（６
１３）が格納されるようになっており、カウンタ１２２
によりリフレッシュ回数（６１３）をカウントするよう
になっている。
【００３３】すなわち、本第３実施例では、セルフリフ
レッシュモードにおいて、リフレッシュアドレスカウン
タ７は、カウントアップを行ってリフレッシュアドレス
ＡＤＲ１を発生し、また、比較器１２ｂは、リフレッシ
ュアドレスＡＤＲ１とリフレッシュアドレスの最小値
（６１１：Ａｍ）とを比較し、一致したら出力信号ＣＭ
Ｐを発生する。カウンタ１２２は、信号ＣＭＰを受けて
高レベル『Ｈ』の出力信号Ｃ１を発生すると共に、リフ
レッシュ制御回路４の出力であるリフレッシュ制御信号
ＲＥＦ２の発生回数のカウントを開始し、リフレッシュ
アドレスレジスタ６１ｂの回数情報（６１３）と一致し
たら、信号Ｃ１を低レベル『Ｌ』に下げる。これによ
り、信号Ｃ１が高レベル『Ｈ』となる期間だけ、信号Ｒ
ＥＦ２がリフレッシュ制御信号ＲＥＦ１としてＲＡＳ系
制御回路８およびセレクタ１０に供給されることにな
る。なお、他の構成は、図２の第１実施例と同様であり
その説明は省略する。
レッシュモードにおいて、リフレッシュアドレスカウン
タ７は、カウントアップを行ってリフレッシュアドレス
ＡＤＲ１を発生し、また、比較器１２ｂは、リフレッシ
ュアドレスＡＤＲ１とリフレッシュアドレスの最小値
（６１１：Ａｍ）とを比較し、一致したら出力信号ＣＭ
Ｐを発生する。カウンタ１２２は、信号ＣＭＰを受けて
高レベル『Ｈ』の出力信号Ｃ１を発生すると共に、リフ
レッシュ制御回路４の出力であるリフレッシュ制御信号
ＲＥＦ２の発生回数のカウントを開始し、リフレッシュ
アドレスレジスタ６１ｂの回数情報（６１３）と一致し
たら、信号Ｃ１を低レベル『Ｌ』に下げる。これによ
り、信号Ｃ１が高レベル『Ｈ』となる期間だけ、信号Ｒ
ＥＦ２がリフレッシュ制御信号ＲＥＦ１としてＲＡＳ系
制御回路８およびセレクタ１０に供給されることにな
る。なお、他の構成は、図２の第１実施例と同様であり
その説明は省略する。
【００３４】なお、リフレッシュアドレスレジスタ６１
ｂに対しては、リフレッシュアドレスの最小値（６１
１）の代わりに最大値を格納するように構成し、そのリ
フレッシュアドレスの最大値から所定のリフレッシュ回
数（６１３）だけセルフリフレッシュを行うように構成
することもできる。図７は本発明に係る半導体記憶装置
の第４実施例を示すブロック図である。この図７に示す
第４実施例では、モードレジスタ６ｃのリフレッシュア
ドレスレジスタ６１ｃに対してリフレッシュ対象となる
ＤＲＡＭコア９におけるブロックアドレスを格納するよ
うになっている。
ｂに対しては、リフレッシュアドレスの最小値（６１
１）の代わりに最大値を格納するように構成し、そのリ
フレッシュアドレスの最大値から所定のリフレッシュ回
数（６１３）だけセルフリフレッシュを行うように構成
することもできる。図７は本発明に係る半導体記憶装置
の第４実施例を示すブロック図である。この図７に示す
第４実施例では、モードレジスタ６ｃのリフレッシュア
ドレスレジスタ６１ｃに対してリフレッシュ対象となる
ＤＲＡＭコア９におけるブロックアドレスを格納するよ
うになっている。
【００３５】例えば、ＤＲＡＭコア９が複数のメモリセ
ルブロックから構成されているとき、このＤＲＡＭコア
９の一部のメモリセルブロックだけをセルフリフレッシ
ュするのに有効なものである。そして、リフレッシュア
ドレスレジスタ６１ｃには、セルフリフレッシュの対象
となるブロック選択アドレスが格納され、また、リフレ
ッシュアドレスカウンタ７ｂは、ブロック選択に使用さ
れる上位ビットＨＢとブロック内でのワード線選択に用
いる下位ビットＬＢに分けて出力するようになってい
る。
ルブロックから構成されているとき、このＤＲＡＭコア
９の一部のメモリセルブロックだけをセルフリフレッシ
ュするのに有効なものである。そして、リフレッシュア
ドレスレジスタ６１ｃには、セルフリフレッシュの対象
となるブロック選択アドレスが格納され、また、リフレ
ッシュアドレスカウンタ７ｂは、ブロック選択に使用さ
れる上位ビットＨＢとブロック内でのワード線選択に用
いる下位ビットＬＢに分けて出力するようになってい
る。
【００３６】すなわち、セレクタ１４は、リフレッシュ
制御回路４からのセルフリフレッシュ制御信号ＳＲ２に
より、セルフリフレッシュモードではリフレッシュアド
レスレジスタ６１ｃのブロック選択アドレスを選択して
セレクタ１０に供給し、それ以外ではリフレッシュアド
レスカウンタ７ｂの上位ビットＨＢを選択してセレクタ
１０に供給するようになっている。
制御回路４からのセルフリフレッシュ制御信号ＳＲ２に
より、セルフリフレッシュモードではリフレッシュアド
レスレジスタ６１ｃのブロック選択アドレスを選択して
セレクタ１０に供給し、それ以外ではリフレッシュアド
レスカウンタ７ｂの上位ビットＨＢを選択してセレクタ
１０に供給するようになっている。
【００３７】ここで、前述した本発明の第１実施例〜第
４実施例では、セルフリフレッシュの対象となるメモリ
セルの個数はリフレッシュアドレスレジスタ６１（６１
ａ，６１ｂ，６１ｃ）の設定により可変である。すなわ
ち、第１実施例および第２実施例では、最小値および最
大値の設定により変えることができ、また、第３実施例
では、回数を変更すればよく、そして、第４実施例で
は、リフレッシュ対象ブロックアドレスを複数設定でき
るようにしておけばよい。
４実施例では、セルフリフレッシュの対象となるメモリ
セルの個数はリフレッシュアドレスレジスタ６１（６１
ａ，６１ｂ，６１ｃ）の設定により可変である。すなわ
ち、第１実施例および第２実施例では、最小値および最
大値の設定により変えることができ、また、第３実施例
では、回数を変更すればよく、そして、第４実施例で
は、リフレッシュ対象ブロックアドレスを複数設定でき
るようにしておけばよい。
【００３８】さらに、セルフリフレッシュの対象となる
各メモリセルは、所定の時間内に１回のリフレッシュを
行う必要があるが、第１実施例および第３実施例ではリ
フレッシュアドレスカウンタ７がセルフリフレッシュモ
ードにおいて所定の時間内に一周するように発振器５を
設計しておけばよいが、第２実施例および第４実施例で
はセルフリフレッシュの対象となるメモリセルの数が増
加すれば特定のメモリセルに対してセルフリフレッシュ
の実施される時間間隔が長くなってしまう。そこで、セ
ルフリフレッシュの対象となるメモリセルの数が増加し
た場合にはリフレッシュ制御信号ＲＥＦ１の発生頻度を
増加させる（セルフリフレッシュの対象となるメモリセ
ルの数が減少した場合にはリフレッシュ制御信号ＲＥＦ
１の発生頻度を低減させる) 必要がある。これに対応し
た実施例（第５実施例）が図８に示すものである。
各メモリセルは、所定の時間内に１回のリフレッシュを
行う必要があるが、第１実施例および第３実施例ではリ
フレッシュアドレスカウンタ７がセルフリフレッシュモ
ードにおいて所定の時間内に一周するように発振器５を
設計しておけばよいが、第２実施例および第４実施例で
はセルフリフレッシュの対象となるメモリセルの数が増
加すれば特定のメモリセルに対してセルフリフレッシュ
の実施される時間間隔が長くなってしまう。そこで、セ
ルフリフレッシュの対象となるメモリセルの数が増加し
た場合にはリフレッシュ制御信号ＲＥＦ１の発生頻度を
増加させる（セルフリフレッシュの対象となるメモリセ
ルの数が減少した場合にはリフレッシュ制御信号ＲＥＦ
１の発生頻度を低減させる) 必要がある。これに対応し
た実施例（第５実施例）が図８に示すものである。
【００３９】図８は本発明に係る半導体記憶装置の第５
実施例を示すブロック図であり、参照符合５１は分周器
を示している。図８に示されるように、本第５実施例で
は、発振器５の出力を分周器５１で分周してリフレッシ
ュ制御回路４に供給するようになっている。リフレッシ
ュアドレスレジスタ６１ｃにはセルフリフレッシュの対
象となるメモリセルブロックの個数の情報が格納されて
おり、これに応じて分周器５１の分周率を変更するよう
になっている。具体的に、例えば、セルフリフレッシュ
の対象となるメモリセルブロック数が４個、２個および
１個の場合、分周器５１の出力（周波数）は、メモリセ
ルブロック数が４個の場合のを基準（１倍）とすると、
メモリセルブロック数が２個および１個のときそれぞれ
基準周波数の１／２倍および１／４倍となるようにす
る。これによりリフレッシュアドレスカウンタ７等を必
要最小限の周波数ので駆動することによりより一層消費
電力を低減することが可能になる。
実施例を示すブロック図であり、参照符合５１は分周器
を示している。図８に示されるように、本第５実施例で
は、発振器５の出力を分周器５１で分周してリフレッシ
ュ制御回路４に供給するようになっている。リフレッシ
ュアドレスレジスタ６１ｃにはセルフリフレッシュの対
象となるメモリセルブロックの個数の情報が格納されて
おり、これに応じて分周器５１の分周率を変更するよう
になっている。具体的に、例えば、セルフリフレッシュ
の対象となるメモリセルブロック数が４個、２個および
１個の場合、分周器５１の出力（周波数）は、メモリセ
ルブロック数が４個の場合のを基準（１倍）とすると、
メモリセルブロック数が２個および１個のときそれぞれ
基準周波数の１／２倍および１／４倍となるようにす
る。これによりリフレッシュアドレスカウンタ７等を必
要最小限の周波数ので駆動することによりより一層消費
電力を低減することが可能になる。
【００４０】以上の説明は、半導体記憶装置としてＤＲ
ＡＭ（ＳＤＲＡＭ）を例として説明したが、本発明は、
例えば、シンクリンクＤＲＡＭやラムバスＤＲＡＭ（Ｒ
ＤＲＡＭ）等のメモリセルの記憶保持のために定期的な
リフレッシュ動作を必要とする他の様々な半導体記憶装
置に対しても適用することができる。
ＡＭ（ＳＤＲＡＭ）を例として説明したが、本発明は、
例えば、シンクリンクＤＲＡＭやラムバスＤＲＡＭ（Ｒ
ＤＲＡＭ）等のメモリセルの記憶保持のために定期的な
リフレッシュ動作を必要とする他の様々な半導体記憶装
置に対しても適用することができる。
【００４１】
【発明の効果】以上、詳述したように、本発明によれ
ば、データを保持する必要な領域だけをリフレッシュす
ることにより、リフレッシュ動作の消費電力を低減し、
パワーダウン状態における消費電力を大幅に削減するこ
とが可能な半導体記憶装置を提供することができる。
ば、データを保持する必要な領域だけをリフレッシュす
ることにより、リフレッシュ動作の消費電力を低減し、
パワーダウン状態における消費電力を大幅に削減するこ
とが可能な半導体記憶装置を提供することができる。
【図１】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図２】本発明に係る半導体記憶装置の第１実施例を示
すブロック図である。
すブロック図である。
【図３】図２の半導体記憶装置におけるセルフリフレッ
シュ動作を説明するための図である。
シュ動作を説明するための図である。
【図４】本発明に係る半導体記憶装置の第２実施例を示
すブロック図である。
すブロック図である。
【図５】図４の半導体記憶装置におけるセルフリフレッ
シュ動作を説明するための図である。
シュ動作を説明するための図である。
【図６】本発明に係る半導体記憶装置の第３実施例を示
すブロック図である。
すブロック図である。
【図７】本発明に係る半導体記憶装置の第４実施例を示
すブロック図である。
すブロック図である。
【図８】本発明に係る半導体記憶装置の第５実施例を示
すブロック図である。
すブロック図である。
１…クロックバッファ（ＣＬＫバッファ） ２…コマンドデコーダ ３…アドレスバッファ ４…リフレッシュ制御回路 ５…発振器（ＯＳＣ） ６，６ａ，６ｂ，６ｃ，６ｄ…モードレジスタ ７，７ａ，７ｂ…リフレッシュアドレスカウンタ ８…ＲＡＳ系制御回路 ９…ＤＲＡＭコア １０，１４…セレクタ １１…アドレスラッチ １２，１２ａ，１２ｂ…比較器 １３…ＡＮＤゲート ５１…分周器 ６１，６１ａ，６１ｂ，６１ｃ，６１ｄ…リフレッシュ
アドレスレジスタ １２１…ＯＲゲート １２２…カウンタ
アドレスレジスタ １２１…ＯＲゲート １２２…カウンタ
Claims (5)
- 【請求項１】 メモリセルの記憶保持のために定期的に
リフレッシュを必要とする半導体記憶装置であって、 全てのメモリセルをリフレッシュする第１のリフレッシ
ュモードと、 少なくとも一部のメモリセルをリフレッシュする第２の
リフレッシュモードとを備えることを特徴とする半導体
記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、該半導体記憶装置は、 前記第２のリフレッシュモードでリフレッシュの対象と
なるメモリセルのアドレス情報を格納するリフレッシュ
アドレスレジスタを備えることを特徴とする半導体記憶
装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、該半導体記憶装置は、 リフレッシュアドレスを発生するリフレッシュアドレス
カウンタと、 前記リフレッシュアドレスおよび前記リフレッシュアド
レスレジスタに格納された情報を比較する比較器とを備
え、 前記第１のリフレッシュモードにおいては、前記リフレ
ッシュアドレスカウンタが発生する各リフレッシュアド
レスに対してリフレッシュを行い、 前記第２のリフレッシュモードにおいては、前記比較器
の比較結果に従ってリフレッシュを行うことを特徴とす
る半導体記憶装置。 - 【請求項４】 請求項２に記載の半導体記憶装置におい
て、該半導体記憶装置は、 リフレッシュアドレスを発生するリフレッシュアドレス
カウンタを備え、 前記第１および第２のリフレッシュモードにおいては、
前記リフレッシュカウンタが発生する各リフレッシュア
ドレスに対してリフレッシュを行い、 前記第２のリフレッシュモードにおいては、前記リフレ
ッシュアドレスレジスタに格納された情報に従って前記
リフレッシュアドレスカウンタのカウント範囲を制限す
ることを特徴とする半導体記憶装置。 - 【請求項５】 請求項２に記載の半導体記憶装置におい
て、前記半導体記憶装置は、 第１のリフレッシュアドレスをカウントするリフレッシ
ュアドレスカウンタと、 該リフレッシュアドレスカウンタの出力の少なくとも一
部、および、前記リフレッシュアドレスレジスタに格納
された情報から第２のリフレッシュアドレスを生成する
リフレッシュアドレス生成器とを備え、 前記第１のリフレッシュモードにおいては、前記第１の
リフレッシュアドレスに対してリフレッシュを行い、 前記第２のリフレッシュモードにおいては、前記第２の
リフレッシュアドレスに対してリフレッシュを行うこと
を特徴とする半導体記憶装置。
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