JP2000299624A - スイッチングデバイス - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B47/00—Circuit arrangements for operating light sources in general, i.e. where the type of light source is not relevant
- H05B47/20—Responsive to malfunctions or to light source life; for protection
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- Circuit Arrangement For Electric Light Sources In General (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 シャント抵抗を用いず、ランプ負荷の断線を
検出する機能を備えたスイッチングデバイスを提供す
る。 【解決手段】 第１（ドレイン）、第２（ソース）の主
電極及び制御電極（ゲート）とを有する第１半導体素子
ＱＡと、第１の半導体素子の第１の主電極、制御電極に
それぞれ接続された第１の主電極（ドレイン）、制御電
極（ゲート）と抵抗と定電流源を並列接続した回路に接
続された第２の主電極（ソース）とを有する第２の半導
体素子ＱＢと、第１及び第２の半導体素子ＱＡ，ＱＢの
それぞれの第２主電極（ソース）間の電位差を比較する
比較手段ＣＭＰ１とからなり、第１の半導体素子ＱＡの
第２主電極（ソース）の電位が第２の半導体素子の第２
主電極（ソース）の電位を上回ったときランプ負荷に断
線が発生したと判定することを特徴とするスイッチング
デバイス。
検出する機能を備えたスイッチングデバイスを提供す
る。 【解決手段】 第１（ドレイン）、第２（ソース）の主
電極及び制御電極（ゲート）とを有する第１半導体素子
ＱＡと、第１の半導体素子の第１の主電極、制御電極に
それぞれ接続された第１の主電極（ドレイン）、制御電
極（ゲート）と抵抗と定電流源を並列接続した回路に接
続された第２の主電極（ソース）とを有する第２の半導
体素子ＱＢと、第１及び第２の半導体素子ＱＡ，ＱＢの
それぞれの第２主電極（ソース）間の電位差を比較する
比較手段ＣＭＰ１とからなり、第１の半導体素子ＱＡの
第２主電極（ソース）の電位が第２の半導体素子の第２
主電極（ソース）の電位を上回ったときランプ負荷に断
線が発生したと判定することを特徴とするスイッチング
デバイス。
Description
【０００１】
【発明の属する技術分野】本発明は、ランプ負荷の断線
検出機能を備えたランプ負荷スイッチングデバイスに関
する。
検出機能を備えたランプ負荷スイッチングデバイスに関
する。
【０００２】
【従来の技術】従来のランプ負荷の断線検出機能を備え
たランプ負荷スイッチングデバイス（電力用半導体装
置）としては、例えば図３に示すようなものがある。ス
イッチングデバイスいわゆる電源供給装置は、自動車に
おいてバッテリからの電源を選択的に各負荷に供給し
て、負荷への電力供給をＦＥＴＱＦにより制御する装置
である。電源供給制御装置は、出力電圧ＶＢを供給する
電源１０１にシャント抵抗ＲＳの一端が接続され、その
他端にＦＥＴＱＦのドレイン端子Ｄが接続されている。
さらに、ＦＥＴＱＦのソース端子Ｓには、ランプ負荷１
０２が接続されている。電源供給制御装置は、さらに、
シャント抵抗ＲＳを流れる電流を検出してＦＥＴＱＦの
駆動を制御するドライバ９０１と、ドライバ９０１でモ
ニタした電流値に基づいてＦＥＴＱＦに過電流が流れた
か否か、ランプが断線したか否かを検出するＡ／Ｄ変換
器９０２及びマイコン（ＣＰＵ）９０３を備えている。
また、ＦＥＴＱＦは過熱遮断機能を備えた温度センサー
内蔵ＦＥＴであることもある。
たランプ負荷スイッチングデバイス（電力用半導体装
置）としては、例えば図３に示すようなものがある。ス
イッチングデバイスいわゆる電源供給装置は、自動車に
おいてバッテリからの電源を選択的に各負荷に供給し
て、負荷への電力供給をＦＥＴＱＦにより制御する装置
である。電源供給制御装置は、出力電圧ＶＢを供給する
電源１０１にシャント抵抗ＲＳの一端が接続され、その
他端にＦＥＴＱＦのドレイン端子Ｄが接続されている。
さらに、ＦＥＴＱＦのソース端子Ｓには、ランプ負荷１
０２が接続されている。電源供給制御装置は、さらに、
シャント抵抗ＲＳを流れる電流を検出してＦＥＴＱＦの
駆動を制御するドライバ９０１と、ドライバ９０１でモ
ニタした電流値に基づいてＦＥＴＱＦに過電流が流れた
か否か、ランプが断線したか否かを検出するＡ／Ｄ変換
器９０２及びマイコン（ＣＰＵ）９０３を備えている。
また、ＦＥＴＱＦは過熱遮断機能を備えた温度センサー
内蔵ＦＥＴであることもある。
【０００３】図３において、ＺＤ１はＦＥＴＱＦのゲー
ト端子Ｇとソース端子Ｓ間を１２Ｖに保って、パワーデ
バイスＱＦのゲートに過電圧が印加されようとした場合
にこれをバイパスさせるツェナーダイオードである。ド
ライバ９０１は、電流モニタ回路としての差動増幅器９
１１，９１３と電流制限回路としての差動増幅器９１２
と、チャージポンプ回路９１５と、マイコン９０３から
のオン／オフ制御信号および電流制限回路からの過電流
判定結果に基づき、内部抵抗ＲＧ（図示されていない）
を介してＦＥＴＱＦのゲートを駆動する駆動回路９１４
を備えて構成されている。シャント抵抗ＲＳに発生する
電圧降下を差動増幅器９１１、９１３、Ａ／Ｄ変換器９
０２を通してマイコン（ＣＰＵ）９０３が読み取り、正
常電流値を超えたときは過電流と判定し、正常電流値を
下回ったときはランプ断線と判定している。
ト端子Ｇとソース端子Ｓ間を１２Ｖに保って、パワーデ
バイスＱＦのゲートに過電圧が印加されようとした場合
にこれをバイパスさせるツェナーダイオードである。ド
ライバ９０１は、電流モニタ回路としての差動増幅器９
１１，９１３と電流制限回路としての差動増幅器９１２
と、チャージポンプ回路９１５と、マイコン９０３から
のオン／オフ制御信号および電流制限回路からの過電流
判定結果に基づき、内部抵抗ＲＧ（図示されていない）
を介してＦＥＴＱＦのゲートを駆動する駆動回路９１４
を備えて構成されている。シャント抵抗ＲＳに発生する
電圧降下を差動増幅器９１１、９１３、Ａ／Ｄ変換器９
０２を通してマイコン（ＣＰＵ）９０３が読み取り、正
常電流値を超えたときは過電流と判定し、正常電流値を
下回ったときはランプ断線と判定している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視できないという問題点があ
る。
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視できないという問題点があ
る。
【０００５】また、シャント抵抗ＲＳやＡ／Ｄ変換器９
０２、マイコン９０３等が必要であるため、大きな実装
スペースが必要であり、またこれらの比較的高価な物品
により装置コストが高くなってしまうという問題点もあ
る。
０２、マイコン９０３等が必要であるため、大きな実装
スペースが必要であり、またこれらの比較的高価な物品
により装置コストが高くなってしまうという問題点もあ
る。
【０００６】本発明の目的は、電流検出を行うために電
力の供給経路に直接接続されるシャント抵抗を不要とし
て装置の熱損失を抑え、ランプ負荷の断線検出機能を備
え、かつ、集積化が容易で安価な半導体スイッチングデ
バイスを提供することにある。
力の供給経路に直接接続されるシャント抵抗を不要とし
て装置の熱損失を抑え、ランプ負荷の断線検出機能を備
え、かつ、集積化が容易で安価な半導体スイッチングデ
バイスを提供することにある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めの本発明の特徴は、第１、第２の主電極及び制御電極
とを有し第２の主電極に複数個のランプ負荷が接続され
た第１の半導体素子と、この第１の半導体素子の第１の
主電極、制御電極にそれぞれ接続された第１の主電極、
制御電極と抵抗と定電流源を並列接続した回路に接続さ
れた第２の主電極とを有する第２の半導体素子と、第１
及び第２の半導体素子のそれぞれの第２の主電極間の電
位差を比較する比較手段とからなり、第１の半導体素子
の第２の主電極の電位が前記第２の半導体素子の第２の
主電極の電位を上回ったときランプ負荷に断線が発生し
たと判定するスイッチングデバイスであることである。
ここで、第１と第２の半導体素子としては、ＦＥＴや静
電誘導型トランジスタ（ＳＩＴ）あるいはバイポーラト
ランジスタ（ＢＪＴ）が使用可能である。また、エミッ
タスイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイ
リスタ（ＭＣＴ）等のＭＯＳ複合型デバイスやＩＧＢＴ
等の他の絶縁ゲート型パワーデバイスが使用可能であ
る。これらの半導体素子はｎチャネル型でもｐチャネル
型でもかまわない。また「第１の主電極」とは、ＢＪＴ
やＩＧＢＴにおいてはエミッタ電極又はコレクタ電極の
いずれか一方、ＭＯＳＦＥＴやＭＯＳＳＩＴ等のＩＧＦ
ＥＴにおいてはソース電極又はドレイン電極のいずれか
一方を意味する。「第２の主電極」とは、ＢＪＴやＩＧ
ＢＴにおいては上記第１主電極とはならないエミッタ電
極又はコレクタ電極のいずれか一方、ＩＧＦＥＴにおい
ては上記第１主電極とはならないソース電極又はドレイ
ン電極のいずれか一方を意味する。すなわち、第１主電
極が、エミッタ電極であれば、第２主電極はコレクタ電
極であり、第１主電極がソース電極であれば、第２主電
極はドレイン電極である。また、「制御電極」とはＢＪ
Ｔのベース電極、ＩＧＢＴ及びＩＧＦＥＴのゲート電極
を意味することは勿論である。
めの本発明の特徴は、第１、第２の主電極及び制御電極
とを有し第２の主電極に複数個のランプ負荷が接続され
た第１の半導体素子と、この第１の半導体素子の第１の
主電極、制御電極にそれぞれ接続された第１の主電極、
制御電極と抵抗と定電流源を並列接続した回路に接続さ
れた第２の主電極とを有する第２の半導体素子と、第１
及び第２の半導体素子のそれぞれの第２の主電極間の電
位差を比較する比較手段とからなり、第１の半導体素子
の第２の主電極の電位が前記第２の半導体素子の第２の
主電極の電位を上回ったときランプ負荷に断線が発生し
たと判定するスイッチングデバイスであることである。
ここで、第１と第２の半導体素子としては、ＦＥＴや静
電誘導型トランジスタ（ＳＩＴ）あるいはバイポーラト
ランジスタ（ＢＪＴ）が使用可能である。また、エミッ
タスイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイ
リスタ（ＭＣＴ）等のＭＯＳ複合型デバイスやＩＧＢＴ
等の他の絶縁ゲート型パワーデバイスが使用可能であ
る。これらの半導体素子はｎチャネル型でもｐチャネル
型でもかまわない。また「第１の主電極」とは、ＢＪＴ
やＩＧＢＴにおいてはエミッタ電極又はコレクタ電極の
いずれか一方、ＭＯＳＦＥＴやＭＯＳＳＩＴ等のＩＧＦ
ＥＴにおいてはソース電極又はドレイン電極のいずれか
一方を意味する。「第２の主電極」とは、ＢＪＴやＩＧ
ＢＴにおいては上記第１主電極とはならないエミッタ電
極又はコレクタ電極のいずれか一方、ＩＧＦＥＴにおい
ては上記第１主電極とはならないソース電極又はドレイ
ン電極のいずれか一方を意味する。すなわち、第１主電
極が、エミッタ電極であれば、第２主電極はコレクタ電
極であり、第１主電極がソース電極であれば、第２主電
極はドレイン電極である。また、「制御電極」とはＢＪ
Ｔのベース電極、ＩＧＢＴ及びＩＧＦＥＴのゲート電極
を意味することは勿論である。
【０００８】本発明の特徴は、ランプ負荷が正常状態の
ときに第１の半導体素子に流れる電流値と断線状態のと
きの電流値のほぼ中間の電流が流れているときに、第１
及び第２の半導体素子の第２の主電極間の電位差がゼロ
となる抵抗の抵抗値及び定電流源の電流値であることに
より一層効果的である。
ときに第１の半導体素子に流れる電流値と断線状態のと
きの電流値のほぼ中間の電流が流れているときに、第１
及び第２の半導体素子の第２の主電極間の電位差がゼロ
となる抵抗の抵抗値及び定電流源の電流値であることに
より一層効果的である。
【０００９】ランプ負荷の断線検出はランプ負荷電流の
大きさを判定して行う。ランプ負荷が正常状態のときの
電流値と断線状態のときの電流値のほぼ中間の電流値を
ＩＤＡＳとするとＩＤＡＳが断線判定電流値となる。半
導体スイッチングデバイスを構成する第１の半導体素子
として例えばパワーＭＯＳＦＥＴを使用した場合、電力
供給経路の一部を成すパワーＭＯＳＦＥＴの端子間電極
（ドレイン−ソース間電圧）はオン抵抗をＲｏｎＡ、ド
レイン電流をＩＤＡとするとＲｏｎＡ×ＩＤＡで表され
る。一方第２の半導体素子の端子間電圧についても、オ
ン抵抗をＲｏｎＢ、ドレイン電流をＩＤＢとするとＲｏ
ｎＢ×ＩＤＢで表される。第１および第２の半導体素子
のドレイン間、ゲート間を接続し、かつ、第１の半導体
素子にＩＤＡＳが流れているとき第１及び第２の半導体
素子のソース（第２主電極）間の電位差がゼロとなるよ
うに第２半導体素子の電流値ＩＤＢを設定しておけば、
式（１）となり、 ＲｏｎＢ×ＩＤＢ＝ＲｏｎＡ×ＩＤＡＳ …（１） ランプ負荷が正常なときは式（２）となり、 ＲｏｎＡ×ＩＤＡ＞ＲｏｎＢ×ＩＤＳ …（２） ランプ負荷に断線が発生するとＩＤＡが小さくなるため
式（３）となる。
大きさを判定して行う。ランプ負荷が正常状態のときの
電流値と断線状態のときの電流値のほぼ中間の電流値を
ＩＤＡＳとするとＩＤＡＳが断線判定電流値となる。半
導体スイッチングデバイスを構成する第１の半導体素子
として例えばパワーＭＯＳＦＥＴを使用した場合、電力
供給経路の一部を成すパワーＭＯＳＦＥＴの端子間電極
（ドレイン−ソース間電圧）はオン抵抗をＲｏｎＡ、ド
レイン電流をＩＤＡとするとＲｏｎＡ×ＩＤＡで表され
る。一方第２の半導体素子の端子間電圧についても、オ
ン抵抗をＲｏｎＢ、ドレイン電流をＩＤＢとするとＲｏ
ｎＢ×ＩＤＢで表される。第１および第２の半導体素子
のドレイン間、ゲート間を接続し、かつ、第１の半導体
素子にＩＤＡＳが流れているとき第１及び第２の半導体
素子のソース（第２主電極）間の電位差がゼロとなるよ
うに第２半導体素子の電流値ＩＤＢを設定しておけば、
式（１）となり、 ＲｏｎＢ×ＩＤＢ＝ＲｏｎＡ×ＩＤＡＳ …（１） ランプ負荷が正常なときは式（２）となり、 ＲｏｎＡ×ＩＤＡ＞ＲｏｎＢ×ＩＤＳ …（２） ランプ負荷に断線が発生するとＩＤＡが小さくなるため
式（３）となる。
【００１０】 ＲｏｎＡ×ＩＤＡ＜ＲｏｎＢ×ＩＤＢ …（３） すなわち第１及び第２の半導体素子のソース（第２主電
極）間の電位差を見ればランプの断線有無を判定出来る
ことになる。
極）間の電位差を見ればランプの断線有無を判定出来る
ことになる。
【００１１】ＩＤＢは次式（４）で表される。
【００１２】 ＩＤＢ＝（ＲｏｎＡ／ＲｏｎＢ）ＩＤＡＳ …（４） ＩＤＡＳは電源電圧が変わると変化する。電源電圧が大
きくなるに連れてＩＤＡＳは増加するが、電源電圧が増
大するとランプフィラメントの温度も上昇し、フィラメ
ント抵抗が増大するので、ＩＤＡＳと電源電圧は単純な
比例関係にはならない。このため、上記式（４）を満足
するＩＤＢを実現するために抵抗と定電流源を並列接続
した回路を第２半導体素子のソースとＧＮＤ間に挿入し
ている。
きくなるに連れてＩＤＡＳは増加するが、電源電圧が増
大するとランプフィラメントの温度も上昇し、フィラメ
ント抵抗が増大するので、ＩＤＡＳと電源電圧は単純な
比例関係にはならない。このため、上記式（４）を満足
するＩＤＢを実現するために抵抗と定電流源を並列接続
した回路を第２半導体素子のソースとＧＮＤ間に挿入し
ている。
【００１３】本発明の特徴は、第１と第２の半導体素
子、比較手段及び定電流源が同一半導体基板上に集積化
されていることにより一層効果的である。さらに、駆動
回路が集積化されていてもよい。このことにより、モノ
リシック・パワーＩＣが構成でき、極めて軽量・小型な
半導体装置が実現出来る。また、第１と第２の半導体素
子の電気特性の相違を小さくすることができる。
子、比較手段及び定電流源が同一半導体基板上に集積化
されていることにより一層効果的である。さらに、駆動
回路が集積化されていてもよい。このことにより、モノ
リシック・パワーＩＣが構成でき、極めて軽量・小型な
半導体装置が実現出来る。また、第１と第２の半導体素
子の電気特性の相違を小さくすることができる。
【００１４】本発明の特徴は、第１及び第２の半導体素
子はそれぞれ同一特性を有するＦＥＴを複数個並列接続
した構成とし、第１半導体素子のＦＥＴの個数より第２
半導体素子のＦＥＴの個数の方が少ないことにより一層
効果的である。
子はそれぞれ同一特性を有するＦＥＴを複数個並列接続
した構成とし、第１半導体素子のＦＥＴの個数より第２
半導体素子のＦＥＴの個数の方が少ないことにより一層
効果的である。
【００１５】第１及び第２半導体素子は同一特性のＦＥ
Ｔを複数個並列接続して構成されている。ＦＥＴのオン
抵抗をＲｆｅｔとし、第１及び第２半導体素子のＦＥＴ
の個数をそれぞれＮ１，Ｎ２とすると第１及び第２半導
体素子のオン抵抗ＲｏｎＡ、ＲｏｎＢは式（５）と
（６）となる。
Ｔを複数個並列接続して構成されている。ＦＥＴのオン
抵抗をＲｆｅｔとし、第１及び第２半導体素子のＦＥＴ
の個数をそれぞれＮ１，Ｎ２とすると第１及び第２半導
体素子のオン抵抗ＲｏｎＡ、ＲｏｎＢは式（５）と
（６）となる。
【００１６】 ＲｏｎＡ＝Ｒｆｅｔ／Ｎ１ …（５） ＲｏｎＢ＝Ｒｆｅｔ／Ｎ２ …（６） これらを式（４）に代入すると式（７）となる。
【００１７】 ＩＤＢ＝（Ｎ２／Ｎ１）ＩＤＡＳ …（７） ＩＤＢとＩＤＡＳはＦＥＴの個数の比だけで関係付けら
れ、Ｒｆｅｔに無関係となる。すなわちＲｆｅｔの温度
ドリフト、及び製造ロット間のバラツキの影響を受けな
いことになり、これが断線判定の精度を高める根拠にな
っている。なお、Ｎ１＞Ｎ２に設定されるのでＩＤＢ＜
ＩＤＡとなる。
れ、Ｒｆｅｔに無関係となる。すなわちＲｆｅｔの温度
ドリフト、及び製造ロット間のバラツキの影響を受けな
いことになり、これが断線判定の精度を高める根拠にな
っている。なお、Ｎ１＞Ｎ２に設定されるのでＩＤＢ＜
ＩＤＡとなる。
【００１８】したがって、電流検出を行うために電力の
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、マイコン
が不要となり、回路構成がシンプルになるため、実装ス
ペースを縮小できるとともに、装置コストを大幅に削減
可能である。
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、マイコン
が不要となり、回路構成がシンプルになるため、実装ス
ペースを縮小できるとともに、装置コストを大幅に削減
可能である。
【００１９】第１の半導体素子は、例えば、複数個のユ
ニットセル（単位セル）が並列接続されたマルチ・チャ
ネル構造のパワーデバイスを採用することが可能であ
る。そして、第２の半導体素子の電流容量が第１の半導
体素子の電流容量よりも小さくなるように、それぞれの
半導体素子を構成する並列接続のユニットセル数を調整
して、分流比を決めればよい。例えば、第２の半導体素
子のユニットセル数１に対して、第１の半導体素子のユ
ニットセル数を１０００となるように構成することによ
り、第２の半導体素子と第１の半導体素子のチャネル幅
Ｗの比を１：１０００として分流比を決めることが出来
る。このような回路規定を設定することにより、第２の
半導体素子の回路構成を小型化できる。
ニットセル（単位セル）が並列接続されたマルチ・チャ
ネル構造のパワーデバイスを採用することが可能であ
る。そして、第２の半導体素子の電流容量が第１の半導
体素子の電流容量よりも小さくなるように、それぞれの
半導体素子を構成する並列接続のユニットセル数を調整
して、分流比を決めればよい。例えば、第２の半導体素
子のユニットセル数１に対して、第１の半導体素子のユ
ニットセル数を１０００となるように構成することによ
り、第２の半導体素子と第１の半導体素子のチャネル幅
Ｗの比を１：１０００として分流比を決めることが出来
る。このような回路規定を設定することにより、第２の
半導体素子の回路構成を小型化できる。
【００２０】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態としてスイッチングデバイスを説明する。以
下の図面の記載において、同一又は類似の部分には同一
又は類似の符号を付している。
実施の形態としてスイッチングデバイスを説明する。以
下の図面の記載において、同一又は類似の部分には同一
又は類似の符号を付している。
【００２１】本発明の実施の形態に係るランプ負荷等の
断線検出機能付きスイッチングデバイスは、図１に示す
ように、主デバイス（パワーデバイス）となる第１の半
導体素子ＱＡとこの主デバイス（第１の半導体素子）Ｑ
Ａの過小電流を検知して、ランプ負荷の断線を検知し、
出力する回路とを同一基板上に集積化した半導体集積回
路である。基板としてセラミック、ガラスエポキシ等の
絶縁性基板や絶縁金属基板等を用いたハイブリッドＩＣ
の形態でも良いが、より好ましくは、同一半導体基板
（同一チップ）上にモノリシックに集積したパワーＩＣ
とすればよい。
断線検出機能付きスイッチングデバイスは、図１に示す
ように、主デバイス（パワーデバイス）となる第１の半
導体素子ＱＡとこの主デバイス（第１の半導体素子）Ｑ
Ａの過小電流を検知して、ランプ負荷の断線を検知し、
出力する回路とを同一基板上に集積化した半導体集積回
路である。基板としてセラミック、ガラスエポキシ等の
絶縁性基板や絶縁金属基板等を用いたハイブリッドＩＣ
の形態でも良いが、より好ましくは、同一半導体基板
（同一チップ）上にモノリシックに集積したパワーＩＣ
とすればよい。
【００２２】このパワーＩＣは、電圧ＶＢを供給する電
源１０１と複数のランプから成るランプ負荷１０２（図
１ではランプ２個の場合を示す）との間に接続されて動
作する。図１においては、第１の半導体素子（パワーデ
バイス）として、ＮチャンネルＭＯＳＦＥＴＱＡを用い
ている。ＭＯＳＦＥＴＱＡは同一特性のＦＥＴをＮ１個
並列に接続して構成され、第１の主電極（ドレイン）、
第２の主電極（ソース）及び制御電極（ゲート）とを有
する。
源１０１と複数のランプから成るランプ負荷１０２（図
１ではランプ２個の場合を示す）との間に接続されて動
作する。図１においては、第１の半導体素子（パワーデ
バイス）として、ＮチャンネルＭＯＳＦＥＴＱＡを用い
ている。ＭＯＳＦＥＴＱＡは同一特性のＦＥＴをＮ１個
並列に接続して構成され、第１の主電極（ドレイン）、
第２の主電極（ソース）及び制御電極（ゲート）とを有
する。
【００２３】第２の半導体素子ＱＢは、ＱＡの構成要素
であるＦＥＴと同じ特性のＦＥＴをＮ２個並列接続して
構成され、同じように第１の主電極（ドレイン）、第２
の主電極（ソース）及び制御電極（ゲート）とを有す
る。第１，第２の半導体素子のドレイン間、ゲート間は
結合されている。図１の点線で囲った範囲がパワーＩＣ
１１０を示し、パワーＩＣ１１０は、第１，第２の半導
体素子ＱＡ，ＱＢ以外に、ＱＡ，ＱＢのソース電位を比
較する比較手段（ＣＭＰ１）と、この比較手段（ＣＭＰ
１）の出力を外部に出す出力端子と、ＱＡ及びＱＢのゲ
ートに制御電圧を供給する制御電圧供給手段となる駆動
回路１１１と、定電流源回路とを少なくとも具備してい
る。第２半導体素子ＱＢのソースと接地電位（ＧＮＤ）
間に挿入する抵抗ＲｒはパワーＩＣ１１０の外部に設置
する。これは抵抗値の精度確保と断線判定値の変更を容
易にするためである。
であるＦＥＴと同じ特性のＦＥＴをＮ２個並列接続して
構成され、同じように第１の主電極（ドレイン）、第２
の主電極（ソース）及び制御電極（ゲート）とを有す
る。第１，第２の半導体素子のドレイン間、ゲート間は
結合されている。図１の点線で囲った範囲がパワーＩＣ
１１０を示し、パワーＩＣ１１０は、第１，第２の半導
体素子ＱＡ，ＱＢ以外に、ＱＡ，ＱＢのソース電位を比
較する比較手段（ＣＭＰ１）と、この比較手段（ＣＭＰ
１）の出力を外部に出す出力端子と、ＱＡ及びＱＢのゲ
ートに制御電圧を供給する制御電圧供給手段となる駆動
回路１１１と、定電流源回路とを少なくとも具備してい
る。第２半導体素子ＱＢのソースと接地電位（ＧＮＤ）
間に挿入する抵抗ＲｒはパワーＩＣ１１０の外部に設置
する。これは抵抗値の精度確保と断線判定値の変更を容
易にするためである。
【００２４】本発明の実施の形態に係るランプ負荷断線
検出機能付きスイッチングデバイスは、より具体的に
は、図１に示すように、第２の半導体素子ＱＢ、トラン
ジスタＱ１〜Ｑ３及びＱ５〜Ｑ６、抵抗Ｒ１〜Ｒ７、ツ
ェナーダイオードＺＤ１〜ＺＤ２、比較手段としての比
較器ＣＭＰ１、制御電圧供給手段としての駆動回路１１
１を、主デバイス（第１の半導体素子）ＱＡと共に同一
半導体基板（半導体チップ）１１０上にモノリシックに
搭載している。図１において、ツェナーダイオードＺＤ
１はＱＡのゲート端子Ｇとソース端子ＳＡ間を１２Ｖ以
下に保って、ＱＡのゲートに過電圧が印加されようとし
た場合にこれをバイパスさせる機能を有する。更に半導
体チップ１１０の外部には、抵抗Ｒｒ及びスイッチＳＷ
１を備えている。そして、この本発明の実施の形態に係
るスイッチングデバイスは、ユーザ等がスイッチＳＷ１
をオンさせることにより機能する。
検出機能付きスイッチングデバイスは、より具体的に
は、図１に示すように、第２の半導体素子ＱＢ、トラン
ジスタＱ１〜Ｑ３及びＱ５〜Ｑ６、抵抗Ｒ１〜Ｒ７、ツ
ェナーダイオードＺＤ１〜ＺＤ２、比較手段としての比
較器ＣＭＰ１、制御電圧供給手段としての駆動回路１１
１を、主デバイス（第１の半導体素子）ＱＡと共に同一
半導体基板（半導体チップ）１１０上にモノリシックに
搭載している。図１において、ツェナーダイオードＺＤ
１はＱＡのゲート端子Ｇとソース端子ＳＡ間を１２Ｖ以
下に保って、ＱＡのゲートに過電圧が印加されようとし
た場合にこれをバイパスさせる機能を有する。更に半導
体チップ１１０の外部には、抵抗Ｒｒ及びスイッチＳＷ
１を備えている。そして、この本発明の実施の形態に係
るスイッチングデバイスは、ユーザ等がスイッチＳＷ１
をオンさせることにより機能する。
【００２５】制御電圧供給手段としての駆動回路１１１
には、コレクタ側が電位ＶＰに接続されたソーストラン
ジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続
されたシンクトランジスタＱ６とを直列接続して備え、
スイッチＳＷ１のオン／オフ切換えによる切換え信号に
基づきソーストランジスタＱ５及びシンクトランジスタ
Ｑ６をオン／オフ制御して、ＱＡ及びＱＢの制御電極に
これらを駆動する信号を出力する。電源１０１の出力電
圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電圧
ＶＰは、例えばＶＢ＋１０Ｖである。
には、コレクタ側が電位ＶＰに接続されたソーストラン
ジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に接続
されたシンクトランジスタＱ６とを直列接続して備え、
スイッチＳＷ１のオン／オフ切換えによる切換え信号に
基づきソーストランジスタＱ５及びシンクトランジスタ
Ｑ６をオン／オフ制御して、ＱＡ及びＱＢの制御電極に
これらを駆動する信号を出力する。電源１０１の出力電
圧ＶＢは、例えば１２Ｖで、チャージポンプの出力電圧
ＶＰは、例えばＶＢ＋１０Ｖである。
【００２６】第２半導体素子のＱＢのソースに接続する
定電流源Ｉ１回路はトランジスタＱ１〜Ｑ３、抵抗Ｒ３
〜Ｒ５、ツェナーダイオードＺＤ２で構成される。ＳＷ
１がＯＮするとトランジスタＱ１が導通する。ＺＤ２の
ツェナー電圧をＶＺＤ２、トランジスタＱ２のコレクタ
電流をＩＣ２とすると ＩＣ２＝｛ＶＺＤ２−０．３Ｖ（Ｑ２のオン電圧）｝／Ｒ４…（８） となる。一方、Ｑ３のコレクタ電流をＩ１とすると、Ｑ
２，Ｑ３の電流増幅率（ｈｆｅ）が大きければＱ２のコ
レクタ電流とほぼ等しくなる。すなわちＩ１＝ＩＣ２。
したがって Ｉ１＝ＩＣ２＝｛ＶＺＤ２−０．３Ｖ（Ｑ２のオン電圧）｝／Ｒ４…（９） となる。Ｉ１は電源電圧に依存しない定電流になり、Ｖ
ＺＤ２，Ｒ４の値を選択することにより、目的とする定
電流値に設定することができる。
定電流源Ｉ１回路はトランジスタＱ１〜Ｑ３、抵抗Ｒ３
〜Ｒ５、ツェナーダイオードＺＤ２で構成される。ＳＷ
１がＯＮするとトランジスタＱ１が導通する。ＺＤ２の
ツェナー電圧をＶＺＤ２、トランジスタＱ２のコレクタ
電流をＩＣ２とすると ＩＣ２＝｛ＶＺＤ２−０．３Ｖ（Ｑ２のオン電圧）｝／Ｒ４…（８） となる。一方、Ｑ３のコレクタ電流をＩ１とすると、Ｑ
２，Ｑ３の電流増幅率（ｈｆｅ）が大きければＱ２のコ
レクタ電流とほぼ等しくなる。すなわちＩ１＝ＩＣ２。
したがって Ｉ１＝ＩＣ２＝｛ＶＺＤ２−０．３Ｖ（Ｑ２のオン電圧）｝／Ｒ４…（９） となる。Ｉ１は電源電圧に依存しない定電流になり、Ｖ
ＺＤ２，Ｒ４の値を選択することにより、目的とする定
電流値に設定することができる。
【００２７】図２は、ランプ負荷における高精度な断線
検出の原理を説明する図である。図２（ａ）はランプ負
荷１１２と電源１０１で構成される回路図である。図２
（ｂ）はランプ負荷１１２にかかる電圧Ｖとランプ負荷
１１２を流れる電流Ｉの関係を示す図である。図中の実
線の曲線がランプ負荷１１２が実際に示す特性である。
ここで、ＶＢの変化範囲を８Ｖから１６Ｖまでとすると
ランプ負荷の電圧−電流特性は直線で近似できる。この
近似直線は電源電圧ＶＢに依存する成分と定電流成分を
足し合わせることで達成できる。電源電圧ＶＢに依存す
る成分は近似直線の傾きＲであり、第２の半導体素子Ｑ
Ｂの電流容量が第１の半導体素子ＱＡの電流容量よりも
１０００分の１に小さくなるように設定してあるので、
図１の基準抵抗ＲｒはＲの１０００倍にすればよい。定
電流成分は近似直線と縦軸が交わる点の電流値であり、
図１のＩ１は抵抗Ｒ４等の抵抗値を調節してこの電流値
の１０００分の１に設定すればよい。
検出の原理を説明する図である。図２（ａ）はランプ負
荷１１２と電源１０１で構成される回路図である。図２
（ｂ）はランプ負荷１１２にかかる電圧Ｖとランプ負荷
１１２を流れる電流Ｉの関係を示す図である。図中の実
線の曲線がランプ負荷１１２が実際に示す特性である。
ここで、ＶＢの変化範囲を８Ｖから１６Ｖまでとすると
ランプ負荷の電圧−電流特性は直線で近似できる。この
近似直線は電源電圧ＶＢに依存する成分と定電流成分を
足し合わせることで達成できる。電源電圧ＶＢに依存す
る成分は近似直線の傾きＲであり、第２の半導体素子Ｑ
Ｂの電流容量が第１の半導体素子ＱＡの電流容量よりも
１０００分の１に小さくなるように設定してあるので、
図１の基準抵抗ＲｒはＲの１０００倍にすればよい。定
電流成分は近似直線と縦軸が交わる点の電流値であり、
図１のＩ１は抵抗Ｒ４等の抵抗値を調節してこの電流値
の１０００分の１に設定すればよい。
【００２８】この基準抵抗ＲｒとＩ１の設定により、Ｑ
Ａに正常動作の負荷電流が流れたときと同じドレイン−
ソース間電圧ＶＤＳをＱＢに発生させることができる。
８Ｖから１６Ｖの範囲の近似が成り立つ範囲では高精度
な断線検出が可能になる。すなわち、ランプ負荷を多数
個並列に接続した負荷において１個２個のランプの断線
が検出可能になる。また、近似できる電圧の範囲が広範
囲であることから、電圧源の個体差で電圧値が異なった
り、経時変化をしても、電圧値毎に高精度な断線検出が
可能である。さらに、電圧を変化させてランプの輝度調
節を行う照明装置においては、設定電圧毎に特に調整す
ることなく高精度な断線の検出が可能である。
Ａに正常動作の負荷電流が流れたときと同じドレイン−
ソース間電圧ＶＤＳをＱＢに発生させることができる。
８Ｖから１６Ｖの範囲の近似が成り立つ範囲では高精度
な断線検出が可能になる。すなわち、ランプ負荷を多数
個並列に接続した負荷において１個２個のランプの断線
が検出可能になる。また、近似できる電圧の範囲が広範
囲であることから、電圧源の個体差で電圧値が異なった
り、経時変化をしても、電圧値毎に高精度な断線検出が
可能である。さらに、電圧を変化させてランプの輝度調
節を行う照明装置においては、設定電圧毎に特に調整す
ることなく高精度な断線の検出が可能である。
【００２９】
【発明の効果】以上説明したように、本発明のスイッチ
ングデバイスによれば、電流検出を行うために電力の供
給経路に直接接続されるシャント抵抗を不要として装置
の熱損失を抑え、集積が容易で安価な半導体スイッチン
グデバイスを提供することができる。
ングデバイスによれば、電流検出を行うために電力の供
給経路に直接接続されるシャント抵抗を不要として装置
の熱損失を抑え、集積が容易で安価な半導体スイッチン
グデバイスを提供することができる。
【００３０】また、本発明によれば、第２半導体素子の
電流容量が第１半導体素子の電流容量よりも小さくなる
ように設定できるので、第２半導体素子及びその周辺回
路の構成を小型化することが可能となり、実装スペース
を縮小することができ、装置コストを削減できる。
電流容量が第１半導体素子の電流容量よりも小さくなる
ように設定できるので、第２半導体素子及びその周辺回
路の構成を小型化することが可能となり、実装スペース
を縮小することができ、装置コストを削減できる。
【００３１】また、本発明によれば、第１半導体素子と
第２半導体素子の各第２主電極（ソース）電位を比較し
て第１半導体素子に流れるランプ負荷断線時の過小電流
を検出する方法は第１及び第２半導体素子のオン抵抗の
影響を受けないので、オン抵抗が温度ドリフトにより変
化したり、製造ロットの違いによりばらついたりして
も、断線判定には影響しなくなり、断線検出精度を向上
できる。このため、従来の方法ではランプ１灯の電流が
小さい場合は断線検出装置の回路定数を製品毎に調整す
る必要があったが、これを無調整化することが可能とな
り、装置の製造コスト削減を実現できる。
第２半導体素子の各第２主電極（ソース）電位を比較し
て第１半導体素子に流れるランプ負荷断線時の過小電流
を検出する方法は第１及び第２半導体素子のオン抵抗の
影響を受けないので、オン抵抗が温度ドリフトにより変
化したり、製造ロットの違いによりばらついたりして
も、断線判定には影響しなくなり、断線検出精度を向上
できる。このため、従来の方法ではランプ１灯の電流が
小さい場合は断線検出装置の回路定数を製品毎に調整す
る必要があったが、これを無調整化することが可能とな
り、装置の製造コスト削減を実現できる。
【図１】本発明の実施形態に係る断線検出機能付きスイ
ッチングデバイスの回路構成図である。
ッチングデバイスの回路構成図である。
【図２】ランプ負荷の高精度な断線検出の原理を説明す
る図である。
る図である。
【図３】従来の半導体スイッチの回路構成図である。
１０１ 電源 １０２、１１２ ランプ負荷 １１０ 断線検出機能付きスイッチングデバイス（半導
体チップ） １１１、９１４ 駆動回路（制御手段） １１３ １チップ化の最小領域 ９０１ ドライバ ９０２ Ａ／Ｄ変換 ９０３ マイコン ＣＭＰ１、９１１、９１２、９１３ 比較器 ９１５ チャージポンプ回路 Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５ 端子 ＱＡ，ＱＦ 温度センサー内蔵ＦＥＴ（第１の半導体素
子） ＱＢ ＦＥＴ（第２の半導体スイッチ） Ｑ２、Ｑ３、Ｑ５、Ｑ６ ｎｐｎ型ＢＪＴ Ｑ１ ｐｎｐ型ＢＪＴ ＲＳ シャント抵抗 ＲＸ 可変抵抗 Ｒｒ 基準抵抗 ＺＤ１、ＺＤ２ ツェナーダイオード
体チップ） １１１、９１４ 駆動回路（制御手段） １１３ １チップ化の最小領域 ９０１ ドライバ ９０２ Ａ／Ｄ変換 ９０３ マイコン ＣＭＰ１、９１１、９１２、９１３ 比較器 ９１５ チャージポンプ回路 Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５ 端子 ＱＡ，ＱＦ 温度センサー内蔵ＦＥＴ（第１の半導体素
子） ＱＢ ＦＥＴ（第２の半導体スイッチ） Ｑ２、Ｑ３、Ｑ５、Ｑ６ ｎｐｎ型ＢＪＴ Ｑ１ ｐｎｐ型ＢＪＴ ＲＳ シャント抵抗 ＲＸ 可変抵抗 Ｒｒ 基準抵抗 ＺＤ１、ＺＤ２ ツェナーダイオード
Claims (4)
- 【請求項１】 第１、第２の主電極及び制御電極とを有
し、第２の主電極に複数個のランプ負荷が接続された第
１の半導体素子と、 前記第１の半導体素子の第１の主電極、制御電極にそれ
ぞれ接続された第１の主電極、制御電極と抵抗と定電流
源を並列接続した回路に接続された第２の主電極とを有
する第２の半導体素子と、 前記第１及び第２の半導体素子のそれぞれの第２の主電
極間の電位差を比較する比較手段とからなり、 前記第１の半導体素子の第２の主電極の電位が前記第２
の半導体素子の第２の主電極の電位を上回ったときラン
プ負荷に断線が発生したと判定することを特徴とするス
イッチングデバイス。 - 【請求項２】 前記第１と第２の半導体素子、前記比較
手段及び前記定電流源が同一半導体基板上に集積化され
ていることを特徴とする請求項１に記載のスイッチング
デバイス。 - 【請求項３】 ランプ負荷が正常状態のときに前記第１
の半導体素子に流れる電流値と断線状態のときの電流値
のほぼ中間の電流が流れているときに、前記第１及び第
２の半導体素子の第２の主電極間の電位差がゼロとなる
ように前記抵抗の抵抗値及び前記定電流源の電流値を設
定することを特徴とする請求項１又は請求項２に記載の
スイッチングデバイス。 - 【請求項４】 前記第１及び第２の半導体素子はそれぞ
れ同一特性を有するＦＥＴを複数個並列接続した構成と
し、第１半導体素子のＦＥＴの個数より第２半導体素子
のＦＥＴの個数の方が少ないことを特徴とする請求項１
乃至３のいずれか一項に記載のスイッチングデバイス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032359A JP3631933B2 (ja) | 1999-02-14 | 2000-02-09 | スイッチングデバイス |
| US09/502,009 US6356138B1 (en) | 1999-02-14 | 2000-02-11 | Switching device with break detecting function |
| DE60000626T DE60000626T2 (de) | 1999-02-14 | 2000-02-11 | Schaltungsanordnung mit paralleler Fehlerdetektion |
| EP20000102226 EP1028605B1 (en) | 1999-02-14 | 2000-02-11 | Switching device with parallel failure detection |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7425899 | 1999-02-14 | ||
| JP11-74258 | 1999-02-14 | ||
| JP2000032359A JP3631933B2 (ja) | 1999-02-14 | 2000-02-09 | スイッチングデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299624A true JP2000299624A (ja) | 2000-10-24 |
| JP3631933B2 JP3631933B2 (ja) | 2005-03-23 |
Family
ID=26415385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000032359A Expired - Fee Related JP3631933B2 (ja) | 1999-02-14 | 2000-02-09 | スイッチングデバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6356138B1 (ja) |
| EP (1) | EP1028605B1 (ja) |
| JP (1) | JP3631933B2 (ja) |
| DE (1) | DE60000626T2 (ja) |
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| JPWO2007139108A1 (ja) * | 2006-06-01 | 2009-10-08 | 株式会社オートネットワーク技術研究所 | 電力供給制御装置 |
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| DE102008055051B4 (de) | 2008-12-19 | 2014-05-08 | Infineon Technologies Austria Ag | Schaltungsanordnung und Verfahren zur Erzeugung eines Ansteuersignals für einen Transistor |
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