JP2000310980A - 表示装置 - Google Patents

表示装置

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Abstract

(57)【要約】 【課題】 Ｄ／Ａ変換回路の構成を複雑にすることな
く、多階調表示を可能とする液晶表示装置を提供するこ
と。 【解決手段】 外部から入力されるｍビットデジタルビ
デオデータのうち、上位ｎビットを電圧階調の情報とし
て、かつ下位（ｍ−ｎ）ビットを時間階調の情報として
用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】本発明は、表示装置に関する。特に、階調
電圧と時間階調との両方によって階調表示を行う表示装
置に関する。
【０００３】
【従来の技術】
【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型表示装置の需要が高まって
きたことによる。
【０００５】アクティブマトリクス型表示装置は、マト
リクス状に配置された数十〜数百万個もの画素領域にそ
れぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続され
た画素電極に出入りする電荷を画素ＴＦＴのスイッチン
グ機能により制御するものである。
【０００６】近年、画像の高精細化、高解像度化ととも
に、望ましくはフルカラー表示が行える多階調表示が求
められている。
【０００７】また、アクティブマトリクス型表示装置の
中でも、表示装置の高精細化、高解像度化に伴い、高速
駆動が可能なデジタル駆動方式のアクティブマトリクス
型表示装置が注目されてきている。
【０００８】
【発明が解決しようとする課題】
【０００９】デジタル駆動方式のアクティブマトリクス
型表示装置には、外部から入力されるデジタルビデオデ
ータをアナログデータ（階調電圧）に変換するＤ／Ａ変
換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路には、
様々な種類のものが存在する。
【００１０】アクティブマトリクス型表示装置の多階調
表示能力は、このＤ／Ａ変換回路の能力、つまりＤ／Ａ
変換回路が何ビットのデジタルビデオデータをアナログ
データに変換することができるかに依存している。例え
ば、一般的に、２ビットのデジタルビデオデータを処理
するＤ／Ａ変換回路を有する表示装置であれば、２2＝
４階調表示を行うことができ、８ビットならば２8＝２
５６階調表示を行うことができ、またｎビットならば２
n階調表示を行うことができる。
【００１１】しかし、Ｄ／Ａ変換回路の能力を上げるた
めには、Ｄ／Ａ変換回路の回路構成が複雑になり、かつ
レイアウト面積が大きくなる。最近では、Ｄ／Ａ変換回
路をアクティブマトリクス回路と同一基板上にポリシリ
コンＴＦＴによって形成する表示装置が報告されてきて
いる。しかし、この場合、Ｄ／Ａ変換回路の回路構成が
複雑になると、Ｄ／Ａ変換回路の歩留まりが低下し、表
示装置の歩留まりも低下してしまう。また、Ｄ／Ａ変換
回路のレイアウト面積が大きくなると、小型の表示装置
を実現することが困難になる。
【００１２】
【課題を解決するための手段】
【００１３】そこで、本発明は上述の問題に鑑みてなさ
れたものであり、多階調の表示を実現することのできる
表示装置を提供するものである。
【００１４】まず、図１を参照する。図１には、本発明
の表示装置の概略構成図が示されている。１０１はデジ
タルドライバを有する表示パネルである。１０１−１は
ソースドライバであり、１０１−２および１０１−３は
ゲートドライバであり、１０１−４は複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
である。ソースドライバ１０１−１およびゲートドライ
バ１０１−２ならびに１０１−３は、アクティブマトリ
クス回路を駆動する。１０２はデジタルビデオデータ時
間階調処理回路である。
【００１５】デジタルビデオデータ時間階調処理回路１
０２は、外部から入力されるｍビットデジタルビデオデ
ータのうちｎビットのデジタルビデオデータを、ｎビッ
トの階調電圧の為のデジタルビデオデータに変換する。
ｍビットのデジタルビデオデータのうち下位（ｍ−ｎ）
ビットの階調情報は、時間階調によって表現される。
【００１６】デジタルビデオデータ時間階調処理回路１
０２によって変換されたｎビットデジタルビデオデータ
は、表示パネル１０１に入力される。表示パネル１０１
に入力されたｎビットデジタルビデオデータは、ソース
ドライバに入力され、ソースドライバ内のＤ／Ａ変換回
路でアナログ階調データに変換され、各ソース信号線に
供給される。
【００１７】次に、本発明の表示装置の別の例を図２に
示す。図２において、２０１はアナログドライバを有す
る表示パネルである。２０１−１はソースドライバであ
り、２０１−２および２０１−３はゲートドライバであ
り、２０１−４は複数の画素ＴＦＴがマトリクス状に配
置されたアクティブマトリクス回路である。ソースドラ
イバ２０１−１およびゲートドライバ２０１−２ならび
に２０１−３は、アクティブマトリクス回路を駆動す
る。２０２はＡ／Ｄ変換回路であり、外部から供給され
るアナログビデオデータをｍビットデジタルビデオデー
タに変換する。２０３はデジタルビデオデータ時間階調
処理回路である。デジタルビデオデータ時間階調処理回
路２０３は、入力されるｍビットデジタルビデオデータ
のうちｎビットのデジタルビデオデータを、ｎビットの
階調電圧の為のデジタルビデオデータに変換する。入力
されるｍビットのデジタルビデオデータのうち下位（ｍ
−ｎ）ビットの階調情報は、時間階調によって表現され
る。デジタルビデオデータ時間階調処理回路２０３によ
って変換されたｎビットデジタルビデオデータは、Ｄ／
Ａ変換回路２０４に入力され、アナログビデオデータに
変換される。Ｄ／Ａ変換回路２０４によって変換された
アナログビデオデータは、表示パネル２０１に入力され
る。表示パネル２０１に入力されたアナログビデオデー
タは、ソースドライバに入力され、ソースドライバ内の
サンプリング回路によってサンプリングされ、各ソース
信号線に供給される。
【００１８】なお、本発明の表示装置の動作の詳細につ
いて実施形態を用いて後述することにする。
【００１９】以下に本発明の構成を述べる。
【００２０】本発明によると、複数の画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソースドライバ
およびゲートドライバと、を有する表示装置であって、
外部から入力されるｍビットデジタルビデオデータのう
ち、上位ｎビットを階調電圧の情報として、かつ下位
（ｍ−ｎ）ビットを時間階調の情報として用い、ｍ、ｎ
は共に２以上の正数、かつｍ＞ｎであることを特徴とす
る表示装置が提供される。。
【００２１】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、外部から入力されるｍ
ビットデジタルビデオデータを階調電圧のためのｎビッ
トデジタルビデオデータに変換し、前記ソースドライバ
に前記ｎビットデジタルビデオデータを供給する回路と
（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示
装置であって、２m-n個のサブフレームによって１フレ
ームの映像を形成することによって時間階調表示を行う
ことを特徴とする表示装置が提供される。
【００２２】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、外部から入力されるｍ
ビットデジタルビデオデータを階調電圧のためのｎビッ
トデジタルビデオデータに変換し、前記ソースドライバ
に前記ｎビットデジタルビデオデータを供給する回路と
（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示
装置であって、２m-n個のサブフレームによって１フレ
ームの映像を形成することによって時間階調表示を行
い、（２m−（２m-n−１））通りの階調表示を得ること
を特徴とする表示装置が提供される。
【００２３】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、を有する表示装置であ
って、外部から入力されるｍビットデジタルビデオデー
タのうち、上位ｎビットを階調電圧の情報として、かつ
下位（ｍ−ｎ）ビットを時間階調の情報として用い
（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、前記ソースド
ライバは、前記ｎビットデジタルビデオデータをアナロ
グ階調電圧に変換するＤ／Ａ変換回路を有していること
を特徴とする表示装置が提供される。
【００２４】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、外部から入力されるｍ
ビットデジタルビデオデータを階調電圧のためのｎビッ
トデジタルビデオデータに変換し、前記ソースドライバ
に前記ｎビットデジタルビデオデータを供給する回路と
（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示
装置であって、前記ソースドライバは、前記ｎビットデ
ジタルビデオデータをアナログ階調電圧に変換するＤ／
Ａ変換回路を有しており、２m-n個のサブフレームによ
って１フレームの映像を形成することによって時間階調
表示を行うことを特徴とする表示装置が提供される。
【００２５】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、外部から入力されるｍ
ビットデジタルビデオデータを階調電圧のためのｎビッ
トデジタルビデオデータに変換し、前記ソースドライバ
に前記ｎビットデジタルビデオデータを供給する回路と
（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示
装置であって、前記ソースドライバは、前記ｎビットデ
ジタルビデオデータをアナログ階調電圧に変換するＤ／
Ａ変換回路を有しており、２m-n個のサブフレームによ
って１フレームの映像を形成することによって時間階調
表示を行い、（２m−（２m-n−１））通りの階調表示を
得ることを特徴とする表示装置が提供される。
【００２６】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、外部から入力されるｍ
ビットデジタルビデオデータを階調電圧のためのｎビッ
トデジタルビデオデータに変換する回路と（ｍ、ｎは共
に２以上の正数、ｍ＞ｎ）、前記ｎビットデジタルビデ
オデータをアナログビデオデータに変換し、前記ソース
ドライバに入力するするＤ／Ａ変換回路と、を有する表
示装置であって、２m-n個のサブフレームによって１フ
レームの映像を形成することによって時間階調表示を行
うことを特徴とする表示装置が提供される。
【００２７】また、本発明によると、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
と、前記アクティブマトリクス回路を駆動するソースド
ライバおよびゲートドライバと、外部から入力されるｍ
ビットデジタルビデオデータを階調電圧のためのｎビッ
トデジタルビデオデータに変換する回路と（ｍ、ｎは共
に２以上の正数、ｍ＞ｎ）、前記ｎビットデジタルビデ
オデータをアナログビデオデータに変換し、前記ソース
ドライバに入力するするＤ／Ａ変換回路と、を有する表
示装置であって、２m-n個のサブフレームによって１フ
レームの映像を形成することによって時間階調表示を行
い、（２m−（２m-n−１））通りの階調表示を得ること
を特徴とする表示装置が提供される。
【００２８】前記ｍは８、前記ｎは２であってもよい。
【００２９】前記ｍは１０、前記ｎは２であってもよ
い。
【００３０】前記ｍは１２、前記ｎは４であってもよ
い。
【００３１】
【発明の実施の形態】
【００３２】以下に本発明の表示装置を実施形態をもっ
て説明する。ただし、本発明の表示装置は、以下の実施
形態に限定されるわけではない。
【００３３】（実施形態１）
【００３４】本実施形態の表示装置の概略構成図を図３
に示す。本実施形態においては、説明の簡略のため、外
部から４ビットデジタルビデオデータが供給される表示
装置を例にとる。
【００３５】３０１はデジタルドライバを有する表示パ
ネルである。３０１−１はソースドライバであり、３０
１−２および３０１−３はゲートドライバであり、３０
１−４は複数の画素ＴＦＴがマトリクス状に配置された
アクティブマトリクス回路である。
【００３６】デジタルビデオデータ時間階調処理回路３
０２は、外部から入力される４ビットデジタルビデオデ
ータのうち上位２ビットのデジタルビデオデータを、２
ビットの階調電圧の為のデジタルビデオデータに変換す
る。４ビットのデジタルビデオデータのうち下位２ビッ
トの階調情報は、時間階調によって表現される。
【００３７】デジタルビデオデータ時間階調処理回路３
０２によって変換された上位２ビットデジタルビデオデ
ータは、表示パネル３０１に入力される。表示パネル３
０１に入力された２ビットデジタルビデオデータは、ソ
ースドライバに入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調データに変換され、
各ソース信号線に供給される。なお、本実施形態の表示
パネルに内蔵されるＤ／Ａ変換回路は、２ビットのデジ
タルビデオデータをアナログ階調電圧に変換する。
【００３８】ここで、本実施形態の表示パネルが表示媒
体として液晶を用いた液晶パネルである場合について説
明する。表示パネル３０１の回路構成、特にアクティブ
マトリクス回路３０１−４について、図４を用いて説明
する。
【００３９】アクティブマトリクス回路３０１−４は、
（ｘ×ｙ）個の画素を有している。それぞれの画素に
は、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等の
符号が付けられている。また、それぞれの画素は、画素
ＴＦＴ３０１−４−１、保持容量３０１−４−３を有し
ている。また、ソースドライバ３０１−１、ゲートドラ
イバ３０１−２ならびに３０１−３、およびアクティブ
マトリクス回路３０１−４が形成されているアクティブ
マトリクス基板と対向基板との間には、液晶が挟まれて
いる。液晶３００６は、各画素に対応する液晶を模式的
に示したものである。
【００４０】本実施形態のデジタルドライバ表示パネル
は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・
・、Ｐ1,x）を同時に駆動する、いわゆる線順次駆動を
行う。言い換えると、１ライン分の画素に同時にアナロ
グ階調電圧を書き込む。全ての画素（Ｐ1,1〜Ｐy,x）に
アナログ階調電圧を書き込むのに要する時間を１フレー
ム期間（Ｔf）と呼ぶことにする。また、１フレーム期
間（Ｔf）を４分割した期間をサブフレーム期間（Ｔs
f）と呼ぶことにする。さらに、１ライン分の画素（例
えば、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）にアナログ階調
電圧を書き込むのに要する時間を１ライン期間（Ｔsf
l）と呼ぶことにする。
【００４１】本実施形態の表示装置の階調表示について
説明する。本実施形態の表示装置に外部から供給される
デジタルビデオデータは、４ビットであり、１６階調の
情報を有している。ここで、図５を参照する。図５に
は、本実施形態の表示装置の階調表示レベルが示されて
いる。電圧レベルＶLはＤ／Ａ変換回路に入力される最
低の電圧レベルであり、また、電圧レベルＶHはＤ／Ａ
変換回路に入力される最高の電圧レベルである。
【００４２】本実施形態においては、４階調の電圧レベ
ルを実現するために、電圧レベルＶHと電圧レベルＶLと
の間をほぼ等電圧レベルに分割し、その電圧レベルのス
テップをαとした。なお、α＝（ＶH−ＶL）／４であ
る。よって、本実施形態のＤ／Ａ変換回路が出力する階
調電圧レベルは、デジタルビデオデータのアドレスが
（００）の時はＶLとなり、デジタルビデオデータのア
ドレスが（０１）の時はＶL＋αとなり、デジタルビデ
オデータのアドレスが（１０）の時はＶL＋２αとな
り、デジタルビデオデータのアドレスが（１１）の時は
ＶL＋３αとなる。
【００４３】本実施形態のＤ／Ａ変換回路が出力できる
階調電圧レベルは、上述の様にVL、VL＋α、VL＋２α、
およびVL＋３αの４通りである。そこで、本発明におい
ては、時間階調表示を組合わせることによって、表示装
置の階調表示レベルの数を上げることができる。本実施
形態においては、４ビットデジタルビデオデータのうち
の２ビット分の情報を時間階調表示にもちいることによ
って、電圧レベルのステップαをほぼ４等分した階調電
圧レベルに相当する階調表示レベルを実現することがで
きる。つまり、本実施形態の表示装置は、ＶL、ＶL＋α
／４、ＶL＋２α／４、ＶL＋３α／４、ＶL＋α、ＶL＋
５α／４、ＶL＋６α／４、ＶL＋７α／４、ＶL＋２
α、ＶL＋９α／４、ＶL＋１０α／４、ＶL＋１１α／
４、ＶL＋３αの階調電圧レベルに相当する階調表示レ
ベルを実現することができる。
【００４４】ここで、外部から入力される４ビットデジ
タルビデオデータアドレスと、時間階調処理後デジタル
ビデオデータアドレスおよびそれに対応する階調電圧レ
ベルと、時間階調を組み合わせた階調表示レベルとの対
応を下記の表１に示す。
【００４５】
【表１】
【００４６】本実施形態の表示装置は、１フレーム期間
Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、
3rd Ｔsf、および4th Ｔsf）に分割して表示を行ってい
る。さらに、本実施形態の表示装置は、線順次駆動を行
うので、各画素は１ライン期間（Ｔsfl）の間、階調電
圧が書き込まれる。よって、各サブフレーム期間（1st
Ｔsf、2nd Ｔsf、3rd Ｔsf、および4th Ｔsf）に対応す
る各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、
3rd Ｔsfl、および4th Ｔsfl）に、時間階調処理後の２
ビットデジタルビデオデータのアドレスがＤ／Ａ変換回
路に入力され、Ｄ／Ａ変換回路から階調電圧が出力され
る。４つのサブフレームライン期間（1st Ｔsfl、2nd
Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に書き込まれる
階調電圧によって４回のサブフレームの表示が高速に行
われ、結果として１フレームの階調表示は、各サブフレ
ームライン期間の階調電圧レベルの総和を時間平均した
ものになる。
【００４７】なお、表１に示すように、本実施形態にお
いては、４ビットデジタルビデオデータのアドレスが
（１１００）〜（１１１１）までは同じ階調電圧レベル
（ＶL＋３α）が出力される。
【００４８】よって、本実施形態の表示装置において
は、２ビットデジタルビデオデータを扱うＤ／Ａ変換回
路をした場合でも、２4−３＝１３階調の階調レベルの
表示を行うことができる。
【００４９】図６には、本実施形態の表示装置の駆動タ
イミングチャートが示されている。図６には、画素Ｐ1,
1〜画素Ｐy,1が例にとって示されている。
【００５０】画素Ｐ1,1を例にとって説明すると、画素
Ｐ1,1には、各サブフレームライン期間（1st Ｔsfl、2n
d Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に、デジタル
ビデオデータ1,1-1、1,1-2、1,1-3、および1,1-4がそれ
ぞれ書き込まれる。これらのデジタルビデオデータ1,1-
1、1,1-2、1,1-3、および1,1-4は、４ビットのデジタル
ビデオデータ1,1を時間階調処理した２ビットデジタル
ビデオデータである。
【００５１】このような動作が、全ての画素について行
われる。
【００５２】ここで、図７を参照する。図７は、ある画
素（例えば、画素Ｐ1,1）に書き込まれる階調電圧レベ
ルと、サブフレーム期間およびフレーム期間との関係を
示したものである。
【００５３】まず、１フレーム期間目に着目すると、第
１のサブフレームライン期間（1stＴsfl）にはＶL＋α
の階調電圧が書き込まれ、第１のサブフレーム期間（1s
t Ｔsf）には階調電圧ＶL＋αに対応した画像が表示さ
れる。次に、第２のサブフレームライン期間（2nd Ｔsf
l）にはＶL＋２αの階調電圧が書き込まれ、第２のサブ
フレーム期間（2nd Ｔsf）には階調電圧ＶL＋２αに対
応した画像が表示される。次に、第３のサブフレームラ
イン期間（3rd Ｔsfl）にはＶL＋２αの階調電圧が書き
込まれ、第３のサブフレーム期間（3rd Ｔsf）には階調
電圧ＶL＋２αに対応した画像が表示される。次に、第
４のサブフレームライン期間（4th Ｔsfl）にはＶL＋２
αの階調電圧が書き込まれ、第４のサブフレーム期間
（4th Ｔsf）には階調電圧ＶL＋２αに対応した画像が
表示される。よって、１フレーム目の階調表示レベル
は、ＶL＋７α／４の階調電圧レベルに対応した階調表
示となる。
【００５４】次に、２フレーム期間目に着目すると、第
１のサブフレームライン期間（1stＴsfl）にはＶL＋２
αの階調電圧が書き込まれ、第１のサブフレーム期間
（1stＴsf）には階調電圧ＶL＋２αに対応した画像が表
示される。次に、第２のサブフレームライン期間（2nd
Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、第２の
サブフレーム期間（2nd Ｔsf）には階調電圧ＶL＋２α
に対応した画像が表示される。次に、第３のサブフレー
ムライン期間（3rd Ｔsfl）にはＶL＋３αの階調電圧が
書き込まれ、第３のサブフレーム期間（3rd Ｔsf）には
階調電圧ＶL＋３αに対応した画像が表示される。次
に、第４のサブフレームライン期間（4thＴsfl）にはＶ
L＋３αの階調電圧が書き込まれ、第４のサブフレーム
期間（4thＴsf）には階調電圧ＶL＋３αに対応した画像
が表示される。よって、２フレーム目の階調表示レベル
は、ＶL＋１０α／４の階調電圧レベルに対応した階調
表示となる。
【００５５】このように、１３通りの階調表示が行われ
ることが理解される。
【００５６】なお、本実施形態においては、４階調の電
圧レベルを実現するために、電圧レベルＶHと電圧レベ
ルＶLとの間をほぼ等電圧レベルに分割し、その電圧レ
ベルのステップをαとしたが、電圧レベルＶHと電圧レ
ベルＶLとの間を等電圧レベルに分割せず任意に設定し
た場合でも、本発明の効果はある。
【００５７】また、本実施形態においては、各サブフレ
ームライン期間に書き込まれる階調電圧レベルを表１の
ように設定したが、下記の表２に示す様にしてもよい。
【００５８】
【表２】
【００５９】また、各サブフレームライン期間（1st Ｔ
sfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に書き
込まれるデジタルビデオデータのアドレス（または階調
電圧レベル）は、表１または表２以外の組合わせによっ
ても設定され得る。
【００６０】また、本実施形態においては、外部から入
力される４ビットデジタルビデオデータのうち上位２ビ
ットのデジタルビデオデータを、２ビットの階調電圧の
為のデジタルビデオデータに変換し、４ビットのデジタ
ルビデオデータのうち下位２ビットの階調情報は、時間
階調によって表現されるようにした。ここで、一般に、
外部からｍビットのデジタルビデオデータが時間階調処
理回路によって、上位ｎビットデジタルビデオデータ
が、階調電圧の為のデジタルビデオデータに変換され、
下位（ｍ−ｎ）ビットの階調情報は、時間階調によって
表現される場合を考える。なお、ｍ、ｎは共に２以上の
整数であり、ｍ＞ｎとする。
【００６１】この場合、フレーム期間（Ｔf）とサブフ
レーム期間（Ｔsf）との関係は、 Ｔf＝２m-n・Ｔsf となり、（２m−（２m-n−１））通りの階調表示を行う
ことができる。
【００６２】なお、ｍ＝１２およびｎ＝４でもよい。
【００６３】（実施形態２）
【００６４】本実施形態においては、８ビットデジタル
ビデオデータが入力される表示装置について説明する。
図８を参照する。図８には、本実施形態の表示装置の概
略構成図が示されている。８０１はデジタルドライバを
有するパネルである。８０１−１ならびに８０１−２は
ソースドライバであり、８０１−３はゲートドライバで
あり、８０１−４は複数の画素ＴＦＴがマトリクス状に
配置されたアクティブマトリクス回路であり、８０１−
５はデジタルビデオデータ時間階調処理回路である。
【００６５】デジタルビデオデータ時間階調処理回路８
０１−５は、外部から入力される８ビットデジタルビデ
オデータのうち６ビットのデジタルビデオデータを、６
ビットの階調電圧の為のデジタルビデオデータに変換す
る。８ビットのデジタルビデオデータのうち２ビットの
階調情報は、時間階調によって表現される。
【００６６】デジタルビデオデータ時間階調処理回路８
０１−５によって変換された６ビットデジタルビデオデ
ータは、ソースドライバ８０１−１および８０１−２に
入力され、ソースドライバ内のＤ／Ａ変換回路（図示せ
ず）でアナログ階調電圧に変換され、各ソース信号線に
供給される。なお、本実施形態の表示装置に内蔵される
Ｄ／Ａ変換回路は、６ビットのデジタルビデオデータを
アナログ階調電圧に変換する。
【００６７】なお、本実施形態の表示装置においては、
ソースドライバ８０１−１ならびに８０１−２、ゲート
ドライバ８０１−３、アクティブマトリクス回路８０１
−４、およびデジタルビデオデータ時間階調処理回路８
０１−５が同一基板上に一体形成されている。
【００６８】ここで、図９を参照する。図９には、本実
施形態の表示装置の回路構成がより詳しく示されてい
る。ソースドライバ８０１−１は、シフトレジスタ回路
８０１−１−１、ラッチ回路１（８０１−１−２）、ラ
ッチ回路２（８０１−１−３）、Ｄ／Ａ変換回路（８０
１−１−４）を有している。その他、バッファ回路やレ
ベルシフタ回路（いずれも図示せず）を有している。ま
た、説明の便宜上、Ｄ／Ａ変換回路８０１−１−４には
レベルシフタ回路が含まれている。
【００６９】ソースドライバ８０１−２は、ソースドラ
イバ８０１−１と同じ構成を有する。なお、ソースドラ
イバ８０１−１は、奇数番目のソース信号線に画像信号
（階調電圧）を供給し、ソースドライバ８０１−２は、
偶数番目のソース信号線に画像信号を供給するようにな
っている。
【００７０】なお、本実施形態のアクティブマトリクス
型表示装置においては、回路レイアウトの都合上、アク
ティブマトリクス回路の上下を挟むように２つのソース
ドライバ８０１−１および８０１−２を設けたが、回路
レイアウト上、可能であれば、ソースドライバを１つだ
け設けるようにしても良い。
【００７１】また、８０１−３はゲートドライバであ
り、シフトレジスタ回路、バッファ回路、レベルシフタ
回路等（いずれも図示せず）を有している。
【００７２】アクティブマトリクス回路８０１−４は、
１９２０×１０８０（横×縦）の画素を有している。各
画素の構成は、上記実施形態１で説明したものと同様で
ある。
【００７３】本実施形態の表示装置は、６ビットデジタ
ルビデオデータを扱うＤ／Ａ変換回路８０１−１−４を
有している。また、外部から供給される８ビットデジタ
ルビデオデータのうち下位２ビット分の情報を時間階調
を行うために用いる。なお、時間階調については、上述
の実施形態１と同様である。
【００７４】よって、本実施形態の表示装置は、２8−
３＝２５３通りの階調表示を行うことができる。
【００７５】（実施形態３）
【００７６】図１０において、１００１はアナログドラ
イバを有する表示パネルである。１００１−１はソース
ドライバであり、１００１−２および１００１−３はゲ
ートドライバであり、１００１−４は複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
である。
【００７７】デジタルビデオデータ時間階調処理回路１
００２は、外部から入力される４ビットデジタルビデオ
データのうち上位２ビットのデジタルビデオデータを、
２ビットの階調電圧の為のデジタルビデオデータに変換
する。４ビットのデジタルビデオデータのうち下位２ビ
ットの階調情報は、時間階調によって表現される。
【００７８】デジタルビデオデータ時間階調処理回路１
００２によって変換された上位２ビットデジタルビデオ
データは、Ｄ／Ａ変換回路１００３に入力され、アナロ
グビデオデータに変換される。おして、このアナログビ
デオデータは、パネル１００１に入力される。
【００７９】ここで、本実施形態の表示パネル１００１
に表示媒体として液署を用いて液晶パネルとした場合に
ついて説明する。本実施形態の表示パネル１００１の回
路回路構成、特にアクティブマトリクス回路１００１−
４について、図１１を用いて説明する。
【００８０】アクティブマトリクス回路１００１−４
は、（ｘ×ｙ）個の画素を有している。それぞれの画素
には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等
の符号が付けられている。また、それぞれの画素は、画
素ＴＦＴ１００１−４−１、保持容量１００１−４−３
を有している。また、ソースドライバ１００１−１、ゲ
ートドライバ１００１−２ならびに１００１−３、およ
びアクティブマトリクス回路１００１−４が形成されて
いるアクティブマトリクス基板と対向基板との間には、
液晶が挟まれている。液晶１００１−４−２は、各画素
に対応する液晶を模式的に示したものである。
【００８１】本実施形態のアナログドライバ液晶パネル
は、１つの画素を順に駆動する、いわゆる点順次駆動を
行う。全ての画素（Ｐ1,1〜Ｐy,x）にアナログ階調電圧
を書き込むのに要する時間を１フレーム期間（Ｔf）と
呼ぶことにする。また、１フレーム期間（Ｔf）を４分
割した期間をサブフレーム期間（Ｔsf）と呼ぶことにす
る。さらに、１つ分の画素（例えば、Ｐ1,1、Ｐ1,2、・
・・、Ｐ1,x）にアナログ階調電圧を書き込むのに要す
る時間を１サブフレームドット期間（Ｔsfd）と呼ぶこ
とにする。
【００８２】本実施形態の表示装置の階調表示について
説明する。本実施形態の表示装置に外部から供給される
デジタルビデオデータは、４ビットであり、１６階調の
情報を有している。なお、本実施形態の表示装置の階調
表示レベルは、図５に示したものと同様であるので、図
５を参照する。
【００８３】図１２には、本実施形態の表示装置の駆動
タイミングチャートが示されている。図１２には、画素
Ｐ1,1、Ｐ1,2、Ｐ1,3、および画素Ｐy,xが例にとって示
されている。
【００８４】画素Ｐ1,1を例にとって説明すると、画素
Ｐ1,1には、各サブフレームドット期間（1st Ｔsfd、2n
d Ｔsfd、3rd Ｔsfd、および4th Ｔsfd）に、デジタル
ビデオデータ1,1-1、1,1-2、1,1-3、および1,1-4が書き
込まれる。これらのデジタルビデオデータ1,1-1、1,1-
2、1,1-3、および1,1-4は、４ビットのデジタルビデオ
データ1,1を時間階調処理した２ビットデジタルビデオ
データをアナログ変換したアナログビデオデータであ
る。
【００８５】このような動作が、全ての画素について行
われる。
【００８６】よって、本実施形態の表示装置において
も、上述の実施形態１と同様、１３階調の階調表示が行
える。
【００８７】なお、本実施形態の表示装置に外部からア
ナログビデオデータが入力される場合には、入力される
アナログビデオデータをデジタルビデオデータ変換し、
デジタルビデオデータ時間階調処理回路１００２に入力
するようにすれば良い。
【００８８】また、本実施形態においても、一般に、外
部からｍビットのデジタルビデオデータが時間階調処理
回路によって、上位ｎビットデジタルビデオデータが、
階調電圧の為のデジタルビデオデータに変換され、下位
（ｍ−ｎ）ビットの階調情報は、時間階調によって表現
される場合を考える。なお、ｍ、ｎは共に２以上の整数
であり、ｍ＞ｎとする。
【００８９】この場合、フレーム期間（Ｔf）とサブフ
レーム期間（Ｔsf）との関係は、 Ｔf＝２m-n・Ｔsf となり、（２m−（２m-n−１））通りの階調表示を行う
ことができる。
【００９０】（実施形態４）
【００９１】本実施形態では、上述の実施形態１〜３で
説明した本発明の表示装置（または液晶パネル）の作製
工程例を以下に説明する。本実施形態では、絶縁表面を
有する基板上に複数のＴＦＴを形成し、アクティブマト
リクス回路、ソースドライバ、ゲートドライバ、および
他の周辺回路等を同一基板上に形成する例を図１３〜図
１６に示す。なお、以下の例では、アクティブマトリク
ス回路の１つの画素ＴＦＴと、他の回路（ソースドライ
バ、ゲイトドライバ、および他の周辺回路）の基本回路
であるＣＭＯＳ回路とが同時に形成される様子を示す。
また、以下の例では、ＣＭＯＳ回路においてはＰチャネ
ル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲ
イト電極を備えている場合について、その作製工程を説
明するが、ダブルゲイト型やトリプルゲイト型のような
複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路を
も同様に作製することができる。また、以下の例では、
画素ＴＦＴはダブルゲイトのＮチャネル型ＴＦＴであ
る、シングルゲイト、トリプルゲイト等のＴＦＴとして
もよい。また、上記実施形態２の表示装置の様に、デジ
タルビデオデータ時間階調処理回路を同時に形成する様
にしても良い。
【００９２】図１３（Ａ）を参照する。まず、絶縁表面
を有する基板として石英基板５０００を準備する。石英
基板の代わりに熱酸化膜を形成したシリコン基板を用い
ることもできる。石英基板上に一旦非晶質シリコン膜を
形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形
成した石英基板、セラミックス基板またはシリコン基板
を用いても良い。次に、下地膜５００１を形成する。本
実施形態では、下地膜５００１には酸化シリコン（Ｓｉ
Ｏ2）が用いられた。次に、非晶質シリコン膜５００３
を形成する。非晶質シリコン膜５００３は、最終的な膜
厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎ
ｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。
【００９３】なお、非晶質シリコン膜５００３の成膜に
際して膜中の不純物濃度の管理を徹底的に行うことが重
要である。本実施形態の場合、非晶質シリコン膜５００
３中では、後の結晶化を阻害する不純物であるＣ（炭
素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔ
ｏｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ
／ｃｍ3以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3
以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ
3未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3以下、
好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）となる
様に管理する。なぜならば各不純物がこれ以上の濃度で
存在すると、後の結晶化の際に悪影響を及ぼし、結晶化
後の膜質を低下させる原因となるからである。本明細書
中において膜中の上記の不純物元素濃度は、ＳＩＭＳ
（質量２次イオン分析）の測定結果における最小値で定
義される。
【００９４】上記構成を得るため、本実施形態で用いる
減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、
成膜室の清浄化を図っておくことが望ましい。ドライク
リーニングは、２００〜４００℃程度に加熱した炉内に
１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガス
を流し、熱分解によって生成したフッ素によって成膜室
のクリーニングを行えば良い。
【００９５】なお、本出願人の知見によれば炉内温度３
００℃とし、ＣｌＦ3ガスの流量を３００ｓｃｃｍとし
た場合、約２μｍ厚の付着物（主にシリコンを主成分す
る）を４時間で完全に除去することができる。
【００９６】また、非晶質シリコン膜５００３中の水素
濃度も非常に重要なパラメータであり、水素含有量を低
く抑えた方が結晶性の良い膜が得られる様である。その
ため、非晶質シリコン膜５００３の成膜は減圧熱ＣＶＤ
法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマＣＶＤ法を用いることも可能である。
【００９７】次に、非晶質シリコン膜５００３の結晶化
工程を行う。結晶化の手段としては特開平７−１３０６
５２号公報記載の技術を用いる。同公報の実施例１およ
び実施形態２のどちらの手段でも良いが、本実施形態で
は、同公報の実施例２に記載した技術内容（特開平８−
７８３２９号公報に詳しい）を利用するのが好ましい。
【００９８】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜４
００４を１５０ｎｍに形成する。マスク絶縁膜４００４
は触媒元素を添加するために複数箇所の開口部を有して
いる。この開口部の位置によって結晶領域の位置を決定
することができる（図１３（Ｂ））。
【００９９】そして、非晶質シリコン膜５００３の結晶
化を助長する触媒元素としてニッケル（Ｎｉ）を含有し
た溶液（Ｎｉ酢酸塩エタノール溶液）５００５をスピン
コート法により塗布する。なお、触媒元素としてはニッ
ケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１
３（Ｂ））。
【０１００】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、後述する横成長領域の成長距離の制御が
容易となるので、微細化した回路を構成する際に有効な
技術となる。
【０１０１】触媒元素の添加工程が終了したら、次に、
４５０℃で１時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜９６０
℃（代表的には５５０〜６５０℃）の温度で４〜２４時
間の加熱処理を加えて非晶質シリコン膜５００３の結晶
化を行う。本実施形態では窒素雰囲気で５７０℃で１４
時間の加熱処理を行う。
【０１０２】この時、非晶質シリコン膜５００３の結晶
化は、ニッケルを添加した領域４００６で発生した核か
ら優先的に進行し、基板５０００の基板面に対してほぼ
平行に成長した多結晶シリコン膜からなる結晶領域５０
０７が形成される。この結晶領域５００７を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が
集合しているため、全体的な結晶性に優れるという利点
がある。
【０１０３】なお、マスク絶縁膜５００４を用いずに、
Ｎｉ酢酸溶液を非晶質シリコン膜の前面に塗布し結晶化
させることもできる。
【０１０４】図１３（Ｄ）を参照する。次に、触媒元素
のゲッタリングプロセスを行う。まず、リンイオンのド
ーピングを選択的に行う。マスク絶縁膜５００４が形成
された状態で、リンのドーピングを行う。すると、多結
晶シリコン膜のマスク絶縁膜５００４で覆われていない
部分５００８のみに、リンがドーピングされる（これら
の領域をリン添加領域５００８と呼ぶ）。このとき、ド
ーピングの加速電圧と、酸化膜で成るマスクの厚さを最
適化し、リンがマスク絶縁膜５００４を突き抜けないよ
うにする。このマスク絶縁膜５００４は、必ずしも酸化
膜でなくてもよいが、酸化膜は活性層に直接触れても汚
染の原因にならないので都合がよい。
【０１０５】リンのドーズ量は、１×１０14から１×１
０15ｉｏｎｓ／ｃｍ2程度とすると良い。本実施形態で
は、５×１０14ｉｏｎｓ／ｃｍ2のドーズをイオンドー
ピング装置を用いて行った。
【０１０６】なお、イオンドープの際の加速電圧は１０
ｋｅＶとした。１０ｋｅＶの加速電圧であれば、リンは
１５０ｎｍのマスク絶縁膜をほとんど通過することがで
きない。
【０１０７】図１３（Ｅ）を参照する。次に、６００℃
の窒素雰囲気にて１〜１２時間（本実施形態では１２時
間）熱アニールし、ニッケル元素のゲッタリングを行っ
た。こうすることによって、図１３（Ｅ）において矢印
で示されるように、ニッケルがリンに吸い寄せられるこ
とになる。６００℃の温度のもとでは、リン原子は膜中
をほとんど動かないが、ニッケル原子は数１００μｍ程
度またはそれ以上の距離を移動することができる。この
ことからリンがニッケルのゲッタリングに最も適した元
素の１つであることが理解できる。
【０１０８】次に図１４（Ａ）を参照し、多結晶シリコ
ン膜をパターニングする工程を説明する。このとき、リ
ンの添加領域５００８、すなわちニッケルがゲッタリン
グされた領域が残らないようにする。このようにして、
ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層５００９〜５０１１が得られた。得られた多結晶シ
リコン膜の活性層５００９〜５０１１が後にＴＦＴの活
性層となる。
【０１０９】図１４（Ｂ）を参照する。活性層５００９
〜５０１１を形成したら、その上にシリコンを含む絶縁
膜でなるゲイト絶縁膜５０１２を７０ｎｍに成膜する。
そして、酸化性雰囲気において、８００〜１１００℃
（好ましくは９５０〜１０５０℃）で加熱処理を行い、
活性層５００９〜５０１１とゲイト絶縁膜５０１２の界
面に熱酸化膜（図示せず）を形成する。
【０１１０】なお、触媒元素をゲッタリングするための
加熱処理（触媒元素のゲッタリングプロセス）を、この
段階で行っても良い。その場合、加熱処理は処理雰囲気
中にハロゲン元素を含ませ、ハロゲン元素による触媒元
素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加
熱処理を７００℃を超える温度で行なうことが好まし
い。この温度以下では処理雰囲気中のハロゲン化合物の
分解が困難となり、ゲッタリング効果が得られなくなる
恐れがある。また、この場合ハロゲン元素を含むガスと
して、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃ
ｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ2、Ｂｒ2等のハロゲンを含
む化合物から選ばれた一種または複数種のものを用いる
ことができる。この工程においては、例えばＨＣｌを用
いた場合、活性層中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。また、ハロゲン元素
を用いて触媒元素のゲッタリングプロセスを行う場合、
触媒元素のゲッタリングプロセスを、マスク絶縁膜５０
０４を除去した後、活性層をパターンニングする前に行
なってもよい。また、触媒元素のゲッタリングプロセス
を、活性層をパターンニングした後に行なってもよい。
また、いずれのゲッタリングプロセスを組み合わせて行
なってもよい。
【０１１１】次に、図示しないアルミニウムを主成分と
する金属膜を成膜し、パターニングによって後のゲイト
電極の原型を形成する。本実施形態では２ｗｔ％のスカ
ンジウムを含有したアルミニウム膜を用いる。
【０１１２】また、導電性を付与するための不純物を添
加した多結晶シリコン膜によってゲイト電極を形成して
も良い。
【０１１３】次に、特開平７−１３５３１８号公報記載
の技術により多孔性陽極酸化膜５０１３〜５０２０、無
孔性陽極酸化膜５０２１〜５０２４およびゲイト電極５
０２５〜５０２８を形成する（図１４（Ｂ））。
【０１１４】こうして図１４（Ｂ）の状態が得られた
ら、次にゲイト電極５０２５〜５０２８および多孔性陽
極酸化膜５０１３〜５０２０をマスクとしてゲイト絶縁
膜５０１２をエッチングする。そして、多孔性陽極酸化
膜５０１３〜５０２０を除去し、図１４（Ｃ）の状態を
得る。なお、図１４（Ｃ）において５０２９〜５０３１
で示されるのは加工後のゲイト絶縁膜である。
【０１１５】図１５（Ａ）を参照する。次に、一導電性
を付与する不純物元素の添加工程を行う。不純物元素と
してはＮチャネル型ならばＰ（リン）またはＡｓ（砒
素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）
を用いれば良い。
【０１１６】本実施形態では、Ｎチャネル型およびＰチ
ャネル型のＴＦＴを形成するための不純物添加をそれぞ
れ２回の工程に分けて行う。
【０１１７】最初に、Ｎチャネル型のＴＦＴを形成する
ための不純物添加を行う。まず、１回目の不純物添加
（本実施形態ではＰ（リン）を用いる）を高加速電圧８
０ｋｅＶ程度で行い、ｎ-領域を形成する。このｎ-領域
は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１
×１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【０１１８】さらに、２回目の不純物添加を低加速電圧
１０ｋｅＶ程度で行い、ｎ+領域を形成する。この時は、
加速電圧が低いので、ゲイト絶縁膜がマスクとして機能
する。また、このｎ+領域は、シート抵抗が５００Ω以
下（好ましくは３００Ω以下）となるように調節する。
【０１１９】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮチャネル型ＴＦＴのソース領域およびドレイン領域
５０３３および５０３３、低濃度不純物領域５０３７、
チャネル形成領域５０４０が形成される。また、画素Ｔ
ＦＴを構成するＮチャネル型ＴＦＴのソース領域および
ドレイン領域５０３５および５０３６、低濃度不純物領
域５０３８および５０３９、ならびにチャネル形成領域
５０４１および５０４２が確定する（図１５（Ａ））。
【０１２０】なお、図１５（Ａ）に示す状態ではＣＭＯ
Ｓ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチ
ャネル型ＴＦＴの活性層と同じ構成となっている。
【０１２１】次に、図１５（Ｂ）に示すように、Ｎチャ
ネル型ＴＦＴを覆ってレジストマスク５０４３を設け、
Ｐ型を付与する不純物イオン（本実施形態ではボロンを
用いる）の添加を行う。
【０１２２】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎチャネル型をＰチャネル型に反
転させる必要があるため、前述のＰイオンの添加濃度の
数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１２３】こうしてＣＭＯＳ回路を構成するＰチャネ
ル型ＴＦＴのソース領域およびドレイン領域５０４４お
よび５０４５、低濃度不純物領域５０４６、チャネル形
成領域５０４７が形成される（図１５（Ｂ））。
【０１２４】また、導電性を付与するための不純物を添
加した多結晶シリコン膜によってゲイト電極を形成した
場合は、低濃度不純物の形成には公知のサイドウォール
構造を用いれば良い。
【０１２５】次に、ファーネスアニール、レーザーアニ
ール、ランプアニール等の組み合わせによって不純物イ
オンの活性化を行う。それと同時に添加工程で受けた活
性層の損傷も修復される。
【０１２６】図１５（Ｃ）を参照する。次に、第１層間
絶縁膜５０４８として酸化シリコン膜と窒化シリコン膜
との積層膜を形成し、コンタクトホールを形成した後、
ソース電極およびドレイン電極５０４９〜５０５３を形
成する。なお、第１層間絶縁膜５０４８として有機性樹
脂膜を用いることもできる。
【０１２７】図１６を参照する。次に、第２層間絶縁膜
５０５４を窒化シリコン膜で形成する。そして次に、有
機性樹脂膜からなる第３層間絶縁膜５０５６を０．５〜
３μｍの厚さに形成する。有機性樹脂膜としては、ポリ
イミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易
に膜厚を厚くできる点、比誘電率が低いので寄生容量を
低減できる点、平坦性に優れている点などが挙げられ
る。なお、上述した以外の有機性樹脂膜を用いることも
できる。
【０１２８】次に、第３層間絶縁膜５０５６の一部をエ
ッチングし、画素ＴＦＴのドレイン電極５０５２の上部
に第２層間絶縁膜を挟んでブラックマトリクス５０５５
を形成する。本実施形態では、ブラックマトリクス５０
５５にはＴｉ（チタン）が用いられた。なお、本実施形
態では、画素ＴＦＴとブラックマトリクスとの間で保持
容量が形成される。
【０１２９】次に、第２層間絶縁膜５０５４および第３
層間絶縁膜５０５６にコンタクトホールを形成し、画素
電極５０５７を１２０ｎｍの厚さに形成する。なお、本
実施形態は透過型のアクティブマトリクス表示装置の例
であるため、画素電極５０５７を構成する導電膜として
ＩＴＯ等の透明導電膜を用いる。
【０１３０】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。なお、この水素化処理を、プラズマ化させ
ることによってできた水素で行っても良い。
【０１３１】以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を有するアクティブマトリ
クス基板が完成する。
【０１３２】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、アクティブマトリクス
型表示装置を作製する工程を説明する。
【０１３３】図１６（Ｃ）の状態のアクティブマトリク
ス基板に配向膜５０５９を形成する。本実施形態では、
配向膜５０５９にはポリイミドを用いた。次に、対向基
板を用意する。対向基板は、ガラス基板５０６０、透明
導電膜から成る対向電極５０６１、配向膜５０６２とで
構成される。
【０１３４】なお、本実施形態では、配向膜にはポリイ
ミド膜を用いた。なお、配向膜形成後、ラビング処理を
施した。なお、本実施形態では、配向膜に比較的大きな
プレチル角を持つようなポリイミドを用いた。
【０１３５】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶５０６３を注入
し、封止剤（図示せず）によって完全に封止する。本実
施形態では、液晶５０６３にネマチック液晶を用いた。
【０１３６】よって、図１６（Ｃ）に示すような透過型
のアクティブマトリクス型表示装置が完成する。
【０１３７】なお、本実施形態で説明した非晶質シリコ
ン膜の結晶化の方法の代わりに、レーザー光（代表的に
はエキシマレーザー光）によって、非晶質シリコン膜の
結晶化を行ってもよい。
【０１３８】また、多結晶シリコン膜を用いる代わり
に、スマートカット、ＳＩＭＯＸ、エルトラン等のＳＯ
Ｉ構造（ＳＯＩ基板）を用いて他のプロセスを行っても
よい。
【０１３９】（実施形態５）
【０１４０】本実施形態では、本発明の表示装置の別の
作製方法について説明する。ここでは、アクティブマト
リクス回路とその周辺に設けられる駆動回路のＴＦＴを
同時に作製する方法について説明する。
【０１４１】〔島状半導体層、ゲート絶縁膜形成の工
程：図１７（Ａ）〕図１７（Ａ）において、基板７００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。
【０１４２】そして、基板７００１のＴＦＴが形成され
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜７００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜７００２として、窒化シリコン膜
７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜７００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜７００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。
【０１４３】次に下地膜７００２の上に２０〜１００ｎ
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【０１４４】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【０１４５】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層７００４
〜７００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１４６】次に、島状半導体層７００４〜７００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜７００７を形成した。ゲート絶縁膜７０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１７（Ａ））
【０１４７】〔ｎ-領域の形成：図１７（Ｂ）〕島状半
導体層７００４、７００６及び配線を形成する領域の全
面と、島状半導体層７００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク７００８〜７０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域７０１２を形成した。この低濃度不純物領
域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴ
に、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領
域（本明細書中ではＬov領域という。なお、ovとはover
lapの意味である。）を形成するための不純物領域であ
る。なお、ここで形成された低濃度不純物領域に含まれ
るｎ型を付与する不純物元素の濃度を（ｎ-）で表すこ
ととする。従って、本明細書中では低濃度不純物領域７
０１２をｎ-領域と言い換えることができる。
【０１４８】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜７
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
【０１４９】その後、レジストマスク７００８〜７０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
【０１５０】〔ゲート電極用および配線用導電膜の形
成：図１７（Ｃ）〕第１の導電膜７０１３を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜７０１３上に第２
の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
【０１５１】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ+領域の形成：図１８（Ａ）〕レジストマスク７０１
５〜７０１８を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極７０１９、ゲート配線７
０２０、７０２１を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜７０２
２、７０２３を残した。
【０１５２】そして、レジストマスク７０１５〜７０１
８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層７００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域７０２４、７０２５をｐ++領域と言
い換えることができる。
【０１５３】なお、この工程において、レジストマスク
７０１５〜７０１８を使用してゲート絶縁膜７００７を
エッチング除去して、島状半導体層７００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１５４】〔ｎ―ｃｈゲート電極の形成：図１８
（Ｂ）〕次に、レジストマスク７０１５〜７０１８は除
去した後、レジストマスク７０２６〜７０２９を形成
し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３
１を形成した。このときゲート電極７０３０はｎ-領域
７０１２とゲート絶縁膜を介して重なるように形成し
た。
【０１５５】〔ｎ+領域の形成：図１８（Ｃ）〕次に、
レジストマスク７０２６〜７０２９を除去し、レジスト
マスク７０３２〜７０３４を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク７０３４はｎチャネル型ＴＦＴのゲート
電極７０３１を覆う形で形成した。これは、後の工程に
おいて画素マトリクス回路のｎチャネル型ＴＦＴに、ゲ
ート電極と重ならないようにＬＤＤ領域を形成するため
である。
【０１５６】そして、ｎ型を付与する不純物元素を添加
して不純物領域７０３５〜７０３９を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域７
０３７〜７０３９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域７０３７〜７０３９をｎ+領域と言い
換えることができる。また、不純物領域７０３５、７０
３６は既にｎ-領域が形成されていたので、厳密には不
純物領域７０３７〜７０３９よりも若干高い濃度でリン
を含む。
【０１５７】なお、この工程において、レジストマスク
７０３２〜７０３４およびゲート電極７０３０をマスク
としてゲート絶縁膜７００７をエッチングし、島状半導
体膜７００５、７００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
【０１５８】〔ｎ--領域の形成：図１９（Ａ）〕次に、
レジストマスク７０３２〜７０３４を除去し、画素マト
リクス回路のｎチャネル型ＴＦＴとなる島状半導体層７
００６にｎ型を付与する不純物元素を添加する工程を行
った。こうして形成された不純物領域７０４０〜７０４
３には前記ｎ-領域と同程度かそれより少ない濃度（具
体的には５×１０16〜１×１０18atoms/cm3）のリンが
添加されるようにした。なお、ここで形成された不純物
領域７０４０〜７０４３に含まれるｎ型を付与する不純
物元素の濃度を（ｎ--）で表すこととする。従って、本
明細書中では不純物領域７０４０〜７０４３をｎ--領域
と言い換えることができる。また、この工程ではゲート
電極で隠された不純物領域７０６７を除いて全ての不純
物領域にｎ?の濃度でリンが添加されているが、非常に
低濃度であるため無視して差し支えない。
【０１５９】〔熱活性化の工程：図１９（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４
を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
【０１６０】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【０１６１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【０１６２】〔層間絶縁膜、ソース／ドレイン電極、遮
光膜、画素電極、保持容量の形成：図１９（Ｃ）〕活性
化工程を終えたら、保護絶縁膜７０４４の上に０．５〜
１．５μm厚の層間絶縁膜７０４５を形成した。前記保
護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜
を第１の層間絶縁膜とした。
【０１６３】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極７０４６〜７０４８と、ドレイン電極７
０４９、７０５０を形成した。図示していないが、本実
施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含
むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパ
ッタ法で連続して形成した３層構造の積層膜とした。
【０１６４】次に、パッシベーション膜７０５１とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜７０５１に開口部を形成し
ておいても良い。
【０１６５】その後、有機樹脂からなる第２の層間絶縁
膜７０５２を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。
【０１６６】次に、画素マトリクス回路となる領域にお
いて、第２の層間絶縁膜７０５２上に遮光膜７０５３を
形成した。遮光膜７０５３はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素また
はいずれかを主成分とする膜で１００〜３００ｎｍの厚
さに形成した。そして、遮光膜７０５３の表面に陽極酸
化法またはプラズマ酸化法により３０〜１５０ｎｍ（好
ましくは５０〜７５ｎｍ）の厚さの酸化膜７０５４を形
成した。ここでは遮光膜７０５３としてアルミニウム膜
またはアルミニウムを主成分とする膜を用い、酸化膜７
０５４として酸化アルミニウム膜（アルミナ膜）を用い
た。
【０１６７】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
【０１６８】次に、第２の層間絶縁膜７０５２にドレイ
ン電極７０５０に達するコンタクトホールを形成し、画
素電極７０５５を形成した。なお、画素電極７０５６、
７０５７はそれぞれ隣接する別の画素の画素電極であ
る。画素電極７０５５〜７０５７は、透過型液晶表示装
置とする場合には透明導電膜を用い、反射型の液晶表示
装置とする場合には金属膜を用いれば良い。ここでは透
過型の液晶表示装置とするために、酸化インジウム・ス
ズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成
した。
【０１６９】また、この時、画素電極７０５５と遮光膜
７０５３とが酸化膜７０５４を介して重なった領域７０
５８が保持容量を形成した。
【０１７０】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ７０８
１、ｎチャネル型ＴＦＴ７０８２が形成され、画素マト
リクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７
０８３が形成された。
【０１７１】ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８
１には、チャネル形成領域７０６１、ソース領域７０６
２、ドレイン領域７０６３がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ７０８２には、チャネ
ル形成領域７０６４、ソース領域７０６５、ドレイン領
域７０６６、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）７０６７が形成された。この時、
ソース領域７０６５、ドレイン領域７０６６はそれぞれ
（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６７はｎ-
領域で形成された。
【０１７２】また、画素ＴＦＴ７０８３には、チャネル
形成領域７０６８、７０６９、ソース領域７０７０、ド
レイン領域７０７１、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）７０７２〜７０７
５、Ｌoff領域７０７３、７０７４に接したｎ+領域７０
７６が形成された。この時、ソース領域７０７０、ドレ
イン領域７０７１はそれぞれｎ+領域で形成され、Ｌoff
領域７０７２〜７０７５はｎ--領域で形成された。
【０１７３】ここではは、画素マトリクス回路およびド
ライバー回路が要求する回路仕様に応じて各回路を形成
するＴＦＴの構造を最適化し、半導体装置の動作性能お
よび信頼性を向上させることができた。具体的には、ｎ
チャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置
を異ならせ、Ｌov領域またはＬoff領域を使い分けるこ
とによって、同一基板上に高速動作またはホットキャリ
ア対策を重視したＴＦＴ構造と低オフ電流動作を重視し
たＴＦＴ構造とを実現した。
【０１７４】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ７０８２は高速動作を
重視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。また、ｎチャネル型ＴＦＴ７０８３は
低オフ電流動作を重視した画素マトリクス回路、サンプ
リング回路（サンプルホールド回路）に適している。
【０１７５】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７
０８３に設けられるＬoff領域７０７２〜７０７５の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
【０１７６】（実施形態６）
【０１７７】本実施形態では、本発明の液晶表示装置の
別の作製方法について説明する。ここでは、アクティブ
マトリクス回路とその周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について説明する。
【０１７８】〔島状半導体層、ゲート絶縁膜形成の工
程：図２０（Ａ）〕図２０（Ａ）において、基板６００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。
【０１７９】そして、基板６００１のＴＦＴが形成され
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜６００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜６００２として、窒化シリコン膜
６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜６００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜６００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。
【０１８０】次に下地膜６００２の上に２０〜１００ｎ
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【０１８１】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【０１８２】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層６００４
〜６００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１８３】次に、島状半導体層６００４〜６００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００７を形成した。ゲート絶縁膜６０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図２０（Ａ））
【０１８４】〔ｎ-領域の形成：図２０（Ｂ）〕島状半
導体層６００４、６００６及び配線を形成する領域の全
面と、島状半導体層６００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク６００８〜６０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域６０１２、６０１３を形成した。この低濃
度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路
のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート
電極と重なるＬＤＤ領域（本明細書中ではＬov領域とい
う。なお、ovとはoverlapの意味である。）を形成する
ための不純物領域である。なお、ここで形成された低濃
度不純物領域に含まれるｎ型を付与する不純物元素の濃
度を（ｎ-）で表すこととする。従って、本明細書中で
は低濃度不純物領域６０１２、６０１３をｎ -領域と言
い換えることができる。
【０１８５】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
【０１８６】その後、レジストマスク６００８〜６０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
【０１８７】〔ゲート電極用および配線用導電膜の形
成：図２０（Ｃ）〕第１の導電膜６０１４を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜６０１４上に第２
の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
【０１８８】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ+領域の形成：図２１（Ａ）〕レジストマスク６０１
６〜６０１９を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２０、ゲート配線６
０２１、６０２２を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜６０２
３、６０２４を残した。
【０１８９】そして、レジストマスク６０１６〜６０１
９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域６０２５、６０２６をｐ++領域と言
い換えることができる。
【０１９０】なお、この工程において、レジストマスク
６０１６〜６０１９を使用してゲート絶縁膜６００７を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１９１】〔ｎ―ｃｈゲート電極の形成：図２１
（Ｂ）〕次に、レジストマスク６０１６〜６０１９は除
去した後、レジストマスク６０２７〜６０３０を形成
し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３
２を形成した。このときゲート電極６０３１はｎ-領域
６０１２、６０１３とゲート絶縁膜を介して重なるよう
に形成した。
【０１９２】〔ｎ+領域の形成：図２１（Ｃ）〕次に、
レジストマスク６０２７〜６０３０を除去し、レジスト
マスク６０３３〜６０３５を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク６０３５はｎチャネル型ＴＦＴのゲート
電極６０３２を覆う形で形成した。これは、後の工程に
おいて画素マトリクス回路のｎチャネル型ＴＦＴに、ゲ
ート電極と重ならないようにＬＤＤ領域を形成するため
である。
【０１９３】そして、ｎ型を付与する不純物元素を添加
して不純物領域６０３６〜６０４０を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域６
０３８〜６０４０に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域６０３８〜６０４０をｎ+領域と言い
換えることができる。また、不純物領域６０３６、６０
３７は既にｎ-領域が形成されていたので、厳密には不
純物領域６０３８〜６０４０よりも若干高い濃度でリン
を含む。
【０１９４】なお、この工程において、レジストマスク
６０３３〜６０３５およびゲート電極６０３１をマスク
としてゲート絶縁膜６００７をエッチングし、島状半導
体膜６００５、６００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
【０１９５】〔ｎ--領域の形成：図２２（Ａ）〕次に、
レジストマスク６０３３〜６０３５を除去し、画素マト
リクス回路のｎチャネル型ＴＦＴとなる島状半導体層６
００６にｎ型を付与する不純物元素を添加する工程を行
った。こうして形成された不純物領域６０７４〜６０７
７には前記ｎ-領域と同程度かそれより少ない濃度（具
体的には５×１０16〜１×１０18atoms/cm3）のリンが
添加されるようにした。なお、ここで形成された不純物
領域６０７４〜６０７７に含まれるｎ型を付与する不純
物元素の濃度を（ｎ--）で表すこととする。従って、本
明細書中では不純物領域６０７４〜６０７７をｎ--領域
と言い換えることができる。また、この工程ではゲート
電極で隠された不純物領域６０６８および６０６９を除
いて全ての不純物領域にある濃度でリンが添加されてい
るが、非常に低濃度であるため無視して差し支えない。
【０１９６】〔熱活性化の工程：図２２（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５
を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
【０１９７】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【０１９８】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【０１９９】〔層間絶縁膜、ソース／ドレイン電極、遮
光膜、画素電極、保持容量の形成：図２２（Ｃ）〕活性
化工程を終えたら、保護絶縁膜６０４５の上に０．５〜
１．５μm厚の層間絶縁膜６０４６を形成した。前記保
護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜
を第１の層間絶縁膜とした。
【０２００】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４７〜６０４９と、ドレイン電極６
０５０、６０５１を形成した。図示していないが、本実
施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含
むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパ
ッタ法で連続して形成した３層構造の積層膜とした。
【０２０１】次に、パッシベーション膜６０５２とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５２に開口部を形成し
ておいても良い。
【０２０２】その後、有機樹脂からなる第２の層間絶縁
膜６０５３を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。
【０２０３】次に、画素マトリクス回路となる領域にお
いて、第２の層間絶縁膜６０５３上に遮光膜６０５４を
形成した。遮光膜６０５４はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素また
はいずれかを主成分とする膜で１００〜３００ｎｍの厚
さに形成した。そして、遮光膜６０５４の表面に陽極酸
化法またはプラズマ酸化法により３０〜１５０ｎｍ（好
ましくは５０〜７５ｎｍ）の厚さの酸化膜６０５５を形
成した。ここでは遮光膜６０５４としてアルミニウム膜
またはアルミニウムを主成分とする膜を用い、酸化膜６
０５５として酸化アルミニウム膜（アルミナ膜）を用い
た。
【０２０４】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
【０２０５】次に、第２の層間絶縁膜６０５３にドレイ
ン電極６０５１に達するコンタクトホールを形成し、画
素電極６０５６を形成した。なお、画素電極６０５７、
６０５８はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０５６〜６０５８は、透過型液晶表示装
置とする場合には透明導電膜を用い、反射型の液晶表示
装置とする場合には金属膜を用いれば良い。ここでは透
過型の液晶表示装置とするために、酸化インジウム・ス
ズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成
した。
【０２０６】また、この時、画素電極６０５６と遮光膜
６０５４とが酸化膜６０５５を介して重なった領域６０
５９が保持容量を形成した。
【０２０７】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ６０８
１、ｎチャネル型ＴＦＴ６０８２が形成され、画素マト
リクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６
０８３が形成された。
【０２０８】ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８
１には、チャネル形成領域６０６２、ソース領域６０６
３、ドレイン領域６０６４がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ６０８２には、チャネ
ル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）６０６８および６０６９が形成さ
れた。この時、ソース領域６０６６、ドレイン領域６０
６７はそれぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域
６０６８および６０６９はｎ-領域で形成された。
【０２０９】また、画素ＴＦＴ６０８３には、チャネル
形成領域６０７０、６０７１、ソース領域６０７２、ド
レイン領域６０７３、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）６０７４〜６０７
７、Ｌoff領域６０７５、６０７６に接したｎ+領域６０
７８が形成された。この時、ソース領域６０７２、ドレ
イン領域６０７３はそれぞれｎ+領域で形成され、Ｌoff
領域６０７４〜６０７７はｎ--領域で形成された。
【０２１０】ここでは、画素マトリクス回路およびドラ
イバー回路が要求する回路仕様に応じて各回路を形成す
るＴＦＴの構造を最適化し、半導体装置の動作性能およ
び信頼性を向上させることができた。具体的には、ｎチ
ャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を
異ならせ、Ｌov領域またはＬoff領域を使い分けること
によって、同一基板上に高速動作またはホットキャリア
対策を重視したＴＦＴ構造と低オフ電流動作を重視した
ＴＦＴ構造とを実現した。
【０２１１】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ６０８２は高速動作を
重視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。また、ｎチャネル型ＴＦＴ６０８３は
低オフ電流動作を重視した画素マトリクス回路、サンプ
リング回路（サンプルホールド回路）に適している。
【０２１２】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６
０８３に設けられるＬoff領域６０７４〜６０７７の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
【０２１３】（実施形態７）
【０２１４】上記実施形態４〜６によって作製された液
晶表示装置には、ＴＮ液晶以外にも様々な液晶材料を用
いることが可能である。例えば、1998, SID, "Characte
ristics and Driving Scheme of Polymer-Stabilized M
onostable FLCD ExhibitingFast Response Time and Hi
gh Contrast Ratio with Gray-Scale Capability" by
H. Furue et al.や、1997, SID DIGEST, 841, "A Full-
Color ThresholdlessAntiferroelectric LCD Exhibitin
g Wide Viewing Angle with Fast Response Time" by
T. Yoshida et al.、または米国特許第5594569 号に開
示された液晶材料を用いることが可能である。
【０２１５】特に、無しきい値反強誘電性液晶材料や、
強誘電性液晶材料と反強誘電性液晶材料との混合液晶材
料である無しきい値反強誘電性混合液晶の中には、その
駆動電圧が±２．５Ｖ程度のものも見出されている。こ
のような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、画像信号のサンプリング回路の電源電
圧を５Ｖ〜８Ｖ程度に抑えることが可能となり、比較的
ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ
（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎ
ｍ）を用いる場合においても有効である。
【０２１６】ここで、無しきい値反強誘電性混合液晶の
印加電圧に対する光透過率の特性を示すグラフを図に示
す。なお、液晶表示装置の入射側の偏光板の透過軸は、
液晶表示装置のラビング方向にほぼ一致する無しきい値
反強誘電性混合液晶のスメクティック層の法線方向とほ
ぼ平行に設定されている。また、出射側の偏光板の透過
軸は、入射側の偏光板の偏光軸に対してほぼ直角（クロ
スニコル）に設定されている。このように、無しきい値
反強誘電性混合液晶を用いると、図のような印加電圧−
透過率特性を示す階調表示を行うことが可能であること
がわかる。
【０２１７】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を、線順次駆動とすることにより、画
素への階調電圧の書き込み期間（ピクセルフィードピリ
オド）を長くし、保持容量が小くてもそれを補うことも
できる。
【０２１８】なお、無しきい値反強誘電性液晶を用いる
ことによって低電圧駆動が実現されるので、液晶表示装
置の低消費電力が実現される。
【０２１９】（実施形態８）
【０２２０】上述の実施形態１〜３で説明した本発明の
表示装置は、図２４に示すような３板式のプロジェクタ
に用いることができる。
【０２２１】図２４において、２４０１は白色光源、２
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本発明の表示装置、および２４１１は投影レンズであ
る。
【０２２２】（実施形態９）
【０２２３】また、上述の実施形態１〜３で説明した本
発明の液晶表示装置は、図２５に示すような３板式のプ
ロジェクタに用いることもできる。
【０２２４】図２５において、２５０１は白色光源、２
５０２ならびに２５０３はダイクロイックミラー、２５
０４〜２５０６は全反射ミラー、２５０７〜２５０９は
本発明の液晶パネル、および２５１０はダイクロイック
プリズム、および２５１１は投影レンズである。
【０２２５】（実施形態１０）
【０２２６】また、上述の実施形態１〜３で説明した本
発明の表示装置の表示媒体として液晶を用いた液晶表示
装置は、図２６に示すような単板式のプロジェクタに用
いることもできる。
【０２２７】図２６において、２６０１はランプとリフ
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本発
明の液晶パネルである。２６０７はフィールドレンズ、
２６０８は投影レンズ、２６０９はスクリーンである。
【０２２８】（実施形態１１）
【０２２９】上記実施形態８〜１０のプロジェクター
は、その投影方法によってリアプロジェクターとフロン
トプロジェクターとがある。
【０２３０】図２７（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本発明の液晶表示装置１００
０２、光源１０００３、光学系１０００４、スクリーン
１０００５で構成されている。なお、図２７（Ａ）に
は、液晶表示装置を１つ組み込んだフロントプロジェク
ターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）組み込んことによって、
より高解像度・高精細のフロント型プロジェクタを実現
することができる。
【０２３１】図２７（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７は液晶表示装置であ
り、１０００８は光源であり、１０００９はリフレクタ
ー、１００１０はスクリーンである。なお、図２７
（Ｂ）には、アクティブマトリクス型半導体表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
だリア型プロジェクタが示されている。
【０２３２】（実施形態１２）
【０２３３】本実施形態では、本発明の表示装置をゴー
グル型ディスプレイに用いた例を示す。
【０２３４】図２８を参照する。２８０１はゴーグル型
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本発明の表示装置であり、２８０３−Ｒならび
に２８０３−ＬはＬＥＤバックライトであり、２８０４
−Ｒならびに２８０４−Ｌは光学素子である。
【０２３５】（実施形態１３）
【０２３６】本実施形態においては、本発明の表示装置
のバックライトにＬＥＤを用いて、フィールドシーケン
シャル駆動を行うものである。
【０２３７】図２９に示すフィールドシーケンシャル駆
動方法のタイミングチャートには、画像信号書き込みの
開始信号（Ｖsync信号）、赤（Ｒ）、緑（Ｇ）ならびに
青（Ｂ）のＬＥＤの点灯タイミング信号（Ｒ、Ｇならび
にＢ）、およびビデオ信号（ＶＩＤＥＯ）が示されてい
る。Ｔfはフレーム期間である。また、ＴR、ＴG、ＴB
は、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＬＥＤ点
灯期間である。
【０２３８】表示装置に供給される画像信号、例えばＲ
1は、外部から入力される赤に対応する元のビデオデー
タが時間軸方向に１／３に圧縮された信号である。ま
た、液晶パネルに供給される画像信号、例えばＧ1は、
外部から入力される緑に対応する元のビデオデータが時
間軸方向に１／３に圧縮された信号である。また、液晶
パネルに供給される画像信号、例えばＢ1は、外部から
入力される青に対応する元のビデオデータが時間軸方向
に１／３に圧縮された信号である。
【０２３９】フィールドシーケンシャル駆動方法におい
ては、ＬＥＤ点灯期間ＴR期間、ＴG期間およびＴB期間
に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤の
ＬＥＤの点灯期間（ＴR）には、赤に対応したビデオ信
号（Ｒ1）が液晶パネルに供給され、液晶パネルに赤の
画像１画面分が書き込まれる。また、緑のＬＥＤの点灯
期間（ＴG）には、緑に対応したビデオデータ（Ｇ1）が
液晶パネルに供給され、液晶パネルに緑の画像１画面分
が書き込まれる。また、青のＬＥＤの点灯期間（ＴB）
には、青に対応したビデオデータ（Ｂ1）が表示装置に
供給され、表示装置に青の画像１画面分が書き込まれ
る。これらの３回の画像の書き込みにより、１フレーム
が形成される。なお、本実施形態の表示装置の表示媒体
には、液晶を用いることができる。
【０２４０】（実施形態１４）
【０２４１】本実施形態においては、本発明の表示装置
をノートブック型パーソナルコンピュータに用いた例を
図３０に示す。
【０２４２】３００１はノートブック型パーソナルコン
ピュータ本体であり、３００２は本発明の表示装置であ
る。また、本実施形態の表示装置の表示媒体に液晶を用
いう場合には、バックライトが用いられる。当該バック
ライトにはにはＬＥＤが用いられている。なお、バック
ライトに従来のように陰極管を用いても良い。
【０２４３】（実施形態１５）
【０２４４】本発明の表示装置には他に様々な用途があ
る。本実施形態では、本発明の表示装置を組み込んだ半
導体装置について説明する。
【０２４５】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、カーナビゲーション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話など）などが挙げられる。それらの一例を図３１
に示す。
【０２４６】図３１（Ａ）は携帯電話であり、本体１１
００１、音声出力部１１００２、音声入力部１１００
３、本発明の表示装置１１００４、操作スイッチ１１０
０５、アンテナ１１００６で構成される。
【０２４７】図３１（Ｂ）はビデオカメラであり、本体
１２００１、本発明の表示装置１２００２、音声入力部
１２００３、操作スイッチ１２００４、バッテリー１２
００５、受像部１２００６で構成される。
【０２４８】図３１（Ｃ）はモバイルコンピュータであ
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、本発明の表示装置１
３００５で構成される。
【０２４９】図３１（Ｄ）は携帯書籍（電子書籍）であ
り、本体１４００１、本発明の液晶表示装置１４００
２、１４００３、記憶媒体１４００４、操作スイッチ１
４００５、アンテナ１４００６で構成される。
【０２５０】（実施形態１６）
【０２５１】本実施形態では、本願発明の表示装置に用
いられる駆動方法をＥＬ（エレクトロルミネッセンス）
表示装置に用いた例について説明する。
【０２５２】図３２（Ａ）は本実施形態のＥＬ表示装置
の上面図である。図３２（Ａ）において、２４０１０は
基板、２４０１１は画素部、２４０１２はソース側駆動
回路、２４０１３はゲート側駆動回路であり、それぞれ
の駆動回路は配線２４０１４〜２４０１６を経てＦＰＣ
２４０１７に至り、外部機器へと接続される。
【０２５３】図３２（Ｂ）は本実施形態のＥＬ表示装置
の断面構造である。このとき、少なくとも画素部、好ま
しくは駆動回路及び画素部を囲むようにしてカバー材２
６０００、シール材２７０００、密封材（第２のシール
材）２７００１が設けられている。
【０２５４】また、基板２４０１０、下地膜２４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）２４０２２及び画素部用ＴＦＴ２
４０２３（但し、ここではＥＬ素子への電流を制御する
ＴＦＴだけ図示している。）が形成されている。
【０２５５】駆動回路用ＴＦＴ２４０２２、画素部用Ｔ
ＦＴ２４０２３が完成したら、樹脂材料でなる層間絶縁
膜（平坦化膜）２４０２６の上に画素部用ＴＦＴ２４０
２３のドレインと電気的に接続する透明導電膜でなる画
素電極２４０２７を形成する。透明導電膜としては、酸
化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれ
る）または酸化インジウムと酸化亜鉛との化合物を用い
ることができる。そして、画素電極２４０２７を形成し
たら、絶縁膜２４０２８を形成し、画素電極２４０２７
上に開口部を形成する。
【０２５６】次に、ＥＬ層２４０２９を形成する。ＥＬ
層２４０２９は公知のＥＬ材料（正孔注入層、正孔輸送
層、発光層、電子輸送層または電子注入層）を自由に組
み合わせて積層構造または単層構造とすれば良い。どの
ような構造とするかは公知の技術を用いれば良い。ま
た、ＥＬ材料には低分子系材料と高分子系（ポリマー
系）材料がある。低分子系材料を用いる場合は蒸着法を
用いるが、高分子系材料を用いる場合には、スピンコー
ト法、印刷法またはインクジェット法等の簡易な方法を
用いることが可能である。
【０２５７】本実施形態では、シャドーマスクを用いて
蒸着法によりＥＬ層を形成する。シャドーマスクを用い
て画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。
【０２５８】ＥＬ層２４０２９を形成したら、その上に
陰極２４０３０を形成する。陰極２４０３０とＥＬ層２
４０２９の界面に存在する水分や酸素は極力排除してお
くことが望ましい。従って、真空中でＥＬ層２４０２９
と陰極２４０３０を連続成膜するか、ＥＬ層２４０２９
を不活性雰囲気で形成し、大気解放しないで陰極２４０
３０を形成するといった工夫が必要である。本実施形態
ではマルチチャンバー方式（クラスターツール方式）の
成膜装置を用いることで上述のような成膜を可能とす
る。
【０２５９】なお、本実施形態では陰極２４０３０とし
て、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的にはＥＬ層２４０２
９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜
を形成し、その上に３００ｎｍ厚のアルミニウム膜を形
成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用
いても良い。そして陰極２４０３０は２４０３１で示さ
れる領域において配線２４０１６に接続される。配線２
４０１６は陰極２４０３０に所定の電圧を与えるための
電源供給線であり、導電性ペースト材料２４０３２を介
してＦＰＣ２４０１７に接続される。
【０２６０】２４０３１に示された領域において陰極２
４０３０と配線２４０１６とを電気的に接続するため
に、層間絶縁膜２４０２６及び絶縁膜２４０２８にコン
タクトホールを形成する必要がある。これらは層間絶縁
膜２４０２６のエッチング時（画素電極用コンタクトホ
ールの形成時）や絶縁膜２４０２８のエッチング時（Ｅ
Ｌ層形成前の開口部の形成時）に形成しておけば良い。
また、絶縁膜２４０２８をエッチングする際に、層間絶
縁膜２４０２６まで一括でエッチングしても良い。この
場合、層間絶縁膜２４０２６と絶縁膜２４０２８が同じ
樹脂材料であれば、コンタクトホールの形状を良好なも
のとすることができる。
【０２６１】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜２６００３、充填材２６
００４、カバー材２６０００が形成される。
【０２６２】さらに、ＥＬ素子部を囲むようにして、カ
バー材２６０００と基板２４０１０の内側にシール材２
７０００が設けられ、さらにシール材２７０００の外側
には密封材（第２のシール材）２７００１が形成され
る。
【０２６３】このとき、この充填材２６００４は、カバ
ー材２６０００を接着するための接着剤としても機能す
る。充填材２６００４としては、ＰＶＣ（ポリビニルク
ロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）を用いることができる。この充填材２６０
０４の内部に乾燥剤を設けておくと、吸湿効果を保持で
きるので好ましい。
【０２６４】また、充填材２６００４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。
【０２６５】スペーサーを設けた場合、パッシベーショ
ン膜２６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。
【０２６６】また、カバー材２６０００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材２
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２６７】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材２６０００が透光性を有す
る必要がある。
【０２６８】また、配線２４０１６はシール材２７００
０および密封材２７００１と基板２４０１０との隙間を
通ってＦＰＣ２４０１７に電気的に接続される。なお、
ここでは配線２４０１６について説明したが、他の配線
２４０１４、２４０１５も同様にしてシール材２７００
０および密封材２７００１の下を通ってＦＰＣ２４０１
７に電気的に接続される。
【０２６９】（実施形態１７）本実施形態では、実施形
態１６とは異なる形態のＥＬ表示装置を作製した例につ
いて、図３３（Ａ）、３３（Ｂ）を用いて説明する。図
３２（Ａ）、３２（Ｂ）と同じ番号のものは同じ部分を
指しているので説明は省略する。
【０２７０】図３３（Ａ）は本実施形態のＥＬ表示装置
の上面図であり、図３３（Ａ）をＡ-Ａ'で切断した断面
図を図３３（Ｂ）に示す。
【０２７１】実施形態１６に従って、ＥＬ素子の表面を
覆ってパッシベーション膜２６００３までを形成する。
【０２７２】さらに、EL素子を覆うようにして充填材６
００４を設ける。この充填材２６００４は、カバー材２
６０００を接着するための接着剤としても機能する。充
填材２６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材２６００４の内
部に乾燥剤を設けておくと、吸湿効果を保持できるので
好ましい。
【０２７３】また、充填材２６００４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。
【０２７４】スペーサーを設けた場合、パッシベーショ
ン膜２６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。
【０２７５】また、カバー材２６０００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材２
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２７６】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。
【０２７７】次に、充填材２６００４を用いてカバー材
２６０００を接着した後、充填材２６００４の側面（露
呈面）を覆うようにフレーム材２６００１を取り付け
る。フレーム材２６００１はシール材（接着剤として機
能する）２６００２によって接着される。このとき、シ
ール材２６００２としては、光硬化性樹脂を用いるのが
好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用
いても良い。なお、シール材２６００２はできるだけ水
分や酸素を透過しない材料であることが望ましい。ま
た、シール材２６００２の内部に乾燥剤を添加してあっ
ても良い。
【０２７８】また、配線２４０１６はシール材２６００
２と基板２４０１０との隙間を通ってＦＰＣ２４０１７
に電気的に接続される。なお、ここでは配線２４０１６
について説明したが、他の配線２４０１４、２４０１５
も同様にしてシール材２６００２の下を通ってＦＰＣ２
４０１７に電気的に接続される。
【０２７９】（実施形態１８）本実形態では、ＥＬ表示
パネルにおける画素部のさらに詳細な断面構造を図３４
に、上面構造を図３５（Ａ）に、回路図を図３５（Ｂ）
に示す。図３４、図３５（Ａ）及び図３５（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。
【０２８０】図３４において、基板２３００１上に設け
られたスイッチング用ＴＦＴ２３００２は実施形態４の
TFT構造を用いてもよいし、公知のＴＦＴの構造を用い
てもよい。本実施形態ではダブルゲート構造としている
が、構造及び作製プロセスに大きな違いはないので説明
は省略する。但し、ダブルゲート構造とすることで実質
的に二つのＴＦＴが直列された構造となり、オフ電流値
を低減することができるという利点がある。なお、本実
施形態ではダブルゲート構造としているが、シングルゲ
ート構造でも構わないし、トリプルゲート構造やそれ以
上のゲート本数を持つマルチゲート構造でも構わない。
【０２８１】また、電流制御用ＴＦＴ２３００３はＮＴ
ＦＴを用いて形成される。このとき、スイッチング用Ｔ
ＦＴ２３００２のドレイン配線２３０３５は配線２３０
３６によって電流制御用ＴＦＴのゲート電極２３０３７
に電気的に接続されている。また、２３０３８で示され
る配線は、スイッチング用ＴＦＴ２３００２のゲート電
極２３０３９ａ、２３０３９ｂを電気的に接続するゲー
ト配線である。
【０２８２】電流制御用ＴＦＴはＥＬ素子を流れる電流
量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴのド
レイン側に、ゲート絶縁膜を介してゲート電極に重なる
ようにＬＤＤ領域を設ける本願発明の構造は極めて有効
である。
【０２８３】また、本実施形態では電流制御用ＴＦＴ２
３００３をシングルゲート構造で図示しているが、複数
のＴＦＴを直列につなげたマルチゲート構造としても良
い。さらに、複数のＴＦＴを並列につなげて実質的にチ
ャネル形成領域を複数に分割し、熱の放射を高い効率で
行えるようにした構造としても良い。このような構造は
熱による劣化対策として有効である。
【０２８４】また、図３５Ａに示すように、電流制御用
ＴＦＴ２３００３のゲート電極２３０３７となる配線は
２３００４で示される領域で、電流制御用ＴＦＴ２３０
０３のドレイン配線２３０４０と絶縁膜を介して重な
る。このとき、２３００４で示される領域ではコンデン
サが形成される。このコンデンサ２３００４は電流制御
用ＴＦＴ２３００３のゲートにかかる電圧を保持するた
めのコンデンサとして機能する。なお、ドレイン配線２
３０４０は電流供給線（電源線）２３００６に接続さ
れ、常に一定の電圧が加えられている。
【０２８５】スイッチング用ＴＦＴ２３００２及び電流
制御用ＴＦＴ２３００３の上には第１パッシベーション
膜２３０４１が設けられ、その上に樹脂絶縁膜でなる平
坦化膜２３０４２が形成される。平坦化膜２３０４２を
用いてＴＦＴによる段差を平坦化することは非常に重要
である。後に形成されるＥＬ層は非常に薄いため、段差
が存在することによって発光不良を起こす場合がある。
従って、ＥＬ層をできるだけ平坦面に形成しうるように
画素電極を形成する前に平坦化しておくことが望まし
い。
【０２８６】また、２３０４３は反射性の高い導電膜で
なる画素電極（ＥＬ素子の陰極）であり、電流制御用Ｔ
ＦＴ２３００３のドレインに電気的に接続される。画素
電極２３０４３としてはアルミニウム合金膜、銅合金膜
または銀合金膜など低抵抗な導電膜またはそれらの積層
膜を用いることが好ましい。勿論、他の導電膜との積層
構造としても良い。
【０２８７】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク２３０４４a、２３０４４bにより形成された
溝（画素に相当する）の中に発光層２３０４５が形成さ
れる。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。
【０２８８】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。
【０２８９】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２９０】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。
【０２９１】例えば、本実施形態ではポリマー系材料を
発光層として用いる例を示したが、低分子系有機ＥＬ材
料を用いても良い。また、電荷輸送層や電荷注入層とし
て炭化珪素等の無機材料を用いることも可能である。こ
れらの有機ＥＬ材料や無機材料は公知の材料を用いるこ
とができる。
【０２９２】本実施形態では発光層２３０４５の上にＰ
ＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニ
リン）でなる正孔注入層３０４６を設けた積層構造のＥ
Ｌ層としている。そして、正孔注入層２３０４６の上に
は透明導電膜でなる陽極２３０４７が設けられる。本実
施形態の場合、発光層２３０４５で生成された光は上面
側に向かって（ＴＦＴの上方に向かって）放射されるた
め、陽極は透光性でなければならない。透明導電膜とし
ては酸化インジウムと酸化スズとの化合物や酸化インジ
ウムと酸化亜鉛との化合物を用いることができるが、耐
熱性の低い発光層や正孔注入層を形成した後で形成する
ため、可能な限り低温で成膜できるものが好ましい。
【０２９３】陽極２３０４７まで形成された時点でＥＬ
素子２３００５が完成する。なお、ここでいうＥＬ素子
２３００５は、画素電極（陰極）２３０４３、発光層２
３０４５、正孔注入層２３０４６及び陽極２３０４７で
形成されたコンデンサを指す。図２２Ａに示すように画
素電極２３０４３は画素の面積にほぼ一致するため、画
素全体がＥＬ素子として機能する。従って、発光の利用
効率が非常に高く、明るい画像表示が可能となる。
【０２９４】ところで、本実施形態では、陽極２３０４
７の上にさらに第２パッシベーション膜２３０４８を設
けている。第２パッシベーション膜２３０４８としては
窒化珪素膜または窒化酸化珪素膜が好ましい。この目的
は、外部とＥＬ素子とを遮断することであり、有機ＥＬ
材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料から
の脱ガスを抑える意味との両方を併せ持つ。これにより
ＥＬ表示装置の信頼性が高められる。
【０２９５】以上のように本実施形態のＥＬ表示パネル
は図３４のような構造の画素からなる画素部を有し、オ
フ電流値の十分に低いスイッチング用ＴＦＴと、ホット
キャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【０２９６】（実施形態１９）本実施形態では、実施形
態１８に示した画素部において、ＥＬ素子２３００５の
構造を反転させた構造について説明する。説明には図２
３を用いる。なお、図３４の構造と異なる点はＥＬ素子
の部分と電流制御用ＴＦＴだけであるので、その他の説
明は省略することとする。
【０２９７】図３６において、電流制御用ＴＦＴ２３１
０３はＰＴＦＴを用いて形成される。
【０２９８】本実施形態では、画素電極（陽極）２３０
５０として透明導電膜を用いる。具体的には酸化インジ
ウムと酸化亜鉛との化合物でなる導電膜を用いる。勿
論、酸化インジウムと酸化スズとの化合物でなる導電膜
を用いても良い。
【０２９９】そして、絶縁膜でなるバンク２３０５１
ａ、２３０５１ｂが形成された後、溶液塗布によりポリ
ビニルカルバゾールでなる発光層２３０５２が形成され
る。その上にはカリウムアセチルアセトネートでなる電
子注入層２３０５３、アルミニウム合金でなる陰極２３
０５４が形成される。この場合、陰極２３０５４がパッ
シベーション膜としても機能する。こうしてＥＬ素子２
３１０１が形成される。
【０３００】本実施形態の場合、発光層２３０５２で発
生した光は、矢印で示されるようにＴＦＴが形成された
基板の方に向かって放射される。
【０３０１】（実施形態２０）本実施形態では、図３５
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３７（Ａ）〜（Ｃ）に示す。なお、本実
施形態において、２３２０１はスイッチング用ＴＦＴ２
３２０２のソース配線、２３２０３はスイッチング用Ｔ
ＦＴ２３２０２のゲート配線、２３２０４は電流制御用
ＴＦＴ、２３２０５はコンデンサ、２３２０６、２３２
０８は電流供給線、２３２０７はＥＬ素子とする。
【０３０２】図３７（Ａ）は、二つの画素間で電流供給
線２３２０６を共通とした場合の例である。即ち、二つ
の画素が電流供給線２３２０６を中心に線対称となるよ
うに形成されている点に特徴がある。この場合、電源供
給線の本数を減らすことができるため、画素部をさらに
高精細化することができる。
【０３０３】また、図３７（Ｂ）は、電流供給線２３２
０８をゲート配線２３２０３と平行に設けた場合の例で
ある。なお、図３７（Ｂ）では電流供給線２３２０８と
ゲート配線２３２０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電源供給線２３２０８とゲート配線２３
２０３とで専有面積を共有させることができるため、画
素部をさらに高精細化することができる。
【０３０４】また、図３７（Ｃ）は、図３７（Ｂ）の構
造と同様に電流供給線２３２０８をゲート配線２３２０
３と平行に設け、さらに、二つの画素を電流供給線２３
２０８を中心に線対称となるように形成する点に特徴が
ある。また、電流供給線２３２０８をゲート配線２３２
０３のいずれか一方と重なるように設けることも有効で
ある。この場合、電源供給線の本数を減らすことができ
るため、画素部をさらに高精細化することができる。
【０３０５】なお、本実施形態の構成は、実施形態１〜
９の構成と自由に組み合わせて実施することが可能であ
る。また、実施形態１０の電子機器の表示部として本実
施形態の画素構造を有するＥＬ表示パネルを用いること
は有効である。
【０３０６】（実施形態２１）実施形態２０に示した図
３５（Ａ）、３５（Ｂ）では電流制御用ＴＦＴ２３００
３のゲートにかかる電圧を保持するためにコンデンサ２
３００４を設ける構造としているが、コンデンサ２３０
０４を省略することも可能である。実施形態１１の場
合、電流制御用ＴＦＴ２３００３として、ゲート絶縁膜
を介してゲート電極に重なるように設けられたＬＤＤ領
域を有しているＴＦＴを用いている。この重なり合った
領域には一般的にゲート容量と呼ばれる寄生容量が形成
されるが、本実施形態ではこの寄生容量をコンデンサ２
３００４の代わりとして積極的に用いる点に特徴があ
る。
【０３０７】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。
【０３０８】また、実施形態１３に示した図３７
（Ａ），（Ｂ），（Ｃ）の構造においても同様に、コン
デンサ２３２０５を省略することは可能である。
【０３０９】
【発明の効果】
【０３１０】本発明の液晶表示装置によると、Ｄ／Ａ変
換回路の能力以上の多階調表示をおこなうことができ
る。よって、小型の液晶表示装置を実現することが可能
となる
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の概略構成図である。
【図２】 本発明の液晶表示装置の概略構成図である。
【図３】 本発明のある実施形態の液晶表示装置の概略
構成図である。
【図４】 本発明のある実施形態の液晶表示装置のアク
ティブマトリクス回路、ソースドライバおよびゲートド
ライバの回路構成図である。
【図５】 本発明のある実施形態の液晶表示装置の階調
表示レベルを示す図である。
【図６】 本発明のある実施形態の液晶表示装置の駆動
タイミングチャートを示す図である。
【図７】 本発明のある実施形態の液晶表示装置の駆動
タイミングチャートを示す図である。
【図８】 本発明のある実施形態の液晶表示装置の概略
構成図である。
【図９】 本発明のある実施形態の液晶表示装置の概略
構成図である。
【図１０】 本発明のある実施形態の液晶表示装置の概
略構成図である。
【図１１】 本発明のある実施形態の液晶表示装置のア
クティブマトリクス回路、ソースドライバおよびゲート
ドライバの回路構成図である。
【図１２】 本発明のある実施形態の液晶表示装置の駆
動タイミングチャートを示す図である。
【図１３】 本発明の液晶表示装置の作製工程例を示す
図である。
【図１４】 本発明の液晶表示装置の作製工程例を示す
図である。
【図１５】 本発明の液晶表示装置の作製工程例を示す
図である。
【図１６】 本発明の液晶表示装置の作製工程例を示す
図である。
【図１７】 本発明の液晶表示装置の作製工程例を示す
図である。
【図１８】 本発明の液晶表示装置の作製工程例を示す
図である。
【図１９】 本発明の液晶表示装置の作製工程例を示す
図である。
【図２０】 本発明の液晶表示装置の作製工程例を示す
図である。
【図２１】 本発明の液晶表示装置の作製工程例を示す
図である。
【図２２】 本発明の液晶表示装置の作製工程例を示す
図である。
【図２３】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。
【図２４】 本発明の液晶表示装置を用いた３板式プロ
ジェクタの概略構成図である。
【図２５】 本発明の液晶表示装置を用いた３板式プロ
ジェクタの概略構成図である。
【図２６】 本発明の液晶表示装置を用いた単板式プロ
ジェクタの概略構成図である。
【図２７】 本発明の液晶表示装置を用いたフロントプ
ロジェクタおよびリアプロジェクタの概略構成図であ
る。
【図２８】 本発明の液晶表示装置を用いたゴーグル型
ディスプレイの概略構成図である。７
【図２９】 フィールドシーケンシャル駆動のタイミン
グチャートである。
【図３０】 本発明の液晶表示装置を用いたノートブッ
ク型パーソナルコンピュータの概略構成図である。
【図３１】 本発明の液晶表示装置を用いた電子機器の
例である。
【図３２】 実施形態１６のＥＬ表示装置の構成を示す
図である。
【図３３】 実施形態１７のＥＬ表示装置の構成を示す
図である。
【図３４】 実施形態１８のＥＬ表示装置の画素部の構
成を示す断面図である。
【図３５】 実施形態１９のＥＬ表示装置の画素部の構
成を示す上面図及び回路図である。
【図３６】 実施形態２０のＥＬ表示装置の画素部の構
成を示す断面図である。
【図３７】 実施形態２１のＥＬ表示装置の画素部の構
成を示す回路図である。
【符号の説明】
１０１ 表示パネル １０１−１ ソースドライバ １０１−２ ゲートドライバ １０１−３ ゲートドライバ １０１−４ アクティブマトリクス回路 １０２ デジタルビデオデータ時間階調処理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ａ ６４１Ｃ ６４１Ｅ Ｇ０２Ｆ 1/136 ５００

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、を有する表示装置であっ
    て、 外部から入力されるｍビットデジタルビデオデータのう
    ち、上位ｎビットを階調電圧の情報として、かつ下位
    （ｍ−ｎ）ビットを時間階調の情報として用い、ｍ、ｎ
    は共に２以上の正数、かつｍ＞ｎであることを特徴とす
    る表示装置。
  2. 【請求項２】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータを階
    調電圧のためのｎビットデジタルビデオデータに変換
    し、前記ソースドライバに前記ｎビットデジタルビデオ
    データを供給する回路と（ｍ、ｎは共に２以上の正数、
    ｍ＞ｎ）、を有する表示装置であって、 ２m-n個のサブフレームによって１フレームの映像を形
    成することによって時間階調表示を行うことを特徴とす
    る表示装置。
  3. 【請求項３】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータを階
    調電圧のためのｎビットデジタルビデオデータに変換
    し、前記ソースドライバに前記ｎビットデジタルビデオ
    データを供給する回路と（ｍ、ｎは共に２以上の正数、
    ｍ＞ｎ）、を有する表示装置であって、 ２m-n個のサブフレームによって１フレームの映像を形
    成することによって時間階調表示を行い、（２m−（２
    m-n−１））通りの階調表示を得ることを特徴とする表
    示装置。
  4. 【請求項４】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、を有する表示装置であっ
    て、 外部から入力されるｍビットデジタルビデオデータのう
    ち、上位ｎビットを階調電圧の情報として、かつ下位
    （ｍ−ｎ）ビットを時間階調の情報として用い（ｍ、ｎ
    は共に２以上の正数、ｍ＞ｎ）、 前記ソースドライバは、前記ｎビットデジタルビデオデ
    ータをアナログ階調電圧に変換するＤ／Ａ変換回路を有
    していることを特徴とする表示装置。
  5. 【請求項５】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータを階
    調電圧のためのｎビットデジタルビデオデータに変換
    し、前記ソースドライバに前記ｎビットデジタルビデオ
    データを供給する回路と（ｍ、ｎは共に２以上の正数、
    ｍ＞ｎ）、を有する表示装置であって、 前記ソースドライバは、前記ｎビットデジタルビデオデ
    ータをアナログ階調電圧に変換するＤ／Ａ変換回路を有
    しており、 ２m-n個のサブフレームによって１フレームの映像を形
    成することによって時間階調表示を行うことを特徴とす
    る表示装置。
  6. 【請求項６】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータを階
    調電圧のためのｎビットデジタルビデオデータに変換
    し、前記ソースドライバに前記ｎビットデジタルビデオ
    データを供給する回路と（ｍ、ｎは共に２以上の正数、
    ｍ＞ｎ）、を有する表示装置であって、 前記ソースドライバは、前記ｎビットデジタルビデオデ
    ータをアナログ階調電圧に変換するＤ／Ａ変換回路を有
    しており、 ２m-n個のサブフレームによって１フレームの映像を形
    成することによって時間階調表示を行い、（２m−（２
    m-n−１））通りの階調表示を得ることを特徴とする表
    示装置。
  7. 【請求項７】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータを階
    調電圧のためのｎビットデジタルビデオデータに変換す
    る回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、 前記ｎビットデジタルビデオデータをアナログビデオデ
    ータに変換し、前記ソースドライバに入力するするＤ／
    Ａ変換回路と、を有する表示装置であって、 ２m-n個のサブフレームによって１フレームの映像を形
    成することによって時間階調表示を行うことを特徴とす
    る表示装置。
  8. 【請求項８】複数の画素ＴＦＴがマトリクス状に配置さ
    れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
    バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータを階
    調電圧のためのｎビットデジタルビデオデータに変換す
    る回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、 前記ｎビットデジタルビデオデータをアナログビデオデ
    ータに変換し、前記ソースドライバに入力するするＤ／
    Ａ変換回路と、を有する表示装置であって、 ２m-n個のサブフレームによって１フレームの映像を形
    成することによって時間階調表示を行い、（２m−（２
    m-n−１））通りの階調表示を得ることを特徴とする表
    示装置。
  9. 【請求項９】前記ｍは８、前記ｎは２であることを特徴
    とする請求項１乃至８のいずれか一に記載の表示装置。
  10. 【請求項１０】前記ｍは１０、前記ｎは２であることを
    特徴とする請求項１乃至８のいずれか一に記載の表示装
    置。
  11. 【請求項１１】前記ｍは１２、前記ｎは４であることを
    特徴とする請求項１乃至８のいずれか一に記載の表示装
    置。
  12. 【請求項１２】請求項１乃至１１のいずれか一に記載の
    表示装置を３個備えたリアプロジェクター。
  13. 【請求項１３】請求項１乃至１１のいずれか一に記載の
    表示装置を３個備えたフロントプロジェクター。
  14. 【請求項１４】請求項１乃至１１のいずれか一に記載の
    表示装置を１個備えた単板式リアプロジェクター。
  15. 【請求項１５】請求項１乃至１１のいずれか一に記載の
    表示装置を２備えたゴーグル型ディスプレイ。
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