JP2000311902A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＩｎＧａＰ層を含むエッジシニング層をベー
ス電極とベース層との間に残した場合には、ベース電極
形成時に素子特性が劣化してしまう問題が生じやすいこ
とが判明した。 【解決手段】 上記問題を解決するために、本発明の化
合物半導体装置ではコレクタ層、ベース層、エミッタ層
の半導体層を順次積層させた縦型構造からなるヘテロ接
合型バイポーラトランジスタにおいて、ベース電極と前
記ベース層との間にＩｎＧａＰ層を含むエッジシニング
層を設け、前記ベース電極と前記コレクタ層との間に単
位面積当たり、１０．７５〜３２．２５μｇ／ｃｍ2の
Ｐｔまたは６．００〜１８．００μｇ／ｃｍ2のＰｄを
含む領域を有する構造とする。
ス電極とベース層との間に残した場合には、ベース電極
形成時に素子特性が劣化してしまう問題が生じやすいこ
とが判明した。 【解決手段】 上記問題を解決するために、本発明の化
合物半導体装置ではコレクタ層、ベース層、エミッタ層
の半導体層を順次積層させた縦型構造からなるヘテロ接
合型バイポーラトランジスタにおいて、ベース電極と前
記ベース層との間にＩｎＧａＰ層を含むエッジシニング
層を設け、前記ベース電極と前記コレクタ層との間に単
位面積当たり、１０．７５〜３２．２５μｇ／ｃｍ2の
Ｐｔまたは６．００〜１８．００μｇ／ｃｍ2のＰｄを
含む領域を有する構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置及
びその製造方法に関し、特に縦型構造のヘテロ接合型バ
イポーラトランジスタ（HBT）のベース電極の構造及び
その製造方法に関する。
びその製造方法に関し、特に縦型構造のヘテロ接合型バ
イポーラトランジスタ（HBT）のベース電極の構造及び
その製造方法に関する。
【０００２】
【従来の技術】従来のAlGaAs／GaAsHBTでは、ｐ型GaAs
ベース層をｎ型AlGaAsエミッタ層（エッジシニング層）
の薄い層で覆い、ベース電極をこのエッジシニング層上
に形成し、熱処理を行いベース電極をエミッタ層と合金
化することによって、エッジシニング層を介して、ベー
ス層とオーミック接触をとる構造がよく用いられてい
る。この構造によれば、ベース層の表面再結合を抑える
ことができ、素子の特性、信頼性を向上することができ
る。この時、ベース電極にはPtやPd等がよく用いられて
おり、特に、PtはAlGaAsおよびGaAsと３５０℃以上で顕
著に合金化反応をし、Ptの侵入深さはPtの厚さの約2倍
になることが知られている。このことは、特公平７−８
９５５６号等に示されている。従って、Ptの厚さは薄く
残したAlGaAsエッジシニング層の膜厚の1/2以上である
ことが一般的である。
ベース層をｎ型AlGaAsエミッタ層（エッジシニング層）
の薄い層で覆い、ベース電極をこのエッジシニング層上
に形成し、熱処理を行いベース電極をエミッタ層と合金
化することによって、エッジシニング層を介して、ベー
ス層とオーミック接触をとる構造がよく用いられてい
る。この構造によれば、ベース層の表面再結合を抑える
ことができ、素子の特性、信頼性を向上することができ
る。この時、ベース電極にはPtやPd等がよく用いられて
おり、特に、PtはAlGaAsおよびGaAsと３５０℃以上で顕
著に合金化反応をし、Ptの侵入深さはPtの厚さの約2倍
になることが知られている。このことは、特公平７−８
９５５６号等に示されている。従って、Ptの厚さは薄く
残したAlGaAsエッジシニング層の膜厚の1/2以上である
ことが一般的である。
【０００３】近年、AlGaAs／GaAs HBTに比べ、InGaPの
材料の特性上、高周波特性を向上させることができるの
で、InGaP／GaAs HBTが盛んに研究が行なわれており、
前記AlGaAs／GaAs HBTの構造と同様に、ｐ型GaAsベー
ス層上にｎ型InGaPエッジシニング層を残し、ベース電
極はエッジシニング層上に形成し、エッジシニング層を
介してオーミック接触をとる構造が開発され、このこと
は、特開平７−１０６３４３号公報に示されている。こ
の構造を図４を用いて説明する。
材料の特性上、高周波特性を向上させることができるの
で、InGaP／GaAs HBTが盛んに研究が行なわれており、
前記AlGaAs／GaAs HBTの構造と同様に、ｐ型GaAsベー
ス層上にｎ型InGaPエッジシニング層を残し、ベース電
極はエッジシニング層上に形成し、エッジシニング層を
介してオーミック接触をとる構造が開発され、このこと
は、特開平７−１０６３４３号公報に示されている。こ
の構造を図４を用いて説明する。
【０００４】半絶縁性GaAs基板９０１上にｎ+型GaAsコ
レクタコンタクト層９０２、ｉ型GaAsコレクタ層９０
４、ｐ型GaAsベース層９０５、ｎ型InGaPエミッタ層９
０６、ｎ型AlGaAsエミッタ保護層９０８、ｎ型GaAsエミ
ッタ層９０９、ｎ+型InGaAsエミッタキャップ層９１０
がこの順番で積層されている。コレクタコンタクト層９
０２、InGaPエミッタ層９０６、エミッタキャップ層９
１０上にはそれぞれ、コレクタ電極９１３、ベース電極
９１１、エミッタ電極９１２が形成されている。ベース
電極９１１下方には、ベース層９０５に達する合金化領
域９２１が形成されている。エミッタメサ側壁にはサイ
ドウォール９２０が形成されている。
レクタコンタクト層９０２、ｉ型GaAsコレクタ層９０
４、ｐ型GaAsベース層９０５、ｎ型InGaPエミッタ層９
０６、ｎ型AlGaAsエミッタ保護層９０８、ｎ型GaAsエミ
ッタ層９０９、ｎ+型InGaAsエミッタキャップ層９１０
がこの順番で積層されている。コレクタコンタクト層９
０２、InGaPエミッタ層９０６、エミッタキャップ層９
１０上にはそれぞれ、コレクタ電極９１３、ベース電極
９１１、エミッタ電極９１２が形成されている。ベース
電極９１１下方には、ベース層９０５に達する合金化領
域９２１が形成されている。エミッタメサ側壁にはサイ
ドウォール９２０が形成されている。
【０００５】ベース電極９１１の製造方法は、InGaPエ
ミッタ層９０６上に最下層がPdまたはPtからなる多層金
属を蒸着し、３５０℃で15分間の熱処理によってベース
層９０５に達する合金化領域９２１を形成する。これに
よりベース層９０５とオーミック接触をとる。ベース電
極９１１に用いたPdまたはPtの厚さは約２０ｎｍ、ｎ型
InGaPエミッタ層９０６の膜厚は約３０ｎｍであり、AlG
aAsの場合と同様にしている。
ミッタ層９０６上に最下層がPdまたはPtからなる多層金
属を蒸着し、３５０℃で15分間の熱処理によってベース
層９０５に達する合金化領域９２１を形成する。これに
よりベース層９０５とオーミック接触をとる。ベース電
極９１１に用いたPdまたはPtの厚さは約２０ｎｍ、ｎ型
InGaPエミッタ層９０６の膜厚は約３０ｎｍであり、AlG
aAsの場合と同様にしている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
特開平７−１０６３４３号公報に記載の方法で作成した
場合には、半導体素子特性が劣化してしやすいという問
題が生じた。この原因について、発明者の鋭意研究を重
ねた結果によると、ベース電極の形成時において、高温
の熱処理によって、或いは低温でも長時間の熱処理によ
って素子特性が劣化してしまう問題が生じやすいことが
判った。そのため、AuGe／Ni／Au構造のコレクタオーミ
ック電極形成の際に良い特性が得られる４００〜４５０
℃の熱処理をベース電極を形成する際の熱処理と同時、
或いはベース電極形成後に行うこと、また素子作製後に
基板上にポリイミド膜（層間絶縁膜）を形成するために
長時間の加熱（３３０℃、１時間）をすることができな
かった。また、エミッタメサ側壁とベース電極が近い構
造の素子ではエミッタ−ベース間にリーク電流が生じる
問題が生じやすいことも新たに判明した。
特開平７−１０６３４３号公報に記載の方法で作成した
場合には、半導体素子特性が劣化してしやすいという問
題が生じた。この原因について、発明者の鋭意研究を重
ねた結果によると、ベース電極の形成時において、高温
の熱処理によって、或いは低温でも長時間の熱処理によ
って素子特性が劣化してしまう問題が生じやすいことが
判った。そのため、AuGe／Ni／Au構造のコレクタオーミ
ック電極形成の際に良い特性が得られる４００〜４５０
℃の熱処理をベース電極を形成する際の熱処理と同時、
或いはベース電極形成後に行うこと、また素子作製後に
基板上にポリイミド膜（層間絶縁膜）を形成するために
長時間の加熱（３３０℃、１時間）をすることができな
かった。また、エミッタメサ側壁とベース電極が近い構
造の素子ではエミッタ−ベース間にリーク電流が生じる
問題が生じやすいことも新たに判明した。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
化合物半導体基板上に少なくともコレクタコンタクト
層、コレクタ層、ベース層、エミッタ層の半導体層を順
次積層させた縦型構造からなるヘテロ接合型バイポーラ
トランジスタにおいて、ベース電極と前記ベース層との
間にはInGaP層を含むエッジシニング層があり、前記ベ
ース電極と前記コレクタ層との間に単位面積当たり、１
０．７５〜３２．２５μｇ／ｃｍ2のPtまたは６．００
〜１８．００μｇ／ｃｍ2のPdを含む領域を有すること
を特徴とする構造によってなる。
化合物半導体基板上に少なくともコレクタコンタクト
層、コレクタ層、ベース層、エミッタ層の半導体層を順
次積層させた縦型構造からなるヘテロ接合型バイポーラ
トランジスタにおいて、ベース電極と前記ベース層との
間にはInGaP層を含むエッジシニング層があり、前記ベ
ース電極と前記コレクタ層との間に単位面積当たり、１
０．７５〜３２．２５μｇ／ｃｍ2のPtまたは６．００
〜１８．００μｇ／ｃｍ2のPdを含む領域を有すること
を特徴とする構造によってなる。
【０００８】本発明の半導体装置について、図３を用い
て説明する。図３はベース電極付近の概略図である。コ
レクタ層５０１、ベース層５０２、InGaP層を含むエッ
ジシニング層５０３上にベース電極５０４が形成され、
ベース電極５０４の下からInGaP層を含むエッジシニン
グ層５０３とベース層５０２に達するPtまたはPdと半導
体の合金化領域５０５がある。その合金領域５０５に含
まれるPtまたはPdの量がそれぞれ単位面積当たり、１
０.７５〜３２．２５μｇ／ｃｍ2、あるいは６.００〜
１８.００μｇ／ｃｍ2である。またこの合金領域がコレ
クタ層まで達すると素子特性が劣化するので、コレクタ
層には達していない。
て説明する。図３はベース電極付近の概略図である。コ
レクタ層５０１、ベース層５０２、InGaP層を含むエッ
ジシニング層５０３上にベース電極５０４が形成され、
ベース電極５０４の下からInGaP層を含むエッジシニン
グ層５０３とベース層５０２に達するPtまたはPdと半導
体の合金化領域５０５がある。その合金領域５０５に含
まれるPtまたはPdの量がそれぞれ単位面積当たり、１
０.７５〜３２．２５μｇ／ｃｍ2、あるいは６.００〜
１８.００μｇ／ｃｍ2である。またこの合金領域がコレ
クタ層まで達すると素子特性が劣化するので、コレクタ
層には達していない。
【０００９】また、PtまたはPdのそれぞれ単位面積当た
りの量は、電極の最下層にあったPtやPdが半導体層と完
全に拡散、反応した量であり、半導体層と反応しない２
層目以上のもの含まない。例えばベース電極はPt／Ti／
Pt／Auの４層構造がよく用いられるが、最下層のPtが半
導体層と反応するが、2層目のTiはバリア層として働
き、その上層と下層の相互拡散を防いでいる。従って3
層目のPtは半導体層と反応しないので範囲には含まれな
い。PtまたはPdの量がそれぞれ1０.７５、６.００μｇ
／ｃｍ2より少ない場合はベース層とコンタクトが取れ
ず、PtまたはPdの量がそれぞれ３２．２５、１８.００
μｇ／ｃｍ2より多い場合は熱処理等によってさらに反
応が進み特性劣化を生じやすい。
りの量は、電極の最下層にあったPtやPdが半導体層と完
全に拡散、反応した量であり、半導体層と反応しない２
層目以上のもの含まない。例えばベース電極はPt／Ti／
Pt／Auの４層構造がよく用いられるが、最下層のPtが半
導体層と反応するが、2層目のTiはバリア層として働
き、その上層と下層の相互拡散を防いでいる。従って3
層目のPtは半導体層と反応しないので範囲には含まれな
い。PtまたはPdの量がそれぞれ1０.７５、６.００μｇ
／ｃｍ2より少ない場合はベース層とコンタクトが取れ
ず、PtまたはPdの量がそれぞれ３２．２５、１８.００
μｇ／ｃｍ2より多い場合は熱処理等によってさらに反
応が進み特性劣化を生じやすい。
【００１０】また、最適量は従来技術に記載されている
AlGaAsの場合より大幅に少ないPtやPdの量である。我々
の実験の結果では、InGaP層とPt、Pdの反応はAlGaAs層
の場合より低温（３００℃以下）で進むことがわかり、
AlGaAsエッジシニング層を用いたときよりもInGaPエッ
ジシニング層を用いた方が反応が非常に進みやすいと考
えられる。従ってAlGaAsの場合に従来詳しく調べられた
最適のPtまたはPdの量をInGaPの場合にそのまま適用す
ると反応が進みすぎ、コレクタ層まで拡散し素子の特性
劣化が生じていると考えられる。良好なコンタクトを得
るためにはPtまたはPdの量がそれぞれ１５.０５〜２
７．９５μｇ／ｃｍ2、８.４０〜１５.６０μｇ／ｃｍ2
であることが好ましい。ベース層の厚さは高い高周波特
性が得られる５０ｎｍ〜１００ｎｍであることが好まし
い。
AlGaAsの場合より大幅に少ないPtやPdの量である。我々
の実験の結果では、InGaP層とPt、Pdの反応はAlGaAs層
の場合より低温（３００℃以下）で進むことがわかり、
AlGaAsエッジシニング層を用いたときよりもInGaPエッ
ジシニング層を用いた方が反応が非常に進みやすいと考
えられる。従ってAlGaAsの場合に従来詳しく調べられた
最適のPtまたはPdの量をInGaPの場合にそのまま適用す
ると反応が進みすぎ、コレクタ層まで拡散し素子の特性
劣化が生じていると考えられる。良好なコンタクトを得
るためにはPtまたはPdの量がそれぞれ１５.０５〜２
７．９５μｇ／ｃｍ2、８.４０〜１５.６０μｇ／ｃｍ2
であることが好ましい。ベース層の厚さは高い高周波特
性が得られる５０ｎｍ〜１００ｎｍであることが好まし
い。
【００１１】InGaPを含むエッジシニング層は、InGaP単
層であってもよいし、InGaP層に加え、AlGaAs層、GaAs
層等を含んだ多層でもよい。InGaP層とベース電極との
間にAlGaAs層、GaAs層等が含まれている場合はAlGaAs
層、GaAs層等の厚さは５ｎｍ以下であることが望まし
い。
層であってもよいし、InGaP層に加え、AlGaAs層、GaAs
層等を含んだ多層でもよい。InGaP層とベース電極との
間にAlGaAs層、GaAs層等が含まれている場合はAlGaAs
層、GaAs層等の厚さは５ｎｍ以下であることが望まし
い。
【００１２】請求項２に係る発明は、請求項１記載の半
導体装置において、ベース電極とベース層との間にある
前記エッジシニング層の厚さが２０〜４０ｎｍである構
造によってなる。
導体装置において、ベース電極とベース層との間にある
前記エッジシニング層の厚さが２０〜４０ｎｍである構
造によってなる。
【００１３】層厚が２０ｎｍ以下であると、ベース層表
面で電子とホールの再結合が起こりやすく、電流利得が
低下する。また、４０ｎｍ以上ではエッジシニング層が
完全に空乏化しないのでベース電極からエミッタへリー
ク電流が流れる問題が生じる可能性がある。
面で電子とホールの再結合が起こりやすく、電流利得が
低下する。また、４０ｎｍ以上ではエッジシニング層が
完全に空乏化しないのでベース電極からエミッタへリー
ク電流が流れる問題が生じる可能性がある。
【００１４】請求項３に係る発明は、前記エミッタ層は
メサ形状を有し、エミッタメサ側壁とベース電極との間
隔が、１５０〜３５０ｎｍであることを特徴とする請求
項１又は２記載の構造によってなる。
メサ形状を有し、エミッタメサ側壁とベース電極との間
隔が、１５０〜３５０ｎｍであることを特徴とする請求
項１又は２記載の構造によってなる。
【００１５】また、ベース抵抗の低減による高周波特性
向上のために、エミッタメサ側壁とベース電極の間隔を
小さくするとエミッタ−ベース間にリーク電流が生じる
可能性があった。これは、PtまたはPdの拡散する方向が
深さ方向には限らず、横方向、つまり、エミッタメサ側
壁の方向にも進行するため、特にベース抵抗低減のため
にエミッタメサ側壁とベース電極との間隔を小さくした
素子では従来通りのPtやPdの量では、横方向に拡散しす
ぎベース電極からエミッタへ直接電流が流れ特性劣化が
生じていたと考えられる。エミッタメサ側壁とベース電
極との間隔が１５０ｎｍより小さい範囲ではリーク電流
が生じた。また３５０ｎｍより大きい場合では高い高周
波特性を得ることが期待できない。しかし本発明の構成
によればエミッタ−ベース間にリーク電流が生じること
なく高周波特性向上が可能である。
向上のために、エミッタメサ側壁とベース電極の間隔を
小さくするとエミッタ−ベース間にリーク電流が生じる
可能性があった。これは、PtまたはPdの拡散する方向が
深さ方向には限らず、横方向、つまり、エミッタメサ側
壁の方向にも進行するため、特にベース抵抗低減のため
にエミッタメサ側壁とベース電極との間隔を小さくした
素子では従来通りのPtやPdの量では、横方向に拡散しす
ぎベース電極からエミッタへ直接電流が流れ特性劣化が
生じていたと考えられる。エミッタメサ側壁とベース電
極との間隔が１５０ｎｍより小さい範囲ではリーク電流
が生じた。また３５０ｎｍより大きい場合では高い高周
波特性を得ることが期待できない。しかし本発明の構成
によればエミッタ−ベース間にリーク電流が生じること
なく高周波特性向上が可能である。
【００１６】請求項４に係る発明は、化合物半導体基板
上に少なくともコレクタコンタクト層、コレクタ層、ベ
ース層、エミッタ層の半導体層を順次積層させた縦型構
造からなるヘテロ接合型バイポーラトランジスタの製造
方法において、ベース電極を形成する領域に、前記エミ
ッタ層の一部を残してエッチングすることで、少なくと
もInGaP層を含むエッジシニング層を形成し、前記エッ
ジシニング層上に厚さ５〜１５ｎｍのPt又はPdを蒸着
し、熱処理を行うことによって、Pt又はPdをエッジシニ
ング層からベース層にわたって拡散させることを特徴と
する化合物半導体装置の製造方法によってなる。
上に少なくともコレクタコンタクト層、コレクタ層、ベ
ース層、エミッタ層の半導体層を順次積層させた縦型構
造からなるヘテロ接合型バイポーラトランジスタの製造
方法において、ベース電極を形成する領域に、前記エミ
ッタ層の一部を残してエッチングすることで、少なくと
もInGaP層を含むエッジシニング層を形成し、前記エッ
ジシニング層上に厚さ５〜１５ｎｍのPt又はPdを蒸着
し、熱処理を行うことによって、Pt又はPdをエッジシニ
ング層からベース層にわたって拡散させることを特徴と
する化合物半導体装置の製造方法によってなる。
【００１７】厚さ５〜１５ｎｍのPt又はPdは請求項１の
１０.７５〜３２．２５μｇ／ｃｍ2のPtまたは６.００
〜１８.００μｇ／ｃｍ2のPdに相当する。この範囲より
少ない場合はベース層とコンタクトが取れず、多い場合
は熱処理等によって反応が進みすぎコレクタ層まで達し
てしまい特性劣化を生じやすい。PtまたはPdの厚さはコ
ンタクト抵抗をより低くするためには、７〜１３ｎｍで
あることが好ましい。この方法によってベース電極付近
は前述の通り図３のようになる。
１０.７５〜３２．２５μｇ／ｃｍ2のPtまたは６.００
〜１８.００μｇ／ｃｍ2のPdに相当する。この範囲より
少ない場合はベース層とコンタクトが取れず、多い場合
は熱処理等によって反応が進みすぎコレクタ層まで達し
てしまい特性劣化を生じやすい。PtまたはPdの厚さはコ
ンタクト抵抗をより低くするためには、７〜１３ｎｍで
あることが好ましい。この方法によってベース電極付近
は前述の通り図３のようになる。
【００１８】請求項５に係る発明は、熱処理を４２０℃
以上で行うことを特徴とする請求項４記載の化合物半導
体装置の製造方法によってなる。
以上で行うことを特徴とする請求項４記載の化合物半導
体装置の製造方法によってなる。
【００１９】熱処理温度が４２０℃以上ではPtまたはPd
の反応を完了させることができるが、それ以下の温度で
あれば不完全な反応で停止してしまうと考えられる。
の反応を完了させることができるが、それ以下の温度で
あれば不完全な反応で停止してしまうと考えられる。
【００２０】また、素子破壊が生じないように、５５０
℃以下であることが望ましい。この熱処理温度は従来よ
り高温である。熱処理時間は好ましくは２〜５分であ
る。
℃以下であることが望ましい。この熱処理温度は従来よ
り高温である。熱処理時間は好ましくは２〜５分であ
る。
【００２１】請求項６に係る発明は、前記熱処理を行う
ための昇温時に、２５０℃〜４２０℃までの間での昇温
速度が毎分１０℃以上である請求項５記載の化合物半導
体装置の製造方法によってなる。
ための昇温時に、２５０℃〜４２０℃までの間での昇温
速度が毎分１０℃以上である請求項５記載の化合物半導
体装置の製造方法によってなる。
【００２２】昇温速度を毎分1０℃以下にするとコンタ
クトが取れにくくなるという問題、また、エミッタメサ
側壁とベース電極の間隔を小さくするとエミッタ−ベー
ス間にリーク電流が生じやすくなるという問題が生じ
る。これはPtまたはPdの反応がGaAs層中よりもInGaP層
中の方が低温で起こるため、低温の場合にはInGaP層中
での横方向の拡散が、GaAs層中での縦方向の拡散よりも
多く生じてしまい、縦方向の反応に必要なPtの不足、或
いは、エミッタメサ側壁への拡散がより進行すると考え
られる。そのため、熱処理温度よりも低温領域である２
５０℃〜４２０℃での時間を短くすることが重要である
と考えられる。また、２５０℃以下ではInGaP層とPtやP
dの反応がほとんど起こらないので、そこでの昇温速度
はいずれでもよいと思われる。
クトが取れにくくなるという問題、また、エミッタメサ
側壁とベース電極の間隔を小さくするとエミッタ−ベー
ス間にリーク電流が生じやすくなるという問題が生じ
る。これはPtまたはPdの反応がGaAs層中よりもInGaP層
中の方が低温で起こるため、低温の場合にはInGaP層中
での横方向の拡散が、GaAs層中での縦方向の拡散よりも
多く生じてしまい、縦方向の反応に必要なPtの不足、或
いは、エミッタメサ側壁への拡散がより進行すると考え
られる。そのため、熱処理温度よりも低温領域である２
５０℃〜４２０℃での時間を短くすることが重要である
と考えられる。また、２５０℃以下ではInGaP層とPtやP
dの反応がほとんど起こらないので、そこでの昇温速度
はいずれでもよいと思われる。
【００２３】
【発明の実施の形態】（実施例１）本発明の第１の実施
例について図１を用いて説明する。半絶縁性GaAs基板１
０１上に、ｎ+型GaAsコレクタコンタクト層１０２（不
純物濃度５．０×１０18ｃｍ-3、膜厚５００ｎｍ）、ｎ
型InGaPエッチングストッパー層１０３（不純物濃度
３．０×１０18ｃｍ-3、膜厚２０ｎｍ）、ｎ型GaAsコレ
クタ層１０４（不純物濃度３．０×１０16ｃｍ-3、膜厚
７００ｎｍ）、ｐ+型GaAsベース層１０５（不純物濃度
４．０×１０19ｃｍ-3、膜厚７０ｎｍ）、ｎ型InGaPエ
ミッタ層１０６（不純物濃度５．０×１０17ｃｍ-3、膜
厚７０ｎｍ）、ｎ型GaAsエミッタ層１０７、ｎ+型InGaA
sエミッタキャップ層１０８をこの順番でＭＯＣＶＤで
積層する。ガスソースＭＢＥ等を用いても同様に積層す
ることができる。
例について図１を用いて説明する。半絶縁性GaAs基板１
０１上に、ｎ+型GaAsコレクタコンタクト層１０２（不
純物濃度５．０×１０18ｃｍ-3、膜厚５００ｎｍ）、ｎ
型InGaPエッチングストッパー層１０３（不純物濃度
３．０×１０18ｃｍ-3、膜厚２０ｎｍ）、ｎ型GaAsコレ
クタ層１０４（不純物濃度３．０×１０16ｃｍ-3、膜厚
７００ｎｍ）、ｐ+型GaAsベース層１０５（不純物濃度
４．０×１０19ｃｍ-3、膜厚７０ｎｍ）、ｎ型InGaPエ
ミッタ層１０６（不純物濃度５．０×１０17ｃｍ-3、膜
厚７０ｎｍ）、ｎ型GaAsエミッタ層１０７、ｎ+型InGaA
sエミッタキャップ層１０８をこの順番でＭＯＣＶＤで
積層する。ガスソースＭＢＥ等を用いても同様に積層す
ることができる。
【００２４】フォトリソグラフィーにより、エミッタと
なる部分をマスクをし、それ以外をクエン酸と過酸化水
素水の混合液でエッチングする。この混合液はInGaPを
エッチングしないのでInGaP層１０６が表面に露出する
とそこでエッチングは停止する。エミッタ領域以外のIn
GaPエミッタ層１０６を塩酸でエッチングし約４０ｎｍ
の厚さが残るようにすることで、エッジシニング層を形
成するとともに、エミッタメサ形状を形成する。
なる部分をマスクをし、それ以外をクエン酸と過酸化水
素水の混合液でエッチングする。この混合液はInGaPを
エッチングしないのでInGaP層１０６が表面に露出する
とそこでエッチングは停止する。エミッタ領域以外のIn
GaPエミッタ層１０６を塩酸でエッチングし約４０ｎｍ
の厚さが残るようにすることで、エッジシニング層を形
成するとともに、エミッタメサ形状を形成する。
【００２５】次にフォトリソグラフィーにより、エミッ
タ、ベースとなる部分をマスクをし、それ以外をエッチ
ングする。InGaPは塩酸で、GaAsはクエン酸と過酸化水
素水の混合液でエッチングし、GaAsコレクタコンタクト
層１０２の表面を露出させる。続いて、電極形成をおこ
なう。フォトリソグラフィーによりベース電極領域を露
出させ、Pt／Ti／Pt／Auをそれぞれ、１０／５０／５０
／６０ｎｍ蒸着し、リフトオフによりベース電極１１１
を形成する。同様にリフトオフにより、エミッタ電極１
１２にWN／Ti／Pt／Auを1００／５０／５０／５０ｎ
ｍ、コレクタ電極１１３にAuGe／Ni／Auを1００／１５
／1００ｎｍ形成する。その後、昇温速度を５℃／秒と
し４２０℃で１分間の熱処理を行ってベース電極１１
１、コレクタ電極１１３がそれぞれベース層１０５、コ
レクタコンタクト層１０２とオーミック接触をとる。そ
の後エッチング等により素子間分離を行い、層間絶縁膜
を形成し、メッキあるいは蒸着等により配線（図示せ
ず）を形成する。
タ、ベースとなる部分をマスクをし、それ以外をエッチ
ングする。InGaPは塩酸で、GaAsはクエン酸と過酸化水
素水の混合液でエッチングし、GaAsコレクタコンタクト
層１０２の表面を露出させる。続いて、電極形成をおこ
なう。フォトリソグラフィーによりベース電極領域を露
出させ、Pt／Ti／Pt／Auをそれぞれ、１０／５０／５０
／６０ｎｍ蒸着し、リフトオフによりベース電極１１１
を形成する。同様にリフトオフにより、エミッタ電極１
１２にWN／Ti／Pt／Auを1００／５０／５０／５０ｎ
ｍ、コレクタ電極１１３にAuGe／Ni／Auを1００／１５
／1００ｎｍ形成する。その後、昇温速度を５℃／秒と
し４２０℃で１分間の熱処理を行ってベース電極１１
１、コレクタ電極１１３がそれぞれベース層１０５、コ
レクタコンタクト層１０２とオーミック接触をとる。そ
の後エッチング等により素子間分離を行い、層間絶縁膜
を形成し、メッキあるいは蒸着等により配線（図示せ
ず）を形成する。
【００２６】エミッタ層はInGaP単層でもよく、InGaPに
加えGaAs、AlGaAs等を含んだ多層でもよい。またベース
層はAlGaAs、GaAsグレーディッド層でもよい。ベース電
極１１１の最下層のPtの厚さを変えて作製したＨＢＴの
特性を比較した結果を表１にまとめる。
加えGaAs、AlGaAs等を含んだ多層でもよい。またベース
層はAlGaAs、GaAsグレーディッド層でもよい。ベース電
極１１１の最下層のPtの厚さを変えて作製したＨＢＴの
特性を比較した結果を表１にまとめる。
【００２７】
【表１】
【００２８】表１に示すように、５〜１５ｎｍの範囲の
厚さで良好なコンタクトを取ることができた。また、ベ
ース電極のPtの変わりにPdを用いても同様の結果が得ら
れた。
厚さで良好なコンタクトを取ることができた。また、ベ
ース電極のPtの変わりにPdを用いても同様の結果が得ら
れた。
【００２９】次に、ベース電極とベース層との間に残す
InGaP層の厚さを変えて作製したＨＢＴの特性を比較し
た結果を表２にまとめる。
InGaP層の厚さを変えて作製したＨＢＴの特性を比較し
た結果を表２にまとめる。
【００３０】
【表２】
【００３１】熱処理を３９０℃で1分間と、４２０℃で1
分間で行った素子にさらに３９０℃で1分間の熱処理を
追加して特性を調べた。４２０℃で1分間熱処理した素
子では、熱処理を追加した後でも特性は変化しなかった
が、３９０℃で1分間熱処理した素子では、熱処理を追
加することによりコンタクト抵抗が低下したが、４２０
℃で1分間熱処理した素子よりも高かった。よって、３
９０℃の熱処理では反応が不完全であったと考えられ
る。また、３９０℃で1分間の熱処理後、４２０℃で1分
間の追加熱処理を行ったが、４２０℃で1分間で熱処理
を行った素子に比べコンタクト抵抗が高かった。
分間で行った素子にさらに３９０℃で1分間の熱処理を
追加して特性を調べた。４２０℃で1分間熱処理した素
子では、熱処理を追加した後でも特性は変化しなかった
が、３９０℃で1分間熱処理した素子では、熱処理を追
加することによりコンタクト抵抗が低下したが、４２０
℃で1分間熱処理した素子よりも高かった。よって、３
９０℃の熱処理では反応が不完全であったと考えられ
る。また、３９０℃で1分間の熱処理後、４２０℃で1分
間の追加熱処理を行ったが、４２０℃で1分間で熱処理
を行った素子に比べコンタクト抵抗が高かった。
【００３２】更に、熱処理の昇温速度を変えて作製した
ＨＢＴの特性を比較した結果を表３にまとめる。表３よ
り、昇温速度は毎分１０℃以上がよいといえる。
ＨＢＴの特性を比較した結果を表３にまとめる。表３よ
り、昇温速度は毎分１０℃以上がよいといえる。
【００３３】
【表３】
【００３４】（実施例２）次に、図２を用いて第２の実
施例を説明する。実施例１に示した多層構造のうち、ｎ
型InGaPエミッタ層の部分をｎ型InGaPエミッタ層とｎ型
AlGaAsエミッタ層の2層に変えて積層して用い、サイド
ウォール型セルフアライメント構造にすることにより、
エミッタメサ側壁とベース電極の間隔を制御することが
できる。
施例を説明する。実施例１に示した多層構造のうち、ｎ
型InGaPエミッタ層の部分をｎ型InGaPエミッタ層とｎ型
AlGaAsエミッタ層の2層に変えて積層して用い、サイド
ウォール型セルフアライメント構造にすることにより、
エミッタメサ側壁とベース電極の間隔を制御することが
できる。
【００３５】半絶縁性GaAs基板２０１上に、ｎ+型GaAs
コレクタコンタクト層２０２、ｎ型InGaPエッチングス
トッパー層２０３、ｎ型GaAsコレクタ層２０４、ｐ+型G
aAsベース層２０５、ｎ型InGaPエミッタ層２０６（不純
物濃度５．０×１０17ｃｍ-3、膜厚２５ｎｍ）、ｎ型Al
GaAsエミッタ層２０７（不純物濃度５．０×１０17ｃｍ
-3、膜厚１００ｎｍ）、ｎ型GaAsエミッタ層２０８、ｎ
+型InGaAsエミッタキャップ層２０９をこの順番でＭＯ
ＣＶＤで積層する。ガスソースＭＢＥ等を用いても同様
に積層することができる。
コレクタコンタクト層２０２、ｎ型InGaPエッチングス
トッパー層２０３、ｎ型GaAsコレクタ層２０４、ｐ+型G
aAsベース層２０５、ｎ型InGaPエミッタ層２０６（不純
物濃度５．０×１０17ｃｍ-3、膜厚２５ｎｍ）、ｎ型Al
GaAsエミッタ層２０７（不純物濃度５．０×１０17ｃｍ
-3、膜厚１００ｎｍ）、ｎ型GaAsエミッタ層２０８、ｎ
+型InGaAsエミッタキャップ層２０９をこの順番でＭＯ
ＣＶＤで積層する。ガスソースＭＢＥ等を用いても同様
に積層することができる。
【００３６】この基板上にエミッタ電極となるＷＮ膜を
約１００ｎｍ形成し、レジストマスクによりエミッタと
なる部分のＷＮを覆い、ドライエッチングを行いエミッ
タをリッジ状に形成する。このときInGaPをエッチング
しないガスを用いることにより、InGaPエミッタ層２０
６の表面が露出したところでエッチングは停止する。次
にプラズマＣＶＤによりSiN膜を基板全面に堆積する。
この時、ベース電極形成領域のInGaPエミッタ層をエッ
ジシニング層と呼ぶこととする。
約１００ｎｍ形成し、レジストマスクによりエミッタと
なる部分のＷＮを覆い、ドライエッチングを行いエミッ
タをリッジ状に形成する。このときInGaPをエッチング
しないガスを用いることにより、InGaPエミッタ層２０
６の表面が露出したところでエッチングは停止する。次
にプラズマＣＶＤによりSiN膜を基板全面に堆積する。
この時、ベース電極形成領域のInGaPエミッタ層をエッ
ジシニング層と呼ぶこととする。
【００３７】続いてSiN膜をドライエッチングし、サイ
ドウォール２２０を形成する。エミッタ電極とベース電
極となる部分以外をレジストで覆い、Pt／Ti／Pt／Auを
１０／５０／５０／６０ｎｍ蒸着し、リフトオフにより
ベース電極２１１とエミッタ電極２１２を形成する。ベ
ース電極２１１はサイドウォール２２０によってセルフ
アライメントされている。また、サイドウォール２２０
の膜厚によってエミッタメサ側壁とベース電極２１１の
間隔を１５０〜３５０ｎｍにすることができる。続いて
リフトオフにより、コレクタ電極２１３をAuGe／Ni／Au
を1００／１５／1００ｎｍ形成する。その後、昇温速度
を５℃／秒とし４２０℃で熱処理を行ってベース電極２
１１、コレクタ電極２１３がそれぞれベース層２０５、
コレクタコンタクト層２０２とオーミック接触をとる。
その後エッチング等により素子間分離を行い、層間絶縁
膜を形成し、メッキあるいは蒸着等により配線を形成す
る。
ドウォール２２０を形成する。エミッタ電極とベース電
極となる部分以外をレジストで覆い、Pt／Ti／Pt／Auを
１０／５０／５０／６０ｎｍ蒸着し、リフトオフにより
ベース電極２１１とエミッタ電極２１２を形成する。ベ
ース電極２１１はサイドウォール２２０によってセルフ
アライメントされている。また、サイドウォール２２０
の膜厚によってエミッタメサ側壁とベース電極２１１の
間隔を１５０〜３５０ｎｍにすることができる。続いて
リフトオフにより、コレクタ電極２１３をAuGe／Ni／Au
を1００／１５／1００ｎｍ形成する。その後、昇温速度
を５℃／秒とし４２０℃で熱処理を行ってベース電極２
１１、コレクタ電極２１３がそれぞれベース層２０５、
コレクタコンタクト層２０２とオーミック接触をとる。
その後エッチング等により素子間分離を行い、層間絶縁
膜を形成し、メッキあるいは蒸着等により配線を形成す
る。
【００３８】InGaPを含むエッジシニング層は、InGaP単
層であってもよいし、InGaP層に加え、AlGaAs層、GaAs
層等を含んだ多層でもよい。InGaP層とベース電極との
間にAlGaAs層、GaAs層等が含まれている場合はAlGaAs
層、GaAs層等の厚さは５ｎｍ以下であることが望まし
い。本実施例では、AlGaAsエミッタ層をエッチングする
時には、５ｎｍ以下の厚さで残るようにすればよい。
層であってもよいし、InGaP層に加え、AlGaAs層、GaAs
層等を含んだ多層でもよい。InGaP層とベース電極との
間にAlGaAs層、GaAs層等が含まれている場合はAlGaAs
層、GaAs層等の厚さは５ｎｍ以下であることが望まし
い。本実施例では、AlGaAsエミッタ層をエッチングする
時には、５ｎｍ以下の厚さで残るようにすればよい。
【００３９】エミッタメサ側壁とベース電極の間隔を変
化させたときの素子特性の結果を表４に示す。表４から
エミッタメサ側壁とベース電極との間隔が１５０〜３５
０ｎｍであることがよいといえる。
化させたときの素子特性の結果を表４に示す。表４から
エミッタメサ側壁とベース電極との間隔が１５０〜３５
０ｎｍであることがよいといえる。
【００４０】
【表４】
【００４１】
【発明の効果】本発明の半導体装置によれば、良好なベ
ースオーミックコンタクトが得られる。また、良好なコ
レクタコンタクトを同時にとることができ、その後、３
００℃以上の長時間の熱処理を含む工程によっても電極
材料の半導体層中への拡散や合金化反応が進行せず、熱
的に安定であり信頼性の高い化合物半導体を提供するこ
とができる。
ースオーミックコンタクトが得られる。また、良好なコ
レクタコンタクトを同時にとることができ、その後、３
００℃以上の長時間の熱処理を含む工程によっても電極
材料の半導体層中への拡散や合金化反応が進行せず、熱
的に安定であり信頼性の高い化合物半導体を提供するこ
とができる。
【図１】本発明の第１の実施例の化合物半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図２】本発明の第２の実施例の化合物半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図３】請求項１のベース電極付近の構造を示す概略図
である。
である。
【図４】従来の化合物半導体装置の構造を示す断面図で
ある。
ある。
１０１ 半絶縁性GaAs基板 １０２ GaAsコレクタコンタクト層 １０３ InGaPエッチングストッパー層 １０４ GaAsコレクタ層 １０５ GaAsベース層 １０６ InGaPエミッタ層 １０７ GaAsエミッタ層 １０８ InGaAsエミッタキャップ層 １１１ ベース電極 １１２ エミッタ電極 １１３ コレクタ電極 １２０ 合金化領域 ２０１ 半絶縁性GaAs基板 ２０２ GaAsコレクタコンタクト層 ２０３ InGaPエッチングストッパー層 ２０４ GaAsコレクタ層 ２０５ GaAsベース層 ２０６ InGaPエミッタ層 ２０７ AlGaAsエミッタ層 ２０８ GaAsエミッタ層 ２０９ InGaAsエミッタキャップ層 ２１１ ベース電極 ２１２ エミッタ電極 ２１３ コレクタ電極 ２２０ サイドウォール ２２１ 合金化領域 ５０１ コレクタ層 ５０２ ベース層 ５０３ エッジシニング層 ５０４ ベース電極 ５０５ 合金化領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP04 BA06 BA11 BA92 BB02 BE90 BF06 BF90 BH08 BH18 BH99 BM02 BP11 BP12 BP32 BP41 BS05
Claims (6)
- 【請求項１】 化合物半導体基板上に少なくともコレク
タコンタクト層、コレクタ層、ベース層、エミッタ層の
半導体層を順次積層させた縦型構造からなるヘテロ接合
型バイポーラトランジスタにおいて、 ベース電極と前記ベース層との間にエッジシニング層を
設け、前記エッジシニング層にはＩｎＧａＰ層が含まれ
ており、前記ベース電極と前記コレクタ層との間に単位
面積当たり、１０．７５〜３２．２５μｇ／ｃｍ2のＰ
ｔまたは６．００〜１８．００μｇ／ｃｍ2のＰｄを含
む領域を有することを特徴とする化合物半導体装置。 - 【請求項２】 前記エッジシニング層の厚さが２０〜４
０ｎｍであることを特徴とする請求項１記載の化合物半
導体装置。 - 【請求項３】 前記エミッタ層はメサ形状を有し、エミ
ッタメサ側壁とベース電極との間隔が、１５０〜３５０
ｎｍであることを特徴とする請求項１又は２記載の化合
物半導体装置。 - 【請求項４】 化合物半導体基板上に少なくともコレク
タコンタクト層、コレクタ層、ベース層、エミッタ層の
半導体層を順次積層させた縦型構造からなるヘテロ接合
型バイポーラトランジスタの製造方法において、 ベース電極を形成する領域に、前記エミッタ層の一部を
残してエッチングすることで、少なくともＩｎＧａＰ層
を含むエッジシニング層を形成し、前記エッジシニング
層上に厚さ５〜１５ｎｍのＰｔ又はＰｄを蒸着し、熱処
理を行うことによって、Ｐｔ又はＰｄをエッジシニング
層からベース層にわたって拡散させることを特徴とする
化合物半導体装置の製造方法。 - 【請求項５】 前記熱処理を４２０℃以上で行うことを
特徴とする請求項４記載の化合物半導体装置の製造方
法。 - 【請求項６】 前記熱処理を行うための昇温時に、２５
０℃〜４２０℃までの間での昇温速度が毎分１０℃以上
であることを特徴とする請求項５記載の化合物半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118968A JP2000311902A (ja) | 1999-04-27 | 1999-04-27 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118968A JP2000311902A (ja) | 1999-04-27 | 1999-04-27 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311902A true JP2000311902A (ja) | 2000-11-07 |
Family
ID=14749748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11118968A Pending JP2000311902A (ja) | 1999-04-27 | 1999-04-27 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311902A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170829A (ja) * | 2000-12-04 | 2002-06-14 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| JP2005347735A (ja) * | 2004-06-03 | 2005-12-15 | Lucent Technol Inc | トランジスタおよび同製造方法 |
| WO2006126424A1 (ja) * | 2005-05-26 | 2006-11-30 | Mitsubishi Denki Kabushiki Kaisha | 表示装置 |
| JP2009502035A (ja) * | 2005-07-18 | 2009-01-22 | サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） | ヘテロ接合バイポーラトランジスタを製造する方法 |
| JP2014220442A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | 半導体装置 |
-
1999
- 1999-04-27 JP JP11118968A patent/JP2000311902A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170829A (ja) * | 2000-12-04 | 2002-06-14 | Nec Corp | ヘテロ接合型バイポーラトランジスタ及びその製造方法 |
| JP2005347735A (ja) * | 2004-06-03 | 2005-12-15 | Lucent Technol Inc | トランジスタおよび同製造方法 |
| WO2006126424A1 (ja) * | 2005-05-26 | 2006-11-30 | Mitsubishi Denki Kabushiki Kaisha | 表示装置 |
| JP4790708B2 (ja) * | 2005-05-26 | 2011-10-12 | 三菱電機株式会社 | 表示装置 |
| JP2009502035A (ja) * | 2005-07-18 | 2009-01-22 | サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） | ヘテロ接合バイポーラトランジスタを製造する方法 |
| JP2014220442A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | 半導体装置 |
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