JP2000311949A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000311949A JP2000311949A JP11120893A JP12089399A JP2000311949A JP 2000311949 A JP2000311949 A JP 2000311949A JP 11120893 A JP11120893 A JP 11120893A JP 12089399 A JP12089399 A JP 12089399A JP 2000311949 A JP2000311949 A JP 2000311949A
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- oxidation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 酸化膜の膜厚を少ない工程数で容易かつ選択
的に抑制し、しかも酸化膜を均一に形成することのでき
る半導体装置の製造方法を提供すること。 【解決手段】 シリコン基板１の表面上にゲート酸化膜
を形成するに際して、シリコン基板１の表面下に窒素21
をイオン注入し、熱酸化によって比較的薄いゲート酸化
膜３を成長させてコア部を形成すると共に、比較的厚い
ゲート酸化膜２３を有するバッファ回路部を形成するマ
イクロプロセッサ等の半導体装置の製造方法。
的に抑制し、しかも酸化膜を均一に形成することのでき
る半導体装置の製造方法を提供すること。 【解決手段】 シリコン基板１の表面上にゲート酸化膜
を形成するに際して、シリコン基板１の表面下に窒素21
をイオン注入し、熱酸化によって比較的薄いゲート酸化
膜３を成長させてコア部を形成すると共に、比較的厚い
ゲート酸化膜２３を有するバッファ回路部を形成するマ
イクロプロセッサ等の半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置（例え
ば、半導体基体の第１の半導体領域と第２の半導体領域
とに互いにゲート酸化膜厚の異なる絶縁ゲート型電界効
果トランジスタをそれぞれ有する半導体装置）の製造方
法に関するものである。
ば、半導体基体の第１の半導体領域と第２の半導体領域
とに互いにゲート酸化膜厚の異なる絶縁ゲート型電界効
果トランジスタをそれぞれ有する半導体装置）の製造方
法に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置（ＩＣ：Inte
grated circuit）、例えばマイクロプロセッサにおい
て、周辺回路のバッファ部分の如くゲート絶縁破壊耐圧
が必要とされる回路部分では、ＭＯＳＦＥＴ(Metal oxi
de semiconductor field effecttransistor：以下、Ｍ
ＯＳトランジスタと称する。）のゲート酸化膜の膜厚を
選択的に大きくする必要がある。
grated circuit）、例えばマイクロプロセッサにおい
て、周辺回路のバッファ部分の如くゲート絶縁破壊耐圧
が必要とされる回路部分では、ＭＯＳＦＥＴ(Metal oxi
de semiconductor field effecttransistor：以下、Ｍ
ＯＳトランジスタと称する。）のゲート酸化膜の膜厚を
選択的に大きくする必要がある。
【０００３】こうした構造を実現するための製造方法と
しては、ＬＯＣＯＳ（Local oxidation of silicon）法
や、レジストマスクとエッチングによる方法などが知ら
れている。しかしながら、これらの方法はいずれも、工
程数が多く、かつゲート酸化膜厚の均一性が不十分であ
った。これを図６〜図７に示す製造例について説明す
る。
しては、ＬＯＣＯＳ（Local oxidation of silicon）法
や、レジストマスクとエッチングによる方法などが知ら
れている。しかしながら、これらの方法はいずれも、工
程数が多く、かつゲート酸化膜厚の均一性が不十分であ
った。これを図６〜図７に示す製造例について説明す
る。
【０００４】まず、図６の（１）に示すように、Ｐ型シ
リコン基板１（これはＰ型ウエルであってよい。）の表
面に、公知のＬＯＣＯＳ法によって、例えば、第１素子
領域としての内部回路のコア部ｍａと、第２素子領域と
しての周辺回路のバッファ回路部ｂｆとを分離するため
のフィールドＳｉＯ2 膜２を選択的に形成する。
リコン基板１（これはＰ型ウエルであってよい。）の表
面に、公知のＬＯＣＯＳ法によって、例えば、第１素子
領域としての内部回路のコア部ｍａと、第２素子領域と
しての周辺回路のバッファ回路部ｂｆとを分離するため
のフィールドＳｉＯ2 膜２を選択的に形成する。
【０００５】次いで、ＬＯＣＯＳ時の耐酸化マスクであ
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ2 膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ2 膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。
【０００６】次いで、図６の（２）に示すように、公知
の熱酸化法によって、基板１の露出面にＳｉＯ2 膜３を
厚さ９０〜１００Å程度に成長させる。
の熱酸化法によって、基板１の露出面にＳｉＯ2 膜３を
厚さ９０〜１００Å程度に成長させる。
【０００７】次いで、図６の（３）に示すように、ゲー
ト酸化膜厚を比較的小さくしたいコア部ｍａが露出し、
ゲート酸化膜厚を比較的大きくしたいバッファ回路部ｂ
ｆを覆うようなパターンにレジストマスク４を被着す
る。
ト酸化膜厚を比較的小さくしたいコア部ｍａが露出し、
ゲート酸化膜厚を比較的大きくしたいバッファ回路部ｂ
ｆを覆うようなパターンにレジストマスク４を被着す
る。
【０００８】次いで、図６の（４）に示すように、フッ
酸を用いたウエットエッチングによって、レジストマス
ク４で覆われていない領域のＳｉＯ2 膜３を除去し、そ
の表面を露出させる。
酸を用いたウエットエッチングによって、レジストマス
ク４で覆われていない領域のＳｉＯ2 膜３を除去し、そ
の表面を露出させる。
【０００９】次いで、図６の（５）に示すように、レジ
ストマスク４を除去した後、２回目の熱酸化によって露
出面にＳｉＯ2 膜（コア部ｍａのゲート酸化膜）５を厚
さ４５〜５０Åに成長させると同時に、バッファ回路部
ｂｆでは上記のＳｉＯ2 膜３が更に成長してその膜厚が
増大し、ゲート酸化膜５よりも厚い厚さ１１０〜１２０
ÅのＳｉＯ2 膜（バッファ回路部ｂｆのゲート酸化膜）
６となる。
ストマスク４を除去した後、２回目の熱酸化によって露
出面にＳｉＯ2 膜（コア部ｍａのゲート酸化膜）５を厚
さ４５〜５０Åに成長させると同時に、バッファ回路部
ｂｆでは上記のＳｉＯ2 膜３が更に成長してその膜厚が
増大し、ゲート酸化膜５よりも厚い厚さ１１０〜１２０
ÅのＳｉＯ2 膜（バッファ回路部ｂｆのゲート酸化膜）
６となる。
【００１０】次いで、図７に示すように、公知の方法に
従って、ＣＶＤ（化学的気相成長法：Chemical vapor d
eposition)によりポリシリコン層を被着してゲート電極
形状にパターニングし、サイドウォール技術によりポリ
シリコンゲート電極７、８の側面をナイトライド膜９で
絶縁し、更にＮ型不純物のイオン注入によってＮ+ 型ソ
ース領域10、12及びドレイン領域11、13をセルフアライ
ン（自己整合的）に形成し、オーミックコンタクトをと
るためのチタンシリサイド層14を薄く成長させた後、層
間絶縁膜15を被着してこれにコンタクトホールを形成
し、各ソース電極16、17及びドレイン電極18、19をそれ
ぞれ被着する。
従って、ＣＶＤ（化学的気相成長法：Chemical vapor d
eposition)によりポリシリコン層を被着してゲート電極
形状にパターニングし、サイドウォール技術によりポリ
シリコンゲート電極７、８の側面をナイトライド膜９で
絶縁し、更にＮ型不純物のイオン注入によってＮ+ 型ソ
ース領域10、12及びドレイン領域11、13をセルフアライ
ン（自己整合的）に形成し、オーミックコンタクトをと
るためのチタンシリサイド層14を薄く成長させた後、層
間絶縁膜15を被着してこれにコンタクトホールを形成
し、各ソース電極16、17及びドレイン電極18、19をそれ
ぞれ被着する。
【００１１】こうして、バッファ回路部ｂｆでは比較的
厚いゲート酸化膜６を有する（従って、しきい値電圧の
高い）ＭＯＳトランジスタＴｒ1 を作製する一方、コア
部ｍａでは比較的薄いゲート酸化膜５を有する（従っ
て、しきい値電圧の低い）ＭＯＳトランジスタＴｒ2 を
作製することができる。
厚いゲート酸化膜６を有する（従って、しきい値電圧の
高い）ＭＯＳトランジスタＴｒ1 を作製する一方、コア
部ｍａでは比較的薄いゲート酸化膜５を有する（従っ
て、しきい値電圧の低い）ＭＯＳトランジスタＴｒ2 を
作製することができる。
【００１２】即ち、両トランジスタＴｒ1 とＴｒ2 のし
きい値電圧を互いに異ならせ、前者のトランジスタＴｒ
1 のしきい値電圧を高くしてそのゲート絶縁破壊耐圧を
向上させることにより、バッファ回路用として使用可能
なものとしている。
きい値電圧を互いに異ならせ、前者のトランジスタＴｒ
1 のしきい値電圧を高くしてそのゲート絶縁破壊耐圧を
向上させることにより、バッファ回路用として使用可能
なものとしている。
【００１３】しかし、図６〜図７に示した製造方法に
は、次のような問題がある。
は、次のような問題がある。
【００１４】（ａ）目的とするゲート酸化膜厚を得るに
は、１回目のゲート酸化処理（図６の（２））、レジス
トマスクを用いたエッチング（図６の（３）（４））及
び２回目のゲート酸化処理（図６の（５））の如く、ゲ
ート酸化処理を２回行う必要があり、工程数が増える。
は、１回目のゲート酸化処理（図６の（２））、レジス
トマスクを用いたエッチング（図６の（３）（４））及
び２回目のゲート酸化処理（図６の（５））の如く、ゲ
ート酸化処理を２回行う必要があり、工程数が増える。
【００１５】（ｂ）２回のゲート酸化処理を行うので、
結果としてゲート酸化膜の膜厚が不均一となり易い。
結果としてゲート酸化膜の膜厚が不均一となり易い。
【００１６】（ｃ）１回目のゲート酸化処理後に、レジ
ストマスク４を用いたエッチングでコア部ｍａにおける
ＳｉＯ2 膜３を除去する工程（図６の（４））におい
て、コア部ｍａに露出させる基板表面がエッチング液
（フッ酸）で荒れ易く、またこの露出面に除去されたレ
ジスト材が付着するなどの悪影響がある。この結果、２
回目のゲート酸化処理（図６の（５））でコア部ｍａに
成長するゲート酸化膜５の膜厚の均一性が更に悪くな
り、この膜質も劣化し易い。
ストマスク４を用いたエッチングでコア部ｍａにおける
ＳｉＯ2 膜３を除去する工程（図６の（４））におい
て、コア部ｍａに露出させる基板表面がエッチング液
（フッ酸）で荒れ易く、またこの露出面に除去されたレ
ジスト材が付着するなどの悪影響がある。この結果、２
回目のゲート酸化処理（図６の（５））でコア部ｍａに
成長するゲート酸化膜５の膜厚の均一性が更に悪くな
り、この膜質も劣化し易い。
【００１７】
【発明が解決しようとする課題】本発明の目的は、膜厚
の異なる酸化膜を少ない工程数で容易かつ選択的に形成
でき、しかもその酸化膜を均一に形成することができる
半導体装置の製造方法を提供することにある。
の異なる酸化膜を少ない工程数で容易かつ選択的に形成
でき、しかもその酸化膜を均一に形成することができる
半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】即ち、本発明は、第１及
び第２の半導体領域を露出する工程と、前記第２の半導
体領域をマスキングする工程と、イオン注入により前記
第１の半導体領域に窒素原子を注入する工程と、熱酸化
処理により前記第１及び第２の半導体領域の表面にそれ
ぞれ膜厚の異なる酸化膜を形成する工程とを有する半導
体装置の製造方法に係わるものである。
び第２の半導体領域を露出する工程と、前記第２の半導
体領域をマスキングする工程と、イオン注入により前記
第１の半導体領域に窒素原子を注入する工程と、熱酸化
処理により前記第１及び第２の半導体領域の表面にそれ
ぞれ膜厚の異なる酸化膜を形成する工程とを有する半導
体装置の製造方法に係わるものである。
【００１９】本発明の半導体装置の製造方法によれば、
加熱処理によって第１及び第２の半導体領域の表面に酸
化膜を成長させる（熱酸化を行う）際に、第１の半導体
領域の表面域に窒素原子を導入しているので、上記加熱
処理時に成長する酸化膜の膜厚を抑制することができ
る。これは、半導体領域の表面域に導入された窒素原子
が熱酸化時の酸素の拡散を抑制した状態で、酸素が半導
体領域と酸化膜との界面に拡散して酸化が進行する（新
たなＳｉ−Ｏ等の結合が生成する）からであると考えら
れる。しかも、半導体領域の表面域に導入された窒素原
子は、半導体領域と酸化膜との界面において半導体元素
と結合する。従って、本発明の半導体装置の製造方法
は、既述した従来法に比べて次の如き顕著な効果を奏す
る。
加熱処理によって第１及び第２の半導体領域の表面に酸
化膜を成長させる（熱酸化を行う）際に、第１の半導体
領域の表面域に窒素原子を導入しているので、上記加熱
処理時に成長する酸化膜の膜厚を抑制することができ
る。これは、半導体領域の表面域に導入された窒素原子
が熱酸化時の酸素の拡散を抑制した状態で、酸素が半導
体領域と酸化膜との界面に拡散して酸化が進行する（新
たなＳｉ−Ｏ等の結合が生成する）からであると考えら
れる。しかも、半導体領域の表面域に導入された窒素原
子は、半導体領域と酸化膜との界面において半導体元素
と結合する。従って、本発明の半導体装置の製造方法
は、既述した従来法に比べて次の如き顕著な効果を奏す
る。
【００２０】（Ａ）酸化膜を形成する酸化工程が１回で
あっても、上記熱酸化によって酸化膜を成長させる際に
その膜厚を抑制することができる。このため、異なる膜
厚の酸化膜を少ない工程で容易かつ選択的に形成するこ
とができる。
あっても、上記熱酸化によって酸化膜を成長させる際に
その膜厚を抑制することができる。このため、異なる膜
厚の酸化膜を少ない工程で容易かつ選択的に形成するこ
とができる。
【００２１】（Ｂ）酸化膜を形成するための酸化工程が
少なくてすむので、得られた酸化膜の膜厚が均一とな
る。
少なくてすむので、得られた酸化膜の膜厚が均一とな
る。
【００２２】（Ｃ）酸化膜の膜厚を選択的に小さくする
上で、従来のように酸化膜を除去するエッチング工程が
不要となるから、エッチングによる基体表面の荒れや汚
染が防止され、均一でかつ均質な酸化膜が得られる。
上で、従来のように酸化膜を除去するエッチング工程が
不要となるから、エッチングによる基体表面の荒れや汚
染が防止され、均一でかつ均質な酸化膜が得られる。
【００２３】（Ｄ）また、半導体層に導入された上記窒
素原子は、半導体領域と酸化膜との界面において半導体
元素と結合し（例えばＳｉ−Ｎ結合を形成し）、その界
面での界面準位を安定化させるため、酸化膜が強固にな
ると共に酸化膜の信頼性が向上する。
素原子は、半導体領域と酸化膜との界面において半導体
元素と結合し（例えばＳｉ−Ｎ結合を形成し）、その界
面での界面準位を安定化させるため、酸化膜が強固にな
ると共に酸化膜の信頼性が向上する。
【００２４】
【発明の実施の形態】本発明の半導体装置の製造方法に
おいては、半導体領域の表面域に窒素原子を１×１０14
個／ｃｍ2 〜１×１０18個／ｃｍ2 のドーズ量でイオン
注入することが効果的である。
おいては、半導体領域の表面域に窒素原子を１×１０14
個／ｃｍ2 〜１×１０18個／ｃｍ2 のドーズ量でイオン
注入することが効果的である。
【００２５】また、熱酸化処理はをＲＴＯ（Rapid Ther
mal Oxidation ）法であることが望ましい。即ち、ＲＴ
Ｏ法を適用すれば、窒素原子を半導体領域の表面に残し
たまま酸化を行えるため、窒素原子による酸化抑制作用
を発揮させつつ熱酸化を行え、膜厚の薄い（抑制され
た）熱酸化膜を迅速に成長させることができる。
mal Oxidation ）法であることが望ましい。即ち、ＲＴ
Ｏ法を適用すれば、窒素原子を半導体領域の表面に残し
たまま酸化を行えるため、窒素原子による酸化抑制作用
を発揮させつつ熱酸化を行え、膜厚の薄い（抑制され
た）熱酸化膜を迅速に成長させることができる。
【００２６】このＲＴＯ法は、例えばハロゲンランプに
よる酸化であり、通常９００〜１２００℃で用いられ、
１０〜１００℃／ｓｅｃ（通常の熱酸化炉では５℃／ｓ
ｅｃ）の速度で昇温させることができる特徴を持つ。従
って、大面積に亘って、薄くて均一な膜厚（例えばシリ
コンウエハの面積全体に亘って±１Åのばらつき）のシ
リコン熱酸化膜を形成することができる。通常の熱酸化
炉では、膜厚のばらつきは±５Åとなる。
よる酸化であり、通常９００〜１２００℃で用いられ、
１０〜１００℃／ｓｅｃ（通常の熱酸化炉では５℃／ｓ
ｅｃ）の速度で昇温させることができる特徴を持つ。従
って、大面積に亘って、薄くて均一な膜厚（例えばシリ
コンウエハの面積全体に亘って±１Åのばらつき）のシ
リコン熱酸化膜を形成することができる。通常の熱酸化
炉では、膜厚のばらつきは±５Åとなる。
【００２７】本発明の半導体装置の製造方法によって、
１度の酸化工程で同一基板に膜厚の異なる酸化膜を形成
することができ、また、ＲＴＯ酸化を用いることによ
り、膜厚均一性を劣化させることなく、効果的に酸化膜
厚を抑制することが可能となり、ゲート酸化膜厚の薄膜
化、及びシリコンウエハの大口径化に対応できる。酸化
膜の膜厚は窒素原子のイオン注入量（ドーズ量）に応じ
てコントロールできるため、既存のイオン注入装置とＲ
ＴＯ酸化法によって、所望の膜厚の酸化膜の形成が可能
となる。
１度の酸化工程で同一基板に膜厚の異なる酸化膜を形成
することができ、また、ＲＴＯ酸化を用いることによ
り、膜厚均一性を劣化させることなく、効果的に酸化膜
厚を抑制することが可能となり、ゲート酸化膜厚の薄膜
化、及びシリコンウエハの大口径化に対応できる。酸化
膜の膜厚は窒素原子のイオン注入量（ドーズ量）に応じ
てコントロールできるため、既存のイオン注入装置とＲ
ＴＯ酸化法によって、所望の膜厚の酸化膜の形成が可能
となる。
【００２８】本発明の半導体装置の製造方法において、
シリコン半導体基板又は多結晶シリコン層の第１の半導
体領域と第２の半導体領域とに互いに膜厚の異なるシリ
コン熱酸化膜をそれぞれ形成するに際して、第１の半導
体領域の表面域に窒素原子をイオン注入し、しかる後
に、熱酸化を行うことによって、第１の半導体領域に第
２の半導体領域よりも膜厚の薄いシリコン熱酸化膜を形
成することができる。
シリコン半導体基板又は多結晶シリコン層の第１の半導
体領域と第２の半導体領域とに互いに膜厚の異なるシリ
コン熱酸化膜をそれぞれ形成するに際して、第１の半導
体領域の表面域に窒素原子をイオン注入し、しかる後
に、熱酸化を行うことによって、第１の半導体領域に第
２の半導体領域よりも膜厚の薄いシリコン熱酸化膜を形
成することができる。
【００２９】以下、本発明の好ましい実施の形態を説明
する。
する。
【００３０】図１〜図５は、本発明をマイクロプロセッ
サに適用した実施の形態を示すものである。
サに適用した実施の形態を示すものである。
【００３１】周辺回路のバッファ部分の如くゲート絶縁
破壊耐圧が必要とされる回路部分では、ＭＯＳトランジ
スタのゲート酸化膜の膜厚を選択的に大きくする必要が
ある。そこで、本実施の形態では、異なる膜厚のゲート
酸化膜を少ない工程数で容易に形成し、かつその酸化膜
を均一で均質なものとするために、図１〜図３に示す工
程を適用している。
破壊耐圧が必要とされる回路部分では、ＭＯＳトランジ
スタのゲート酸化膜の膜厚を選択的に大きくする必要が
ある。そこで、本実施の形態では、異なる膜厚のゲート
酸化膜を少ない工程数で容易に形成し、かつその酸化膜
を均一で均質なものとするために、図１〜図３に示す工
程を適用している。
【００３２】まず、図１の（１）に示すように、Ｐ型シ
リコン基板１（これはＰ型ウエルであってよい。）の表
面に、公知のＬＯＣＯＳ法によって第１素子領域として
の内部回路の例えばコア部ＭＡと、第２素子領域として
の周辺回路の例えばバッファ回路部ＢＦとを分離するた
めのフィールドＳｉＯ2 膜２を選択的に形成する。
リコン基板１（これはＰ型ウエルであってよい。）の表
面に、公知のＬＯＣＯＳ法によって第１素子領域として
の内部回路の例えばコア部ＭＡと、第２素子領域として
の周辺回路の例えばバッファ回路部ＢＦとを分離するた
めのフィールドＳｉＯ2 膜２を選択的に形成する。
【００３３】次いで、ＬＯＣＯＳ時の耐酸化マスクであ
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ2 膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ2 膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。
【００３４】次いで、図１の（２）に示すように、ゲー
ト酸化膜厚を比較的大きくしたいバッファ回路部ＢＦを
覆い、ゲート酸化膜厚を比較的小さくしたいコア部ＭＡ
が露出するようなパターンにレジストマスク２４を被着
する。
ト酸化膜厚を比較的大きくしたいバッファ回路部ＢＦを
覆い、ゲート酸化膜厚を比較的小さくしたいコア部ＭＡ
が露出するようなパターンにレジストマスク２４を被着
する。
【００３５】次いで、イオン注入装置によって、窒素イ
オン21をレジストマスク24で覆われていないシリコン基
板１の表面域に注入する。この注入イオンはシリコン基
板１中に破線で示す。
オン21をレジストマスク24で覆われていないシリコン基
板１の表面域に注入する。この注入イオンはシリコン基
板１中に破線で示す。
【００３６】次いで、図１の（３）に示すように、フォ
トレジスト２４を除去し、表面を洗浄した後、図１の
（４）に示すように、例えばＲＴＯ酸化法によりハロゲ
ンランプを全面に照射し、５０℃／ｓｅｃの速度で１０
００℃に昇温し、乾燥酸化を行うことによって、上記の
窒素注入領域において、酸素の拡散抑制下でコア部のシ
リコン表面に薄い（例えば４５〜５０Åの）ゲート酸化
膜３が成長する。他方、バッファ部では窒素イオンが注
入されていないため、膜厚が増大した例えば１１０〜１
２０Åのゲート酸化膜23が成長する。
トレジスト２４を除去し、表面を洗浄した後、図１の
（４）に示すように、例えばＲＴＯ酸化法によりハロゲ
ンランプを全面に照射し、５０℃／ｓｅｃの速度で１０
００℃に昇温し、乾燥酸化を行うことによって、上記の
窒素注入領域において、酸素の拡散抑制下でコア部のシ
リコン表面に薄い（例えば４５〜５０Åの）ゲート酸化
膜３が成長する。他方、バッファ部では窒素イオンが注
入されていないため、膜厚が増大した例えば１１０〜１
２０Åのゲート酸化膜23が成長する。
【００３７】次いで、図２の（５）に示すように、公知
の方法に従って、ポリシリコン層20を気相成長させ、こ
れを図２の（６）に示すように、ゲート電極形状にパタ
ーニングする。
の方法に従って、ポリシリコン層20を気相成長させ、こ
れを図２の（６）に示すように、ゲート電極形状にパタ
ーニングする。
【００３８】次いで、図２の（７）に示すように、サイ
ドウォール技術によりポリシリコンゲート電極27、28の
側面をナイトライド膜29で絶縁し、更に、図２の（８）
に示すように、Ｎ型不純物のイオン注入によってＮ+ 型
ソース領域10、12及びドレイン領域11、13をセルフアラ
イン（自己整合的）に形成する。
ドウォール技術によりポリシリコンゲート電極27、28の
側面をナイトライド膜29で絶縁し、更に、図２の（８）
に示すように、Ｎ型不純物のイオン注入によってＮ+ 型
ソース領域10、12及びドレイン領域11、13をセルフアラ
イン（自己整合的）に形成する。
【００３９】次いで、オーミックコンタクトをとるため
のチタンシリサイド層14を薄く成長させた後、図３に示
すように、層間絶縁膜15を被着してこれにコンタクトホ
ールを形成し、各ソース電極16、17及びドレイン電極1
8、19をそれぞれ被着する。
のチタンシリサイド層14を薄く成長させた後、図３に示
すように、層間絶縁膜15を被着してこれにコンタクトホ
ールを形成し、各ソース電極16、17及びドレイン電極1
8、19をそれぞれ被着する。
【００４０】こうして、バッファ回路部ＢＦでは比較的
厚いゲート酸化膜23を有する（従って、しきい値電圧の
高い）ＭＯＳトランジスタＴＲ1 を作製する一方、コア
部ＭＡでは比較的薄いゲート酸化膜３を有する（従っ
て、しきい値電圧の低い）ＭＯＳトランジスタＴＲ2 を
作製することができる。
厚いゲート酸化膜23を有する（従って、しきい値電圧の
高い）ＭＯＳトランジスタＴＲ1 を作製する一方、コア
部ＭＡでは比較的薄いゲート酸化膜３を有する（従っ
て、しきい値電圧の低い）ＭＯＳトランジスタＴＲ2 を
作製することができる。
【００４１】即ち、両トランジスタＴＲ1 とＴＲ2 のし
きい値電圧を互いに異ならせ、前者のトランジスタＴＲ
1 のしきい値電圧を高くしてそのゲート絶縁破壊耐圧を
向上させることにより、バッファ回路用として好適なも
のとしている。従って、回路設計の幅も拡がると共に、
次に示すように、図６〜図７の従来技術では奏し得ない
作用効果を有している。
きい値電圧を互いに異ならせ、前者のトランジスタＴＲ
1 のしきい値電圧を高くしてそのゲート絶縁破壊耐圧を
向上させることにより、バッファ回路用として好適なも
のとしている。従って、回路設計の幅も拡がると共に、
次に示すように、図６〜図７の従来技術では奏し得ない
作用効果を有している。
【００４２】（Ａ）マスク24を用いて選択的に窒素をイ
オン注入する工程（図１の（２）後に）ＲＴＯ酸化によ
って膜厚が選択的に抑制された酸化膜３を形成している
ので、ゲート酸化の工程は１回（図１の（４））で済む
から、異なる膜厚の酸化膜を少ない工程で容易かつ選択
的に形成することができる。そして、この酸化膜厚は、
後述の如く、窒素イオンのドーズ量で制御することがで
きる（例えば図１の（２）のイオン注入を複数回行うと
か、注入時間を増やすことによって制御できる）から、
イオン量を調整して必要な位置に必要量の窒素を注入す
るのみでゲート酸化膜の膜厚の制御が可能となる。
オン注入する工程（図１の（２）後に）ＲＴＯ酸化によ
って膜厚が選択的に抑制された酸化膜３を形成している
ので、ゲート酸化の工程は１回（図１の（４））で済む
から、異なる膜厚の酸化膜を少ない工程で容易かつ選択
的に形成することができる。そして、この酸化膜厚は、
後述の如く、窒素イオンのドーズ量で制御することがで
きる（例えば図１の（２）のイオン注入を複数回行うと
か、注入時間を増やすことによって制御できる）から、
イオン量を調整して必要な位置に必要量の窒素を注入す
るのみでゲート酸化膜の膜厚の制御が可能となる。
【００４３】（Ｂ）ゲート酸化工程が１回ですむため、
各ゲート酸化膜３及び２３の膜厚はそれぞれ均一とな
る。
各ゲート酸化膜３及び２３の膜厚はそれぞれ均一とな
る。
【００４４】（Ｃ）ゲート酸化膜23の膜厚を選択的に大
きくするに際し、薄い方の酸化膜のために、一度形成し
た酸化膜を除去するエッチング工程が不要となるから、
ＳｉＯ2 やレジストマスクのエッチングによる基板１の
表面の荒れや汚染が防止され、均一でかつ均質なゲート
酸化膜３、２３を得ることができる。
きくするに際し、薄い方の酸化膜のために、一度形成し
た酸化膜を除去するエッチング工程が不要となるから、
ＳｉＯ2 やレジストマスクのエッチングによる基板１の
表面の荒れや汚染が防止され、均一でかつ均質なゲート
酸化膜３、２３を得ることができる。
【００４５】（Ｄ）また、基板１に導入された上記窒素
原子は、基板１と酸化膜３との界面においてＳｉ−Ｎ結
合を形成し、その界面での界面準位を安定化させるた
め、酸化膜３が薄くても強固になると共に酸化膜３の信
頼性が向上する。また、酸化膜３中に上記の窒素原子が
拡散し、窒素酸化物を生じても、これはゲート絶縁膜の
一部となるにすぎず、ゲート絶縁性には悪影響はない。
原子は、基板１と酸化膜３との界面においてＳｉ−Ｎ結
合を形成し、その界面での界面準位を安定化させるた
め、酸化膜３が薄くても強固になると共に酸化膜３の信
頼性が向上する。また、酸化膜３中に上記の窒素原子が
拡散し、窒素酸化物を生じても、これはゲート絶縁膜の
一部となるにすぎず、ゲート絶縁性には悪影響はない。
【００４６】（Ｅ）窒素のイオン注入工程とＲＴＯ酸化
工程との組み合わせで、大面積に亘って均一で制御され
た膜厚のゲート酸化膜を迅速に形成することができる。
工程との組み合わせで、大面積に亘って均一で制御され
た膜厚のゲート酸化膜を迅速に形成することができる。
【００４７】図４には、窒素のイオン注入（ドーズ）量
を種々に変えてゲート酸化膜を成長させた場合の熱酸化
膜（ゲート酸化膜）の膜厚（Ｔｏｘ）を、通常炉での酸
化とＲＴＯ酸化とで比較して示している。これによれ
ば、窒素のイオン注入又はドーズ量によって酸化膜厚が
減少し（Ａ）、その度合である膜厚制御率も増大する
（Ｂ）が、これらはいずれも、ＲＴＯ酸化の方が顕著で
あり、効果的であることが分かる。
を種々に変えてゲート酸化膜を成長させた場合の熱酸化
膜（ゲート酸化膜）の膜厚（Ｔｏｘ）を、通常炉での酸
化とＲＴＯ酸化とで比較して示している。これによれ
ば、窒素のイオン注入又はドーズ量によって酸化膜厚が
減少し（Ａ）、その度合である膜厚制御率も増大する
（Ｂ）が、これらはいずれも、ＲＴＯ酸化の方が顕著で
あり、効果的であることが分かる。
【００４８】図５は、通常炉での酸化とＲＴＯ酸化と
で、ゲート酸化膜の膜厚のばらつきを窒素のイオン注入
又はドーズ量毎に示している。これによれば、ＲＴＯ酸
化の方が、膜厚のばらつきが小さいことが分かる。
で、ゲート酸化膜の膜厚のばらつきを窒素のイオン注入
又はドーズ量毎に示している。これによれば、ＲＴＯ酸
化の方が、膜厚のばらつきが小さいことが分かる。
【００４９】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々の変形が可能である。
明の技術的思想に基づいて種々の変形が可能である。
【００５０】例えば、本発明は、上述したシリコン基板
の熱酸化に限らず、多結晶シリコンの酸化工程にも適用
できる。この場合、不純物導入を行った配線用などの多
結晶シリコンの酸化速度はシリコン基板よりも大きいの
で、それらの上に形成する酸化膜の膜厚制御は一般にシ
リコン基板の方が多結晶シリコンよりも容易である。本
発明を適用すれば、酸化膜厚を抑えたい多結晶シリコン
に窒素イオンを注入し、その表面に制御性よく、薄くて
均一な酸化膜を成長させることが可能となる。
の熱酸化に限らず、多結晶シリコンの酸化工程にも適用
できる。この場合、不純物導入を行った配線用などの多
結晶シリコンの酸化速度はシリコン基板よりも大きいの
で、それらの上に形成する酸化膜の膜厚制御は一般にシ
リコン基板の方が多結晶シリコンよりも容易である。本
発明を適用すれば、酸化膜厚を抑えたい多結晶シリコン
に窒素イオンを注入し、その表面に制御性よく、薄くて
均一な酸化膜を成長させることが可能となる。
【００５１】また、上述の実施例では、所定の素子領域
の全域に窒素イオンを注入したが、このイオン注入領域
は、少なくとも、膜厚を制御したいゲート部分に対して
行えばよい。
の全域に窒素イオンを注入したが、このイオン注入領域
は、少なくとも、膜厚を制御したいゲート部分に対して
行えばよい。
【００５２】また、イオン注入に限らず、他の導入方
法、例えばＣＶＤ等によるデポジションやスパッタ等の
ように、イオン注入技術以外の工程による窒素の取込み
も可能であり、これも同様の効果が期待できる。
法、例えばＣＶＤ等によるデポジションやスパッタ等の
ように、イオン注入技術以外の工程による窒素の取込み
も可能であり、これも同様の効果が期待できる。
【００５３】また、上述した各部の材質、パターンや形
成方法、半導体領域の導電型等を変化させてよいし、各
領域に作製する素子の種類も変更してよい。本発明は、
マイクロプロセッサに限らず、高耐圧が要求される回路
を含む他のデバイスにも適用可能である。
成方法、半導体領域の導電型等を変化させてよいし、各
領域に作製する素子の種類も変更してよい。本発明は、
マイクロプロセッサに限らず、高耐圧が要求される回路
を含む他のデバイスにも適用可能である。
【００５４】
【発明の作用効果】本発明は、上述した如く、加熱処理
によって第１及び第２の半導体領域の表面に酸化膜を成
長させる（熱酸化を行う）際に、第１の半導体領域の表
面域に窒素原子を導入しているので、上記加熱処理時に
成長する酸化膜の膜厚を抑制することができ、また、半
導体領域の表面域に導入された窒素原子は、半導体領域
と酸化膜との界面において半導体元素と結合する。
によって第１及び第２の半導体領域の表面に酸化膜を成
長させる（熱酸化を行う）際に、第１の半導体領域の表
面域に窒素原子を導入しているので、上記加熱処理時に
成長する酸化膜の膜厚を抑制することができ、また、半
導体領域の表面域に導入された窒素原子は、半導体領域
と酸化膜との界面において半導体元素と結合する。
【００５５】従って、酸化膜を形成する酸化工程が１回
であっても、上記熱酸化によって酸化膜を成長させる際
にその膜厚を抑制することができ、目的とする膜厚の異
なる酸化膜を少ない工程で容易かつ選択的に形成するこ
とができる。また、酸化膜を形成するための酸化工程が
少なくてすむので、得られた酸化膜の膜厚が均一とな
る。しかも、酸化膜の膜厚を選択的に小さくする上で、
従来のように酸化膜を除去するエッチング工程が不要と
なるから、エッチングによる基体表面の荒れや汚染が防
止され、均一でかつ均質な酸化膜が得られる。また、半
導体領域に導入された上記窒素原子は、半導体領域と酸
化膜との界面において半導体元素と結合し（例えばＳｉ
−Ｎ結合を形成し）、その界面での界面準位を安定化さ
せるため、酸化膜が強固になると共に酸化膜の信頼性が
向上する。
であっても、上記熱酸化によって酸化膜を成長させる際
にその膜厚を抑制することができ、目的とする膜厚の異
なる酸化膜を少ない工程で容易かつ選択的に形成するこ
とができる。また、酸化膜を形成するための酸化工程が
少なくてすむので、得られた酸化膜の膜厚が均一とな
る。しかも、酸化膜の膜厚を選択的に小さくする上で、
従来のように酸化膜を除去するエッチング工程が不要と
なるから、エッチングによる基体表面の荒れや汚染が防
止され、均一でかつ均質な酸化膜が得られる。また、半
導体領域に導入された上記窒素原子は、半導体領域と酸
化膜との界面において半導体元素と結合し（例えばＳｉ
−Ｎ結合を形成し）、その界面での界面準位を安定化さ
せるため、酸化膜が強固になると共に酸化膜の信頼性が
向上する。
【図１】本発明の実施の形態によるマイクロプロセッサ
デバイスの製造工程の各段階の断面図である。
デバイスの製造工程の各段階の断面図である。
【図２】同、製造工程の他の各段階の断面図である。
【図３】同、製造工程の最終段階の断面図である。
【図４】各酸化条件で形成されたゲート酸化膜の膜厚及
びその抑制率を窒素イオンドーズ量毎に比較して示すグ
ラフである。
びその抑制率を窒素イオンドーズ量毎に比較して示すグ
ラフである。
【図５】各酸化条件で形成されたゲート酸化膜の膜厚の
ばらつきを窒素イオンドーズ量毎に比較して示すグラフ
である。
ばらつきを窒素イオンドーズ量毎に比較して示すグラフ
である。
【図６】従来例によるマイクロプロセッサデバイスの製
造工程の各段階の断面図である。
造工程の各段階の断面図である。
【図７】同、製造工程の最終段階の断面図である。
１・・・シリコン基板 ３、５、６、23・・・ゲート酸化膜 ４、24・・・フォトレジスト ７、８、20、27、28・・・ポリシリコン層又はゲート電
極 ９、29・・・ナイトライド膜（サイドウォール） 10、11、12、13・・・Ｎ+ 型半導体領域（ソース又はド
レイン領域） 14・・・シリサイド層 21・・・注入窒素イオン Ｔｒ1 、Ｔｒ2 、ＴＲ1 、ＴＲ2 ・・・ＭＯＳトランジ
スタ ｂｆ、ＢＦ・・・バッファ回路部 ｍａ、ＭＡ・・・コア部
極 ９、29・・・ナイトライド膜（サイドウォール） 10、11、12、13・・・Ｎ+ 型半導体領域（ソース又はド
レイン領域） 14・・・シリサイド層 21・・・注入窒素イオン Ｔｒ1 、Ｔｒ2 、ＴＲ1 、ＴＲ2 ・・・ＭＯＳトランジ
スタ ｂｆ、ＢＦ・・・バッファ回路部 ｍａ、ＭＡ・・・コア部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 直樹 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 Ｆターム(参考） 5F048 AA07 AA09 AB03 AC03 BA01 BB05 BB08 BB16 BD04 BF06 BG12 DA27
Claims (3)
- 【請求項１】 第１及び第２の半導体領域を露出する工
程と、 前記第２の半導体領域をマスキングする工程と、 イオン注入により前記第１の半導体領域に窒素原子を注
入する工程と、 熱酸化処理により前記第１及び第２の半導体領域の表面
にそれぞれ膜厚の異なる酸化膜を形成する工程とを有す
る半導体装置の製造方法。 - 【請求項２】 前記イオン注入における窒素原子のドー
ズ量が１×１０14個／ｃｍ2 〜１×１０18個／ｃｍ2 で
ある、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記熱酸化処理がＲＴＯ（Rapid Therma
l Oxidation ）である、請求項１又は２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120893A JP2000311949A (ja) | 1999-04-28 | 1999-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120893A JP2000311949A (ja) | 1999-04-28 | 1999-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311949A true JP2000311949A (ja) | 2000-11-07 |
Family
ID=14797607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11120893A Pending JP2000311949A (ja) | 1999-04-28 | 1999-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331492B2 (en) * | 1997-12-31 | 2001-12-18 | Texas Instruments Incorporated | Nitridation for split gate multiple voltage devices |
-
1999
- 1999-04-28 JP JP11120893A patent/JP2000311949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331492B2 (en) * | 1997-12-31 | 2001-12-18 | Texas Instruments Incorporated | Nitridation for split gate multiple voltage devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001205 |