JP2000323688A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＥＳＤ保護素子機能を果たしユーザ領域を広
く使用できる電源スイッチトランジスタを配置する半導
体集積回路装置を提供する。 【解決手段】 半導体集積回路装置は、ユーザ機能を実
現する内部回路７、オフリーク電流を抑える電源スイッ
チトランジスタ１、ＶＤＤ線８、仮想ＧＮＤ線９、及
び、実ＧＮＤ線１０とを備える。内部回路７は、ユーザ
領域３に配置され、仮想ＧＮＤ線９及び電源スイッチト
ランジスタ１を介して実ＧＮＤ線１０に接続する。電源
スイッチトランジスタ１は、従来ＥＳＤ保護素子として
利用するためにＩ／Ｏ領域２に配置されている空きトラ
ンジスタを使用する。
く使用できる電源スイッチトランジスタを配置する半導
体集積回路装置を提供する。 【解決手段】 半導体集積回路装置は、ユーザ機能を実
現する内部回路７、オフリーク電流を抑える電源スイッ
チトランジスタ１、ＶＤＤ線８、仮想ＧＮＤ線９、及
び、実ＧＮＤ線１０とを備える。内部回路７は、ユーザ
領域３に配置され、仮想ＧＮＤ線９及び電源スイッチト
ランジスタ１を介して実ＧＮＤ線１０に接続する。電源
スイッチトランジスタ１は、従来ＥＳＤ保護素子として
利用するためにＩ／Ｏ領域２に配置されている空きトラ
ンジスタを使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、より詳細には、低消費電力化対策に関するもので
ある。
係り、より詳細には、低消費電力化対策に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路のトランジスタ素子は、
微細化に伴い電源電圧の低電圧化が進み、特に０．１８
μｍルールのデバイスでは、電源電圧が１．８Ｖとなっ
ている。一方、３００ＭＨｚ以上の動作周波数に対応す
るデバイスでは、ＭＯＳトランジスタのしきい値は、高
速動作実現のため低い値に設計されている。しかし、こ
のようにしきい値を低くすると、ＭＯＳトランジスタの
オフリーク電流が大きくなり、いわゆるモバイル機器と
称される、バッテリ駆動の移動型装置に使用するには、
消費電力が大きいという課題があった。
微細化に伴い電源電圧の低電圧化が進み、特に０．１８
μｍルールのデバイスでは、電源電圧が１．８Ｖとなっ
ている。一方、３００ＭＨｚ以上の動作周波数に対応す
るデバイスでは、ＭＯＳトランジスタのしきい値は、高
速動作実現のため低い値に設計されている。しかし、こ
のようにしきい値を低くすると、ＭＯＳトランジスタの
オフリーク電流が大きくなり、いわゆるモバイル機器と
称される、バッテリ駆動の移動型装置に使用するには、
消費電力が大きいという課題があった。
【０００３】特開平５−２６８０６５号公報には、オフ
リーク電流が大きなＭＯＳトランジスタを用いた半導体
集積回路について、そのオフリーク電流を抑える技術が
記載されている。この半導体集積回路は、内部回路のＧ
ＮＤ線（以下、仮想ＧＮＤ線と呼ぶ）と電源回路のＧＮ
Ｄ線（以下、実ＧＮＤ線と呼ぶ）とをＮチャネル型ＭＯ
Ｓトランジスタを介して接続している。Ｎチャネル型Ｍ
ＯＳトランジスタ（以下、電源スイッチトランジスタと
呼ぶ）は、電源スイッチとして用いられ、仮想ＧＮＤ線
と実ＧＮＤ線との間を、ゲートがＨレベルであると導通
し、ゲートがＬレベルであると遮断する。半導体集積回
路は、内部回路を動作させる際に電源スイッチトランジ
スタのゲートをＨレベルにし、内部回路を停止する際に
そのゲートをＬレベルにする。また、電源スイッチトラ
ンジスタは、内部回路を構成するＭＯＳトランジスタよ
りしきい値が高く設計されているので、内部回路のオフ
リーク電流を抑えることができる。
リーク電流が大きなＭＯＳトランジスタを用いた半導体
集積回路について、そのオフリーク電流を抑える技術が
記載されている。この半導体集積回路は、内部回路のＧ
ＮＤ線（以下、仮想ＧＮＤ線と呼ぶ）と電源回路のＧＮ
Ｄ線（以下、実ＧＮＤ線と呼ぶ）とをＮチャネル型ＭＯ
Ｓトランジスタを介して接続している。Ｎチャネル型Ｍ
ＯＳトランジスタ（以下、電源スイッチトランジスタと
呼ぶ）は、電源スイッチとして用いられ、仮想ＧＮＤ線
と実ＧＮＤ線との間を、ゲートがＨレベルであると導通
し、ゲートがＬレベルであると遮断する。半導体集積回
路は、内部回路を動作させる際に電源スイッチトランジ
スタのゲートをＨレベルにし、内部回路を停止する際に
そのゲートをＬレベルにする。また、電源スイッチトラ
ンジスタは、内部回路を構成するＭＯＳトランジスタよ
りしきい値が高く設計されているので、内部回路のオフ
リーク電流を抑えることができる。
【０００４】また、特開平５−２０６４２０号公報に
は、半導体集積回路全体の消費電力を削減する技術が記
載されている。半導体集積回路の内部回路は、常に動作
する回路と、一時的に動作する回路とに分割される。分
割された夫々の内部回路には、夫々仮想ＧＮＤ線を配設
する。半導体集積回路は、内部回路の動作状況に応じ
て、対応する電源スイッチトランジスタを制御すること
で消費電力を削減する。
は、半導体集積回路全体の消費電力を削減する技術が記
載されている。半導体集積回路の内部回路は、常に動作
する回路と、一時的に動作する回路とに分割される。分
割された夫々の内部回路には、夫々仮想ＧＮＤ線を配設
する。半導体集積回路は、内部回路の動作状況に応じ
て、対応する電源スイッチトランジスタを制御すること
で消費電力を削減する。
【０００５】図５は、上記公報の技術を応用した従来の
半導体集積回路装置の回路図である。従来の半導体集積
回路装置は、内部回路７、電源スイッチトランジスタ
１、ＶＤＤ線８、仮想ＧＮＤ線９、及び、実ＧＮＤ線１
０とで構成される。この半導体集積回路装置は、中央部
にユーザ領域３があり、その周辺部に４つの入出力領域
２（以下、Ｉ／Ｏ領域と呼ぶ）がある。内部回路７及び
電源スイッチトランジスタ１は、ユーザ領域３に配置さ
れている。
半導体集積回路装置の回路図である。従来の半導体集積
回路装置は、内部回路７、電源スイッチトランジスタ
１、ＶＤＤ線８、仮想ＧＮＤ線９、及び、実ＧＮＤ線１
０とで構成される。この半導体集積回路装置は、中央部
にユーザ領域３があり、その周辺部に４つの入出力領域
２（以下、Ｉ／Ｏ領域と呼ぶ）がある。内部回路７及び
電源スイッチトランジスタ１は、ユーザ領域３に配置さ
れている。
【０００６】
【発明が解決しようとする課題】上記従来の技術は、し
きい値が小さなＭＯＳトランジスタで構成された内部回
路を備える半導体集積回路装置について、その消費電力
を削減することには有効ではあるが、電源スイッチトラ
ンジスタは大きな占有面積を有するため、内部回路とし
て利用できるユーザ領域の有効面積を小さくしてしまう
という問題があった。
きい値が小さなＭＯＳトランジスタで構成された内部回
路を備える半導体集積回路装置について、その消費電力
を削減することには有効ではあるが、電源スイッチトラ
ンジスタは大きな占有面積を有するため、内部回路とし
て利用できるユーザ領域の有効面積を小さくしてしまう
という問題があった。
【０００７】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ユー
ザ領域を広く使用することができる低消費電力の半導体
集積回路装置を提供することを目的とする。
する問題点を解決するためになされたものであり、ユー
ザ領域を広く使用することができる低消費電力の半導体
集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置は、接地端子に接続さ
れた実接地線と、所定の機能を実現する内部回路に接続
された仮想接地線と、前記実接地線と前記仮想接地線と
の間に接続され所定の制御信号に応答してオンするスイ
ッチングトランジスタとを備える半導体集積回路装置に
おいて、前記スイッチングトランジスタを入出力回路領
域に配設したことを特徴とする。
め、本発明の半導体集積回路装置は、接地端子に接続さ
れた実接地線と、所定の機能を実現する内部回路に接続
された仮想接地線と、前記実接地線と前記仮想接地線と
の間に接続され所定の制御信号に応答してオンするスイ
ッチングトランジスタとを備える半導体集積回路装置に
おいて、前記スイッチングトランジスタを入出力回路領
域に配設したことを特徴とする。
【０００９】本発明の半導体集積回路装置は、スイッチ
トランジスタを入出力回路領域に配設したことにより、
使用できるユーザ領域を広くして消費電力を抑えること
ができる。
トランジスタを入出力回路領域に配設したことにより、
使用できるユーザ領域を広くして消費電力を抑えること
ができる。
【００１０】また、前記スイッチングトランジスタは、
前記内部回路を構成するトランジスタのしきい値よりも
高いしきい値を有し、オフの際には前記仮想接地線に侵
入する負電荷を前記実接地線に放電する静電保護トラン
ジスタとして機能することも本発明の好ましい態様であ
る。この場合、消費電力がより抑えられ、ＥＳＤに対す
る信頼性も向上する。
前記内部回路を構成するトランジスタのしきい値よりも
高いしきい値を有し、オフの際には前記仮想接地線に侵
入する負電荷を前記実接地線に放電する静電保護トラン
ジスタとして機能することも本発明の好ましい態様であ
る。この場合、消費電力がより抑えられ、ＥＳＤに対す
る信頼性も向上する。
【００１１】更に、本発明の半導体集積回路装置は、ゲ
ートアレイとして構成され、前記スイッチングトランジ
スタが入出力保護トランジスタと同じトランジスタ構造
を有することもできる。ゲートアレイでは、一般に空き
トランジスタがあり、この空きトランジスタを有効に利
用できる。
ートアレイとして構成され、前記スイッチングトランジ
スタが入出力保護トランジスタと同じトランジスタ構造
を有することもできる。ゲートアレイでは、一般に空き
トランジスタがあり、この空きトランジスタを有効に利
用できる。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態例の半
導体集積回路装置について図面を参照して説明する。図
１は、本発明の一実施形態例の半導体集積回路装置の回
路図である。
導体集積回路装置について図面を参照して説明する。図
１は、本発明の一実施形態例の半導体集積回路装置の回
路図である。
【００１３】本実施形態例の半導体集積回路装置は、内
部回路７、電源スイッチトランジスタ１、ＶＤＤ線８、
仮想ＧＮＤ線９、及び、実ＧＮＤ線１０とで構成され
る。本半導体集積回路装置は、中央部にユーザ領域３が
あり、その周辺部に４つのＩ／Ｏ領域２があって、電源
ＶＤＤ端子４、ＧＮＤ端子５、及び、コントロール端子
６を有する。内部回路７はユーザ領域３に配置され、電
源スイッチトランジスタ１はＩ／Ｏ領域２に配置されて
いる。
部回路７、電源スイッチトランジスタ１、ＶＤＤ線８、
仮想ＧＮＤ線９、及び、実ＧＮＤ線１０とで構成され
る。本半導体集積回路装置は、中央部にユーザ領域３が
あり、その周辺部に４つのＩ／Ｏ領域２があって、電源
ＶＤＤ端子４、ＧＮＤ端子５、及び、コントロール端子
６を有する。内部回路７はユーザ領域３に配置され、電
源スイッチトランジスタ１はＩ／Ｏ領域２に配置されて
いる。
【００１４】内部回路７は、ユーザが意図する機能を実
現するための回路部分であり、ユーザ側は、オフリーク
電流を抑えるための低消費電力対策を考慮することな
く、ユーザ機能を重視した設計を行う。内部回路７を構
成する多くのトランジスタの中で、ソースを仮想ＧＮＤ
線９に接続するＮチャネル型トランジスタは、サブスト
レイトを実ＧＮＤ線１０に接続する。この理由は、サブ
ストレイトを仮想ＧＮＤ線９に接続すると、内部回路７
のオフリーク電流が、Ｎチャネル型トランジスタのサブ
ストレイトからＰ型基板を経由して、実ＧＮＤ線１０に
流れてしまうためである。
現するための回路部分であり、ユーザ側は、オフリーク
電流を抑えるための低消費電力対策を考慮することな
く、ユーザ機能を重視した設計を行う。内部回路７を構
成する多くのトランジスタの中で、ソースを仮想ＧＮＤ
線９に接続するＮチャネル型トランジスタは、サブスト
レイトを実ＧＮＤ線１０に接続する。この理由は、サブ
ストレイトを仮想ＧＮＤ線９に接続すると、内部回路７
のオフリーク電流が、Ｎチャネル型トランジスタのサブ
ストレイトからＰ型基板を経由して、実ＧＮＤ線１０に
流れてしまうためである。
【００１５】ＶＤＤ線８は、電源ＶＤＤ端子４、及び、
内部回路７のＶＤＤ線に直接に接続される。仮想ＧＮＤ
線９は、電源スイッチトランジスタ１のドレインに接続
されると共に、内部回路７のＧＮＤ線に接続される。実
ＧＮＤ線１０は、ＧＮＤ端子５に接続されると共に、電
源スイッチトランジスタ１のソースに接続される。電源
スイッチトランジスタ１のゲートは、コントロール端子
６に接続する。
内部回路７のＶＤＤ線に直接に接続される。仮想ＧＮＤ
線９は、電源スイッチトランジスタ１のドレインに接続
されると共に、内部回路７のＧＮＤ線に接続される。実
ＧＮＤ線１０は、ＧＮＤ端子５に接続されると共に、電
源スイッチトランジスタ１のソースに接続される。電源
スイッチトランジスタ１のゲートは、コントロール端子
６に接続する。
【００１６】半導体集積回路装置は、電源スイッチトラ
ンジスタ１がしきい値電圧の高いＮチャネル型トランジ
スタとして設計されているので、コントロール端子６を
Ｌレベルにすれば、仮想ＧＮＤ線９と実ＧＮＤ線１０と
が遮断して、内部回路７の低しきい値ＭＯＳトランジス
タを経由して流れるオフリーク電流が抑えられる。
ンジスタ１がしきい値電圧の高いＮチャネル型トランジ
スタとして設計されているので、コントロール端子６を
Ｌレベルにすれば、仮想ＧＮＤ線９と実ＧＮＤ線１０と
が遮断して、内部回路７の低しきい値ＭＯＳトランジス
タを経由して流れるオフリーク電流が抑えられる。
【００１７】ここで、電源スイッチトランジスタ１のＥ
ＳＤ保護素子機能について説明する。図２は、図１の電
源スイッチトランジスタ１周辺の回路図である。電源ス
イッチトランジスタ１は、ウェル領域として構成される
サブストレートを実ＧＮＤ線１０に接続する。図３は、
図２の電源スイッチトランジスタ１の構造を示す断面図
である。電源スイッチトランジスタ１は、Ｐウェル領域
３４上に形成された、サブストレート端子を構成するＰ
+領域３１、ソースを構成するＮ+領域３２、ドレインを
構成するＮ+領域３３を有する。電源スイッチトランジ
スタ１のゲート（Ｇ）は、Ｎ+領域３２とＮ+領域３３と
の間のＰウェル領域３４の上面に、絶縁膜を介して導電
性膜から成る電極として構成される。
ＳＤ保護素子機能について説明する。図２は、図１の電
源スイッチトランジスタ１周辺の回路図である。電源ス
イッチトランジスタ１は、ウェル領域として構成される
サブストレートを実ＧＮＤ線１０に接続する。図３は、
図２の電源スイッチトランジスタ１の構造を示す断面図
である。電源スイッチトランジスタ１は、Ｐウェル領域
３４上に形成された、サブストレート端子を構成するＰ
+領域３１、ソースを構成するＮ+領域３２、ドレインを
構成するＮ+領域３３を有する。電源スイッチトランジ
スタ１のゲート（Ｇ）は、Ｎ+領域３２とＮ+領域３３と
の間のＰウェル領域３４の上面に、絶縁膜を介して導電
性膜から成る電極として構成される。
【００１８】電源スイッチトランジスタ１は、遮断状態
にあるときに、Ｐ+領域３１及びＰウェル領域３４をア
ノードとしＮ+領域３３をカソードとする寄生ダイオー
ドが形成される。この寄生ダイオードは、実ＧＮＤ線１
０にアノードを仮想ＧＮＤ線９にカソードを接続した状
態になる。
にあるときに、Ｐ+領域３１及びＰウェル領域３４をア
ノードとしＮ+領域３３をカソードとする寄生ダイオー
ドが形成される。この寄生ダイオードは、実ＧＮＤ線１
０にアノードを仮想ＧＮＤ線９にカソードを接続した状
態になる。
【００１９】図４は、図１の半導体集積回路装置におい
て電源スイッチトランジスタ１が遮断状態にあるときの
等価回路の一例である。同図に示すように、半導体集積
回路装置は、内部回路７の信号入力に利用される信号入
力端子１１を有し、信号入力端子１１は、Ｉ／Ｏ領域に
夫々形成されたＥＳＤ保護ダイオード４１のアノード、
及び、ＥＳＤ保護ダイオード４２のカソードに接続され
る。ＥＳＤ保護ダイオード４１は、カソードがＶＤＤ線
８に接続し、ＥＳＤ保護ダイオード４２は、アノードが
実ＧＮＤ線１０に接続する。
て電源スイッチトランジスタ１が遮断状態にあるときの
等価回路の一例である。同図に示すように、半導体集積
回路装置は、内部回路７の信号入力に利用される信号入
力端子１１を有し、信号入力端子１１は、Ｉ／Ｏ領域に
夫々形成されたＥＳＤ保護ダイオード４１のアノード、
及び、ＥＳＤ保護ダイオード４２のカソードに接続され
る。ＥＳＤ保護ダイオード４１は、カソードがＶＤＤ線
８に接続し、ＥＳＤ保護ダイオード４２は、アノードが
実ＧＮＤ線１０に接続する。
【００２０】ＥＳＤ保護ダイオード４１及び４２は、Ｉ
／Ｏ領域２にあるトランジスタをダイオード接続して使
用している。ＥＳＤ保護ダイオード４１及び４２は、信
号入力端子１１上の静電気に対して、電荷をＶＤＤ線８
又は実ＧＮＤ線１０に放電することで、ＥＳＤ保護素子
としての機能を果たしている。
／Ｏ領域２にあるトランジスタをダイオード接続して使
用している。ＥＳＤ保護ダイオード４１及び４２は、信
号入力端子１１上の静電気に対して、電荷をＶＤＤ線８
又は実ＧＮＤ線１０に放電することで、ＥＳＤ保護素子
としての機能を果たしている。
【００２１】例えば、ゲートアレイに本発明を適用する
と、電源スイッチトランジスタ１は、ＥＳＤ保護ダイオ
ード４１及び４２と同様に、従来はＥＳＤ保護素子とし
て利用されていた、Ｉ／Ｏ領域２に配置されている空き
トランジスタを使用する。電源スイッチトランジスタ１
が遮断すると、信号入力端子１１以外の端子から入力し
た静電気等に起因し、或いは何らかの要因で、実ＧＮＤ
線１０の電位に比べて仮想ＧＮＤ線９の電位が低くなる
恐れがある。電源スイッチトランジスタ１の寄生ダイオ
ード４３は、仮想ＧＮＤ線９上の負電荷を実ＧＮＤ線１
０に放電することで、ＥＳＤ保護素子としての機能を果
たす。
と、電源スイッチトランジスタ１は、ＥＳＤ保護ダイオ
ード４１及び４２と同様に、従来はＥＳＤ保護素子とし
て利用されていた、Ｉ／Ｏ領域２に配置されている空き
トランジスタを使用する。電源スイッチトランジスタ１
が遮断すると、信号入力端子１１以外の端子から入力し
た静電気等に起因し、或いは何らかの要因で、実ＧＮＤ
線１０の電位に比べて仮想ＧＮＤ線９の電位が低くなる
恐れがある。電源スイッチトランジスタ１の寄生ダイオ
ード４３は、仮想ＧＮＤ線９上の負電荷を実ＧＮＤ線１
０に放電することで、ＥＳＤ保護素子としての機能を果
たす。
【００２２】上記実施形態例によれば、Ｉ／Ｏ領域にあ
るＮチャネル型トランジスタを使用することで、ＥＳＤ
保護素子機能を果たし、ユーザ領域が広く使用できる電
源スイッチトランジスタを配置する半導体集積回路装置
を提供することができる。
るＮチャネル型トランジスタを使用することで、ＥＳＤ
保護素子機能を果たし、ユーザ領域が広く使用できる電
源スイッチトランジスタを配置する半導体集積回路装置
を提供することができる。
【００２３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置では、消費電力を抑えてユーザ領域を広く使
用できる。また、ＥＳＤに対する信頼性も向上する。
積回路装置では、消費電力を抑えてユーザ領域を広く使
用できる。また、ＥＳＤに対する信頼性も向上する。
【図１】本発明の一実施形態例の半導体集積回路装置の
回路図である。
回路図である。
【図２】図１の電源スイッチトランジスタ１周辺の回路
図である。
図である。
【図３】図２の電源スイッチトランジスタ１の構造を示
す断面図である。
す断面図である。
【図４】電源スイッチトランジスタ１が遮断状態にある
半導体集積回路装置の等価回路である。
半導体集積回路装置の等価回路である。
【図５】従来の半導体集積回路装置の回路図である。
【符号の説明】 １ 電源スイッチトランジスタ ２ Ｉ／Ｏ領域 ３ ユーザ領域 ４ 電源ＶＤＤ端子 ５ ＧＮＤ端子 ６ コントロール端子 ７ 内部回路 ８ ＶＤＤ線 ９ 仮想ＧＮＤ線 １０ 実ＧＮＤ線 １１ 信号入力端子 ３１ Ｐ+領域 ３２，３３ Ｎ+領域 ３４ Ｐウェル領域 ４１，４２ ＥＳＤ保護ダイオード ４３ 寄生ダイオード
Claims (3)
- 【請求項１】 接地端子に接続された実接地線と、所定
の機能を実現する内部回路に接続された仮想接地線と、
前記実接地線と前記仮想接地線との間に接続され所定の
制御信号に応答してオンするスイッチングトランジスタ
とを備える半導体集積回路装置において、 前記スイッチングトランジスタを入出力回路領域に配設
したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記スイッチングトランジスタは、前記
内部回路を構成するトランジスタのしきい値よりも高い
しきい値を有し、オフの際には前記仮想接地線に侵入す
る負電荷を前記実接地線に放電する静電保護トランジス
タとして機能する、請求項１に記載の半導体集積回路装
置。 - 【請求項３】 ゲートアレイとして構成され、前記スイ
ッチングトランジスタが入出力保護トランジスタと同じ
トランジスタ構造を有する、請求項１又は２に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11126654A JP2000323688A (ja) | 1999-05-07 | 1999-05-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11126654A JP2000323688A (ja) | 1999-05-07 | 1999-05-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323688A true JP2000323688A (ja) | 2000-11-24 |
Family
ID=14940577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11126654A Pending JP2000323688A (ja) | 1999-05-07 | 1999-05-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323688A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1315210A1 (en) * | 2001-11-22 | 2003-05-28 | Fujitsu Limited | Multi-threshold mis integrated circuit device and circuit design method thereof |
| JP2005251862A (ja) * | 2004-03-02 | 2005-09-15 | Sony Corp | 半導体集積回路およびそのレイアウト設計方法 |
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-
1999
- 1999-05-07 JP JP11126654A patent/JP2000323688A/ja active Pending
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