JP2000341005A

JP2000341005A - ハイパスフィルタおよび回路基板

Info

Publication number: JP2000341005A
Application number: JP11150974A
Authority: JP
Inventors: Shinji Isoyama; 伸治磯山; Katsuro Nakamata; 克朗中俣
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08

Abstract

(57)【要約】【課題】小型化でき、回路基板に一体的に内蔵可能なハ
イパスフィルタおよび回路基板を提供する。【解決手段】誘電体層１０ａ〜ｄを複数積層してなる積
層体と、該積層体内の異なる誘電体層１０ａ〜ｄ間に形
成された一対の第１ストリップライン２２ａ、２２ｂ
と、誘電体層１０ａ〜ｄを挟み対向する位置に設けられ
た一対の容量形成電極２１ａ、２１ｂとを具備したハイ
パスフィルタであって、異なる誘電体層１０ａ〜ｄ間に
それぞれ形成された第１ストリップライン２２ａ、２２
ｂを、誘電体層１０ａ〜ｄの積層方向から見て、一部が
重なるように形成し、一対の第１ストリップライン２２
ａ、２２ｂの端部をビアホール導体３３、３４を介して
アース電極１１、１２にそれぞれ接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハイパスフィルタ
および回路基板に関し、特にＲＦモジュール用回路基板
に内蔵され、携帯通信用電話機等の高周波回路無線部に
組み込まれるフィルタやデュプレクサ等に利用される高
周波用に適した積層型のハイパスフィルタおよび回路基
板に関する。

【０００２】

【従来技術】従来、種々の積層型高周波フィルタとし
て、ローパスフィルタやバンドパスフィルタが開発され
ているが、携帯電話に組み込まれるフィルタとしては増
幅器等のスプリアスを除去する目的からローパスフィル
タが用いられ、また、帯域外の信号を除去する目的から
バンドパスフィルタが主として用いられている。

【０００３】

【発明が解決しようとする課題】しかしながら、近年で
は携帯電話のデュアル化（例えば、９００ＭＨｚ帯と１
８００ＭＨｚ帯の両方を送受信可能）が促進され、これ
に伴い、受信側において、９００ＭＨｚ帯の信号を除去
するためのハイパスフィルタが必要になってきている。

【０００４】また、携帯電話の小型化に伴い、電子部品
の小型化の要求は強く、電子部品のモジュール化が進
み、ローパスフィルタ、バンドパスフィルタ、ハイパス
フィルタ等のフィルタや、インピーダンスマッチング用
のマッチング回路などの受動回路を、回路基板に内蔵す
ることが要求され、別付けタイプの従来のフィルタでは
対応することが困難になってきている。しかしながら、
これまで小型化、低背化を実現し、ＲＦモジュール用回
路基板に一体的に内蔵可能なハイパスフィルタについて
は、ほとんど皆無であった。

【０００５】また、携帯電話のデュアル化に伴い、単純
には受信用フィルタが２つ、送信用フィルタが２つ必要
になり、今後、トリプル化、多システム化が進むにつ
れ、フィルタの数は増加していく傾向にある。しかし、
携帯電話のサイズの大型化は許されず、更なる小型化、
つまり実装面積の低減が要求されている。

【０００６】本発明は上記事情に鑑みて案出されたもの
であり、その目的は、小型化でき、回路基板に一体的に
内蔵可能なハイパスフィルタおよび回路基板を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明のハイパスフィル
タは、誘電体層を複数積層してなる積層体と、該積層体
内の異なる前記誘電体層間に形成された一対の第１スト
リップラインと、前記誘電体層を挟み対向する位置に設
けられた一対の容量形成電極とを具備したハイパスフィ
ルタであって、前記一対の第１ストリップラインを、前
記誘電体層の積層方向から見て一部が重なるように形成
し、前記一対の第１ストリップラインの端部をビアホー
ル導体を介してアース電極に接続したものである。

【０００８】ここで、第１ストリップラインと容量形成
電極とが同一誘電体層間に形成され、前記第１ストリッ
プラインと前記容量形成電極とが入出力ランドを介して
接続されており、前記第１ストリップライン、前記容量
形成電極および前記入出力ランドが、誘電体層の積層方
向に所定間隔をおいて形成された一対のアース電極間に
存在し、積層体表面に形成された表面電極と、前記入出
力ランドとが、前記アース電極の開口部を挿通するビア
ホール導体により接続されていることが望ましい。

【０００９】また、一対の第１ストリップライン同士を
ビアホール導体で接続するとともに、一方の前記第１ス
トリップラインが、該一方の第１ストリップラインとア
ース電極との間の誘電体層間に形成された第２ストリッ
プラインの一端部と接続され、該第２ストリップライン
の他端部が前記アース電極に接続されていることが望ま
しい。

【００１０】さらに、本発明の回路基板は、上記ハイパ
スフィルタを含む複数のフィルタを内蔵することを特徴
とする。

【００１１】

【作用】本発明のハイパスフィルタでは、異なる誘電体
層間にそれぞれ形成された一対の第１ストリップライン
が、誘電体層の積層方向から見て一部が重なるように形
成したので、第１ストリップラインの専有面積が減少
し、ハイパスフィルタの幅を小さくすることができ、実
装面積を低減し、小型化が可能となる。

【００１２】また、第１ストリップライン間の重畳部に
おいて容量が発生し、その補正のため、容量形成電極の
面積を減少させることができ、その結果、さらに小型
化、低幅化が可能となる。

【００１３】また、第１ストリップラインの重畳部にお
ける容量により小型化が促進されるため、一対の第１ス
トリップラインの誘電体層として高い比誘電率をもつ誘
電体層を用いることにより、容量形成電極の面積をさら
に減少させることができ、その結果、さらに小型化、低
幅化が可能となり、特に共振器を用いたバンドパスフィ
ルタが内蔵容易な小型の回路基板を得ることが可能とな
る。

【００１４】さらに、第１ストリップラインと容量形成
電極とを同一誘電体層間に形成し、第１ストリップライ
ンと容量形成電極とを入出力ランドを介して接続し、第
１ストリップライン、容量形成電極および入出力ランド
を、誘電体層の積層方向に所定間隔をおいて形成された
一対のアース電極間に存在せしめ、積層体表面に形成さ
れた表面電極と、入出力ランドとを、アース電極の開口
部を挿通するビアホール導体により接続することによ
り、第１ストリップラインと表面電極とを容易に接続す
ることが可能となる。

【００１５】また、本発明のハイパスフィルタでは、一
対の第１ストリップライン同士をビアホール導体で接続
するとともに、一方の第１ストリップラインを、該一方
の第１ストリップラインとアース電極との間の誘電体層
間に形成された第２ストリップラインの一端部と接続
し、該第２ストリップラインの他端部をアース電極に接
続したので、第２ストリップラインの長さを長く、幅を
狭くすることにより、一対の第１ストリップラインに接
続されるビアホール導体の小径化を図った場合と同様
に、インダクタを大きくすることができ、ハイパスフィ
ルタの低周波側に存在する減衰極を高周波側に移動する
ことが可能となり、減衰極の制御を行うことが可能とな
る。

【００１６】

【発明の実施の形態】図１は本発明のハイパスフィルタ
を内蔵した回路基板の外観斜視図、図２は本発明のハイ
パスフィルタの電極パターンを示す透視斜視図、図３は
図２のストリップライン等を誘電体層の積層方向から見
た透視図、図４は本発明のハイパスフィルタの等価回路
図である。

【００１７】図１において、符号１は絶縁基体であり、
誘電体でもある。絶縁基体１の表面には表面電極２が形
成されている。表面電極２にはコンデンサ、インダク
タ、ダイオード等の各種チップ品（図示せず）が実装さ
れる。また、表面電極２は、絶縁基体１に内蔵されたフ
ィルタ等の素子の入出力電極の役割も果たす。

【００１８】絶縁基体１の側面には端面電極が形成さ
れ、例えば、端面アース電極３と端面入出力電極４の２
種類がある。端面アース電極３は絶縁基体１に内蔵もし
くは裏面に形成されたアース電極と接続されている。

【００１９】また、端面入出力電極４は絶縁基体１に内
蔵もしくは裏面に形成された入出力電極と接続されてお
り、アンテナ、送信、受信または電源等の入出力として
の役割を果たす。絶縁基体１内の破線部Ｆは内蔵された
ハイパスフィルタを表し、その電極パターンを図２に基
づいて説明する。

【００２０】絶縁基体１は、図２によれば、４層の誘電
体層１０ａ〜１０ｄから構成されており、誘電体層１０
ａの下面および誘電体層１０ｃの上面にはアース電極１
１、１２が形成され、回路基板のアース電極と共有され
ている。

【００２１】誘電体層１０ａおよび１０ｂの上面には容
量形成電極２１ａ、２１ｂが形成されており、これらの
容量形成電極２１ａ、２１ｂと、その間に挟まれた誘電
体層１０ｂによって入出力間容量を形成している。

【００２２】また、誘電体層１０ａおよび１０ｂの上面
には第１ストリップライン２２ａ、２２ｂが形成され、
これらの第１ストリップライン２２ａ、２２ｂにより必
要なインダクタが形成される。

【００２３】このストリップライン２２ａ、２２ｂの一
端には、ランド２３ａ、２３ｂがそれぞれ形成されてお
り、他端には入出力ランド３０ａ、３０ｂがそれぞれ形
成されている。

【００２４】これらの入出力ランド３０ａ、３０ｂは、
誘電体層１０ｄの上面に形成された表面電極２と信号入
出力用ビアホール導体３１、３２によって接続されてい
る。尚、信号入出力用ビアホール導体３１、３２と誘電
体層１０ｃの上面に形成されたアース電極１２が接続し
ないように、アース電極１２の信号入出力用ビアホール
導体３１、３２の位置は電極が抜かれた状態になってお
り、この開口部３５をビアホール導体３１、３２が挿通
している。また、ランド２３ａ、２３ｂはビアホール導
体３３、３４により、アース電極１１、１２に接続され
ている。

【００２５】そして、本発明のハイパスフィルタでは、
図３に示すように、ストリップライン２２ａ（破線にて
図示）、２２ｂ（実線にて図示）の一部が重なって形成
されている。図３において、符号４１は入出力間容量を
形成するところ（つまり、容量形成電極２１ａ、２１ｂ
が重なる部分）であり、符号４２はストリップライン２
２ａ、２２ｂが重なった部分を示す。

【００２６】このように、第１ストリップライン２２
ａ、２２ｂの一部が重なるように形成されるため、重な
らない場合と比較して、ラインの専有面積（幅）は減少
する。さらに、第１ストリップライン２２ａ、２２ｂの
重なり部４２においてライン間容量が発生し、その補正
のために容量形成電極２１ａ、２１ｂの面積を減少させ
なければならない。結果として、小型化が可能となる。

【００２７】上記の構成からなる本発明のハイパスフィ
ルタによる等価回路を図４に示す。図中の符号５１は入
出力間容量を表し、容量形成電極２１ａ、２１ｂによっ
て形成される容量を意味している。符号５２、５３はス
トリップライン（主にインダクタとして機能）を表し、
それぞれストリップライン２２ａ、２２ｂによって形成
されている。上記の入出力間容量５１とストリップライ
ン５２、５３により、通過周波数帯域、減衰極位置を任
意に制御することができる。

【００２８】また、符号５４はストリップライン５２、
５３間の容量を表し、ストリップライン２２ａ、２２ｂ
の重なり部分４２によって形成される容量を意味してい
る。このライン間容量５４が増加するに従い、入出力間
容量５１を小さくして、フィルタ特性の補正を行わなけ
ればならない。

【００２９】符号５５はインダクタを表し、主にビアホ
ール導体３３、３４で形成されている。本発明のハイパ
スフィルタの低周波側に存在する減衰用の極は、符号５
５のインダクタを大きくするほど高周波側にシフトし、
逆に小さくするほど低周波側にシフトする。そのため、
ビアホール導体３３、３４の径を変化させることで、イ
ンダクタが変化し、極位置の制御を行うことができる。

【００３０】尚、ビアホール導体３３、３４を大径化す
る代わりに、ビアホール導体３３、３４の数を増やすこ
とで対応しても良い。また、ビアホール導体３３、３４
を小径化する代わりに、ハイパスフィルタのパターン構
成を図５に示すように変更することで対応しても良い。

【００３１】即ち、誘電体層１０ａを２層に分割し、そ
れぞれ誘電体層１０ａ１、１０ａ２とし、誘電体層１０
ａ１の上面には第２ストリップライン６５が形成され、
その一端にはランド６７、他端にはランド６９が接続さ
れる。ランド２３ａとランド２３ｂをビアホール導体７
１により接続し、ランド２３ａとランド６７をビアホー
ル導体７３で、ランド６９とアース電極１１をビアホー
ル導体７５で接続する。その結果、第２ストリップライ
ン６５とビアホール導体７３、７５により、図４におけ
る符号５５のインダクタを形成する。この場合、ストリ
ップライン６５のライン長を長く、または、ライン幅を
狭くすることで、インダクタの増加を図ることができ
る。

【００３２】また、図４において、符号５６、５７は各
内層電極とアース電極１１、１２との間の浮遊容量であ
る。この等価回路図において、浮遊容量５６、５７の差
がハイパスフィルタの通過特性に影響を及ぼす。ハイパ
スフィルタ単体としては、浮遊容量５６と５７の差が小
さいほど良いと考えられる。しかし、本発明のハイパス
フィルタの場合、ＲＦモジュール基板に内蔵されるの
で、表面電極２に各種チップ部品が実装された際に、最
適な特性が実現されねばならない。そのため、必ずしも
浮遊容量５６と５７の差が小さい場合が良いとは限らな
い。

【００３３】浮遊容量５６と５７を制御するためには、
図６〜図８に示すようなパターン構成にすることが望ま
しい。即ち、図６、図７は容量形成電極２１ａと２１ｂ
のサイズ、あるいは形状を変えることで、浮遊容量５
６、５７を制御を行なっている。また、図８は誘電体層
１０ａ１の上面に新たに容量形成電極８１、８３を形成
したもので、アース電極１１との間に容量を形成するこ
とができ、容量形成電極８１、８３のサイズを変更する
ことで、浮遊容量５６、５７を制御することができる。

【００３４】本発明のハイパスフィルタは、例えば、複
数の未焼成のセラミックグリーンシートにビアホールを
形成し、そのビアホール中に導電性ペーストを充填し
て、ビアホール導体３１〜３４を形成する。上記ビアホ
ール導体を形成したグリーンシートの表面に、導電性ペ
ーストを容量形成電極２１ａ、２１ｂやストリップライ
ン２２ａ、２２ｂやアース電極１１、１２のパターン状
に塗布する。そして、導電性ペーストが塗布されたグリ
ーンシートを積層し、焼結一体化することによって作製
される。

【００３５】なお、図２に示した構造において、誘電体
層１０ａ〜１０ｄはそれぞれ１枚のグリーンシートから
でも、複数のグリーンシートを積層して作製しても良
い。

【００３６】例えば、本発明のハイパスフィルタととも
に、絶縁基体１に内蔵される他のフィルタ（バンドパス
フィルタ、ローパスフィルタ）、あるいはマッチング回
路やスイッチ回路の一部であるライン等（図１におい
て、破線部以外のところに内蔵されているが、記載を省
略した）の層構成が、本発明のハイパスフィルタとは異
なる場合には、各誘電体層毎に複数のグリーンシートを
使用し、必要な層構成を得なければならない。

【００３７】本発明のハイパスフィルタにおいて、絶縁
基体１を構成する誘電体材料としては、内蔵されるスト
リップラインのインピーダンスが５０Ω近くを実現で
き、小型で高性能な共振器を用いたバンドパスフィルタ
を内蔵可能であるために、比誘電率が２０±５のもの
で、Ｑ値が高く、τｆが０に近いものが望ましい。

【００３８】例えば、ａＭｇＯ・ｂＣａＯ・ｃＴｉＯ₂
（２５≦ａ≦３５、０．３≦ｂ≦７、６０≦ｃ≦７０、
ａ＋ｂ＋ｃ＝１００）１００重量部に対して、ホウ素含
有化合物をＢ₂Ｏ₃換算で３〜２０重量部、リチウム含
有化合物をＬｉ₂Ｏ₃換算で１〜１０重量部添加したも
のなどが好適である。

【００３９】また、ストリップライン、容量形成電極、
ビアホール導体等を形成する導体成分としては、内蔵さ
れるフィルタ、ラインの損失を悪化させないために、
銅、銀、金などの低抵抗の導体を用いて形成することが
望ましい。そのために、絶縁基体は９００〜１０００℃
程度で焼成可能な低温焼成材料を用い、前記低抵抗導体
と同時焼成によって形成できることが望ましい。

【００４０】

【実施例】図２乃至４に示す本発明のハイパスフィルタ
を内蔵した回路基板を作製した。回路基板の大きさは７
ｍｍ×７ｍｍ×０．８ｍｍ、比誘電率２０の誘電体材料
を用い、ストリップライン２２ａ、２２ｂの全長および
ライン幅を、それぞれ２．８ｍｍ、０．１ｍｍとし、容
量形成電極２１ａ、２１ｂの大きさを０．７×０．８ｍ
ｍとしたとき、ハイパスフィルタの占有面積は１．５ｍ
ｍ×１．８ｍｍ×１．８ｍｍという非常に小さいサイズ
で形成でき、この時の１８００ＭＨｚ帯での挿入損失は
０．４５ｄＢであった。

【００４１】

【発明の効果】本発明のハイパスフィルタは、異なる誘
電体層間にそれぞれ形成された第１ストリップライン
が、誘電体層の積層方向から見て一部が重なるように形
成したので、第１ストリップラインの専有面積が減少
し、幅を小さくすることができ、小型化できるととも
に、第１ストリップラインの交差部においてライン間の
容量が発生し、その補正のために容量形成電極の面積を
減少させるため、さらに、第１ストリップラインの専有
面積が減少し、幅を小さくすることができ、小型化が達
成できる。

【図面の簡単な説明】

【図１】本発明のハイパスフィルタを内蔵した回路基板
の外観斜視図である。

【図２】本発明のハイパスフィルタの電極パターンを示
す透視斜視図である。

【図３】本発明のハイパスフィルタの電極パターンを示
す透視図である。

【図４】本発明のハイパスフィルタの等価回路図であ
る。

【図５】本発明の他のハイパスフィルタの電極パターン
を示す透視斜視図である。

【図６】本発明の浮遊容量を制御する電極パターンを示
す透視図である。

【図７】本発明の浮遊容量を制御する電極パターンを示
す透視図である。

【図８】本発明の他のハイパスフィルタの電極パターン
を示す透視斜視図である。

【符号の説明】

２・・・表面電極１０ａ〜１０ｄ・・・誘電体層１１、１２・・・アース電極２１ａ、２１ｂ、８１、８３・・・容量形成電極２２ａ、２２ｂ・・・第１ストリップライン３１〜３４、７１、７３、７５・・・ビアホール導体３０ａ、３０ｂ・・・入出力ランド６５・・・第２ストリップラインＦ・・・フィルタ

Claims

【特許請求の範囲】

【請求項１】誘電体層を複数積層してなる積層体と、該
積層体内の異なる前記誘電体層間に形成された一対の第
１ストリップラインと、前記誘電体層を挟み対向する位
置に設けられた一対の容量形成電極とを具備したハイパ
スフィルタであって、前記一対の第１ストリップライン
を、前記誘電体層の積層方向から見て一部が重なるよう
に形成し、前記一対の第１ストリップラインの端部をビ
アホール導体を介してアース電極に接続したことを特徴
とするハイパスフィルタ。
【請求項２】第１ストリップラインと容量形成電極とが
同一誘電体層間に形成され、前記第１ストリップライン
と前記容量形成電極とが入出力ランドを介して接続され
ており、前記第１ストリップライン、前記容量形成電極
および前記入出力ランドが、誘電体層の積層方向に所定
間隔をおいて形成された一対のアース電極間に存在し、
積層体表面に形成された表面電極と、前記入出力ランド
とが、前記アース電極の開口部を挿通するビアホール導
体により接続されていることを特徴とする請求項１記載
のハイパスフィルタ。
【請求項３】一対の第１ストリップライン同士をビアホ
ール導体で接続するとともに、一方の前記第１ストリッ
プラインが、該一方の第１ストリップラインとアース電
極との間の誘電体層間に形成された第２ストリップライ
ンの一端部と接続され、該第２ストリップラインの他端
部が前記アース電極に接続されていることを特徴とする
請求項１または２記載のハイパスフィルタ。
【請求項４】請求項１乃至３のうち何れかに記載のハイ
パスフィルタを含む複数のフィルタを内蔵することを特
徴とする回路基板。