JP2000506677A

JP2000506677A - エピタキシャル層の変動の影響を受けにくい縦形ｍｏｓｆｅｔ

Info

Publication number: JP2000506677A
Application number: JP9532685A
Authority: JP
Inventors: ウィリアムズ、リチャード・ケイ
Original assignee: Siliconix Inc
Current assignee: Vishay Siliconix Inc
Priority date: 1996-03-15
Filing date: 1997-03-14
Publication date: 2000-05-30
Also published as: EP0956596A1; US5814858A; EP0956596A4; WO1997034324A1

Abstract

(57)【要約】縦形パワーＭＯＳＦＥＴ（７００）は、Ｎ＋基板（７１４）と上層をなすＮ−エピタキシャル層（７０４）とを含む。Ｎ−型埋込層（７２０）はエピタキシャル層内に形成され、基板の上層をなしており、埋込層はエピタキシャル層のドーパント濃度より大きいが、基板のドーパント濃度より小さいドーパント濃度を有する。埋込層の上側端部とＭＯＳＦＥＴのドレイン本体接合部との距離により、ＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗が、エピタキシャル層の厚さを考慮しなくても、概ね確定されることができる。

Description

【発明の詳細な説明】エピタキシャル層の変動の影響を受けにくい縦形ＭＯＳＦＥＴ発明の分野本発明は、縦形パワーＭＯＳＦＥＴに関連し、特に基板上に形成される比較的薄いエピタキシャル層内に形成される縦形パワーＭＯＳＦＥＴに関連する。発明の背景パワーＭＯＳＦＥＴの２つの主な特徴はオン抵抗とブレークダウン電圧にあり、オン抵抗はゲートが順方向バイアスされるときのソース及びドレイン端子間の抵抗であり、ブレークダウン電圧は、逆方向バイアスされるときにブレークダウンを生じ、電流を流す電圧である。エピタキシャル（「ｅｐｉ」）層内に形成される縦形パワーＭＯＳＦＥＴの場合、ｅｐｉ層のドーパント濃度及び厚さは、オン抵抗及びブレークダウン電圧に影響を与える。ｅｐｉ層が厚くなり、かつより軽くドープされる場合には、ブレークダウン電圧は上昇し、一方オン抵抗も上昇する。逆に、ｅｐｉ層が薄くなり、かつ重くドープされる場合には、オン抵抗及びブレークダウン電圧いずれも減少する。実際には、そのデバイスの規定されるブレークダウン電圧に照らして許容される程度に、薄型で、かつ重くドープされたｅｐｉ層を成形することにより、妥協点が見出される。結果生じるオン抵抗は、前述の妥協点の必然的な成り行きとして、概ね受け入れられる。こうしてｅｐｉ層の厚さの変動することにより、縦形パワーＭＯＳＦＥＴのオン抵抗及びブレークダウン電圧を変化する。これらの変動は、異なる製造作業中に、ある製造作業中に異なるウエハ間で、或いは単一のウエアにおいても発生することがある。ｅｐｉ層が比較的厚い（例えば、１０ −５０μｍの範囲にある）とき、その変動は割合から見て通常重大ではなく、従って大きな問題を生み出さない。しかしながら、ｅｐｉ層の厚さが薄くなるとき、特に、低電圧（６０Ｖより小さく、特に１５Ｖより小さい）で動作するように設計されたＭＯＳＦＥＴにおいて、この状況は変化する。この問題は第１Ａ−１Ｃ図に示される。第１図は縦形トレンチゲート形ＭＯＳＦＥＴにおけるドーパント濃度対深さのグラフを示す。トレンチゲートは、水平な軸に沿って示される。３つの曲線Ｘ_epi1、Ｘ_epi2並びにＸ_epi3は、３つの異なるｅｐｉ層厚に対応するドーパントプロファイルを表わす。各曲線は、Ｎ−ｅｐｉ層内の比較的低いドーパント濃度からＮ＋基板内の比較的高いドーパント濃度までの遷移を示す。Ｘ_epi1及びＸ_epi3に対応するＭＯＳＦＥＴの断面図が、それぞれ第１Ｂ図及び第１Ｃ図に示される。トレンチの底部はそのデバイスの表面下２μｍにあり、Ｘ_epi1は表面下３μｍに、Ｘ_epi2は表面下４μｍに、かつＸ_epi3は表面下５μｍにあるということを仮定する。これらの仮定が与えられるとき、ｅｐｉ層の厚さがわずか±１μｍ変動しただけでも、１μｍ（Ｘ_epi1）から３μｍ（Ｘ_epi3）までのトレンチの底部の距離を変化させるというこが容易に分かる。もしＸ_epi3が所望のブレークダウン電圧を実現するために必要とされるターゲットｅｐｉ層厚であるなら、Ｘ_epi1で終わるデバイスは、この要件を全く満たさないであろう。こうして、ブレークダウン電圧はｅｐｉ層厚が１μｍ失われる毎に約１５−２０Ｖ降下するであろう。この問題に対する１つの可能な解決策は、図２Ａ及び２Ｂに示されるように、トレンチがｅｐｉ層を通って、完全に基板内に突出できるようにすることであり、図はそれぞれドーパント濃度対深さのグラフ及びＭＯＳＦＥＴの断面図を示す。これはオン抵抗を最も低くすることができ、ｅｐｉ層厚の変動の影響を最小限にすることができるが、トレンチが基板内に突出する領域内に熱的に成長させたゲート酸化物の完全性は、劣化してドープされた基板内に存在する結晶学的欠陥ために劣化してしまう。これは、デバイスの生産性及び信頼性を低下させる。第３図に示されるように、同様の問題は、低電圧プレーナ形二重拡散ＭＯＳＦＥＴにおいて発生し、Ｐ−ボディの底部と基板との間の距離は、ＮＥＴＸ_epiで示され、デバイスのオン抵抗及びブレークダウン電圧の両方を確定する。ｅｐｉ層（Ｘ_epi）の厚さが変動するために、所定の製造作業において、デバイスがある割合で容認できないほど低いブレークダウン電圧になる場合がある。逆に、もしターゲットｅｐｉ層厚が厚くなり、この結果を避けることをできるなら、いくつかのデバイスでは、容認できないほどオン抵抗が高くなる場合がある。さらにこれらの問題は、低電圧デバイスでは最も一般的な問題であり、ｅｐｉ層の厚さはオン抵抗を最小にするように薄くされなければならない。第４Ａ図は、３つの場合に、実際のブレークダウン電圧ＶＢ_actualをターゲットブレークダウン電圧ＶＢ_targetの関数として示すグラフである。その３つは、ｅｐｉ層が所定の厚さ（Ｘ_epi）である場合、ｅｐｉ層が０．５μｍだけ所定の厚さより大きい（Ｘ_epi＋３σ）場合、並びにｅｐｉ層が０．５μｍだけ所定の厚さより小さい（Ｘ_epi−３σ）の場合である。ＶＢ_targetが比較的大きな値では、ＶＢ_actualはすべての３つの場合にＶＢ_targetに概ね等しくなり、ｅｐｉ層が比較的厚いとき、十側或いは−側のいずれかの厚さの変動は実際のブレークダウン電圧に目立った影響を与えないという事実を反映している。しかしながら、ＶＢ_targetが比較的が低いレベルでは、ｅｐｉ層厚が統計的範囲の下側（Ｘ_epi−３σ）にあるとき、ＶＢ_actualより著しく低く降下する。もしｅｐｉ層が所定の厚さ以上であるなら、ＶＢ_actualはＶＢ_targetの全てのレベルにおいて、ＶＢ_targetと非常に近い値にある（この場合に、ＶＢ_actualを確定する際の支配的な要因は、ｅｐｉ層の厚さではなくドーピングのレベルである）。第４Ｂ図は、第４Ａ図に示されている同じ３つの場合に、オン抵抗（Ｒ_DS）ＶＢ_targetの関数として示したグラフである。Ｒ_DSは、高レベルのＶＢ_targetでは、ｅｐｉ層厚について目立った変化をしない。低レベルのＶＢ_targetでは、Ｒ_DS は、ｅｐｉ層の厚さがターゲット厚より厚い場合或いは薄い場合のいずれの場合でも、標準値から大きく偏移する。こうして、エピタキシャル層の厚さの変動により生じるブレークダウン電圧及びオン抵抗の偏移が最小になる低電圧縦形ＭＯＳＦＥＴが必要とされる。ｅｐｉ層の厚さの変動は、最適化した低電圧パワーＭＯＳＦＥＴの場合のように、ｅｐｉ層が薄いとき制御することが特に難しい。発明の概要本発明の縦形パワーＭＯＳＦＥＴは、基板及び基板の上層をなすエピタキシャル層内に形成される。ＭＯＳＦＥＴはエピタキシャル層の上側表面に隣接する第１の導電型のソース領域、第１の導電型とは反対極性の第２の導電型のチャネル部分を構成するボディ領域、並びに基板及びエピタキシャル層の下側部分を含むドレイン領域を含む。基板のドーパント濃度はエピタキシャル層のドレイン部分のドーパント濃度より大きい。本発明に基づいて、第１の導電型の埋込層がエピタキシャル層内に形成され、埋込層はエピタキシャル層のドーパント濃度より大きいが、一般に基板のドーパント濃度より小さいドーパント濃度を有する。埋込層の上端部は、エピタキシャル層の上側表面から所定の距離にある。縦形パワーＭＯＳＦＥＴは、例えば、縦形トレンチゲート形デバイス或いはプレーナ形二重拡散形デバイスである。埋込層を形成するための好適な方法は、エピタキシャル層の上側表面を通して高エネルギーイオン注入する方法である。埋込層は重くドープされた基板内に延在する。イオン注入はプロセス手順の最高温度操作後に実行され、埋込層の拡散を最小限にし、かつそれにより埋込層の上端部とエピタキシャル層の上側表面との間の距離を可能なかぎり最大限に拡張するように制御されることが望ましい。またこれは、埋込層の上端部とドレイン−ボディ接合部との間の距離をも制御し、さらにＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗が、エピタキシャル層の厚さに関係なく概ね確定されるようにする。言い換えると、デバイスのブレークダウン電圧及びオン抵抗の変動はウエハ間、或いはロット間で最小限にされる。トレンチゲート形ＭＯＳＦＥＴの１つの実施例では、トレンチは埋込層内に延在せず、埋込層は基板内に重複し、かつ延在する。ＭＯＳＦＥＴのブレークダウン電圧は、第２の導電型の深い領域により設定され、その深い領域は、ボディ領域の延長領域として各ＭＯＳＦＥＴセル毎に、或いはセルのアレイ全体に渡って選択された周期で形成される。いずれの場合でも、ブレークダウンが生じる位置は、トレンチゲートから離れた位置に保たれる。別の実施例では、第１導電型からなる局部的に、より重くドープされた領域が、ＭＯＳＦＥＴセルの中央領域における埋込層上のエピタキシャル層内に形成される。局部的に、より重くドープされた領域は、ブレークダウン電圧の値を設定し、ブレークダウンの発生をトレンチから離れた位置に保持する。その領域はチャネルから基板への電流経路の直列抵抗を減少させるように機能する。トレンチゲート形ＭＯＳＦＥＴのさらに別の実施例では、トレンチは埋込層内に延在し、埋込層は基板内に延在する。トレンチゲート形ＭＯＳＦＥＴの他の実施例では、トレンチは互いに接近して形成され、トレンチ間に介在するボディ領域は、ＭＯＳＦＥＴがオフ状態になるとき、完全にキャリアが空乏化する。その空乏領域は、Ｎ−或いはＰ−導電型のいずれであってもよい。埋込層は完全にトレンチの底部下に存在するか、或いはトレンチは埋込層内に延在する場合もある。さらに別の実施例では、基板をドープするために用いられるドーパントより高い拡散性を有するドーパント種を用いて、埋込層がｅｐｉ層の成長に先行して形成される。このアプローチでは、デバイスの埋込層の上端部とｅｐｉ層の表面との間が一様な距離をなさないが、トレンチが、ゲート酸化物の品質を劣化させずに安全に延在することができる重くドープされた領域を形成する。図面の簡単な説明第１Ａ図は、トレンチがエピタキシャル層内のみに延在する３つの従来のトレンチゲート形ＭＯＳＦＥＴの場合に、ドーパント濃度を深さの関数としてグラフにしたものを示す。第１Ｂ図及び１Ｃ図は、第１Ａ図に記載されたＭＯＳＦＥＴの内の２つの断面図を示す。第２Ａ図は、トレンチが重くドープした基板内に延在する従来のトレンチゲート形ＭＯＳＦＥＴの場合に、ドーパント濃度を深さの関数としてグラフにしたものを示す。第２Ｂ図は、第２Ａ図に記載したＭＯＳＦＥＴの断面図である。第３図は、従来の縦形プレーナ形二重拡散ＭＯＳＦＥＴの断面図である。第４Ａ図は、ある範囲のｅｐｉ層厚を有するＭＯＳＦＥＴの場合に、実際のブレークダウン電圧をターゲットブレークダウン電圧の関数として示すグラフである。第４Ｂ図は、ある範囲のｅｐｉ層厚を有するＭＯＳＦＥＴの場合に、オン抵抗をターゲットブレークダウン電圧の関数として示すグラフである。第５Ａ図は、ｅｐｉ層に注入された埋込層に対して、ドーパント濃度を深さの関数として示すグラフである。第５Ｂ図は、第５Ａ図に記載のされる埋込層の断面図である。第５Ｃ、５Ｅ並びに５Ｇ図は、ｅｐｉ層と基板との間の境界面に関して異なる位置において注入された３つの埋込層に対して、ドーパント濃度を深さの関数として示すグラフである。第５Ｄ、５Ｆ並びに５Ｈ図は、第５Ｃ、５Ｅ並びに５Ｇ図に記載される埋込層の断面図である。第６Ａ図は、種々のドーパントをシリコン内へのイオン注入する場合の投影飛程を示しており、ドーパントはほう素（Ｂ）、りん（Ｐ）並びにひ素（Ａｓ）を含み、注入エネルギーの関数として示すグラフである（出典：ＳｅｍｉｃｏｎｄｕｃｔｏｒＴｅｃｈｎｏｌｏｇｙＨａｎｄｂｏｏｋ，ＴｅｃｈｎｏｌｏｇｙＡｓｓｏｃｉａｔｅｓ，１９８０）。第６Ｂ図は、第６Ａ図に示される同じドーパントの場合に、シリコンに対する偏差、すなわち投影飛程周囲の注入深さにおける変動を、注入エネルギーの関数として示すグラフである（出典：ＳｅｍｉｃｏｎｄｕｃｔｏｒＴｅｃｈｎｏｌｏｇｙＨａｎｄｂｏｏｋ、前出）。第６Ｃ図は、シリコン内に注入されたほう素の範囲及び縦方向拡散を、注入エネルギーの関数として示すグラフである。第６Ｄ図は、シリコン内に注入されたりんの範囲及び縦方向拡散を、注入エネルギーの関数として示すグラフである。第７図は、本発明による埋込層及びアクティブセル内のブレークダウンを防ぐためにＮセル毎に１つ位置する深い拡散部を有する縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第８図は、本発明に基づく、トレンチが埋込層内に延在する縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第９図は、本発明による埋込層及び各セルの中央に埋込層と同じ導電型の差込部（plug）を有する縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第１０図は、本発明による埋込層及び各ＭＯＳＦＥＴセルの中央に深いボディ拡散部を有する縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第１１Ａ−１１Ｉ図は、第７図に示されるＭＯＳＦＥＴを製作するための工程の各過程を示す。第１１Ｊ図は、第１１Ａ−１１Ｉ図に示される工程の変更例を示す。第１２図は、第７図に示されるＭＯＳＦＥＴの１つの可能な末端領域の断面図である。第１３図は、本発明による埋込層を有する縦形プレーナ形二重拡散形ＭＯＳＦＥＴの断面図である。第１４Ａ−１４Ｃ図は、第１３図に示されるＭＯＳＦＥＴを製作するための工程の各過程を示す。第１５Ａ及び１５Ｂ図は、トレンチが接近して配置され、ボディ接触部がない本発明による縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第１６Ａ及び１６Ｂ図は、ボディ領域がない、本発明による縦形蓄積モード（accumulation mode）トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第１７Ａ図は、ｅｐｉ層が成長し、トレンチの底部より高いレベルに延在しないうちに、埋込層が注入された縦形トレンチゲート形ＭＯＳＦＥＴの断面図を示す。第１７Ｂ図は、第１７Ａ図に示されるＭＯＳＦＥＴの場合に、ドーパント濃度を深さの関数として示すグラフである。発明の詳細な説明本発明の埋込層は、エピタキシャル（ｅｐｉ）層の上側表面を通してドーパントを注入することにより形成されることが好ましい。第５Ａ−５Ｈ図は、埋込層のいくつかの可能な位置を、グラフ及び断面図を用いて示す。第５Ａ及び５Ｂ図は、任意のｅｐｉ層内に形成される埋込層の一般的な事例を示す。埋込層の部分以外は、ｅｐｉ層はドープされないことが想定されている。第５Ａ図は、注入の範囲を示すＲ及び注入の偏差すなわち偏移を示すＳを用いて、ドーパント濃度を深さの関数として示す。これらの同じ境界面が第５Ｂ図の断面図に示される。第５Ｃ−５Ｇ図は、埋込層が、基板全体に形成されるドープドｅｐｉ層内に注入されるときに生じる３つの可能な変形例を示す。第５Ｂ及び５Ｃ図では、埋込層のピーク濃度（注入の範囲）は、ｅｐｉ層と基板との間の境界面に概ね一致する。第５Ｅ及び５Ｆ図では、埋込層のピーク濃度は、ｅｐｉ層と基板との間の境界面下に存在し、結果として埋込層のほとんどが、基板に重なり合う。第５Ｇ及び５Ｈ図では、埋込層のピーク濃度はｅｐｉ層と基板との境界面上に存在し、結果的に埋込層の僅かな部分のみが基板と重なり合う。第５Ｃ−５Ｈ図に示される３つの全ての事例では、埋込層の上側端部とｅｐｉ層の表面との間の距離Ｄは、ｅｐｉ層の厚さが著しく変化する場合でも、ほぼ同じであることを注目されたい。第６Ａ及び６Ｂ図は、ほう素（Ｂ）、りん（Ｐ）、ひ素（Ａｓ）、アンチモン（Ｓｂ）並びにアルゴン（Ａｒ）を、それぞれシリコン内に注入する場合に、その投影飛程及び偏差を、注入エネルギーの関数として示すグラフである。第６Ｃ及び６Ｄ図は、第６Ａ及び６Ｂ図のデータを用いて、それぞれほう素及びりん注入の典型的な深い及び浅い統計的偏移を示すグラフである。Ｒｐは飛程を表わす。注入の深い端部では、投影飛程はＲｐ＋３σであり、注入の浅い端部では、投影飛程はＲｐ−３σである。第７図は、本発明の原理に基づく埋込層７２０を含むトレンチゲート形ＭＯＳＦＥＴの断面図である。ＭＯＳＦＥＴ７００は、Ｎ−ｅｐｉ層７０４内に延在するトレンチゲート７０２を含む。ＭＯＳＦＥＴ７００の各セルは、ｅｐｉ層７０４の表面に隣接してセルの周囲に延在するＮ＋ソース７０６を含む。Ｎ＋ソース領域７０６の下には、トレンチの壁部に隣接するチャネル領域を含むＰボディ領域が存在する。セルの中央部においてＮ−ｅｐｉ層７０４の上側表面に隣接して、Ｐ＋接触領域７１０が存在する。金属層７１２はＮ＋ソース領域７０６及びＰ＋接触領域７１０に接触し、これらの２つの領域を互いに短絡する。ＭＯＳＦＥＴ７００では、Ｐボディ領域７０８の底部は概ね平坦であり、しかもトレンチの底部下には延在しないことを注目されたい。Ｎ−ｅｐｉ層７０４は、Ｎ＋基板７１４の表面上に形成される。Ｎ−ｅｐｉ層の内部では、アクティブＭＯＳＦＥＴセルの外側に深いＰ領域７１６が形成される。深いＰ領域７１６は、１９９５年６月２日出願の米国特許第０８／４５９，５５５号に記載のある深いＰ領域と同様であり、参照してここに組み込んでいる。１つの深いＰ領域（深いＰ領域７１６と同様の）は、Ｎ個のＭＯＳＦＥＴセル毎に形成され、各深いＰ領域はブレークダウンがアクティブＭＯＳＦＥＴセル内で発生することを防ぐ。この意味で、深いＰ領域７１６はＭＯＳＦＥＴセルを「保護」する。深いＰ領域７１６は、Ｐ＋接触領域７１８を含む。ＭＯＳＦＥＴ７００は、本発明に基づくＮ＋埋込層７２０を含む。Ｎ＋埋込層７２０は主にＮ−ｅｐｉ層７０４内に形成されるが、Ｎ＋基板７１４内にも延在する。ＭＯＳＦＥＴのブレークダウン電圧及びオン抵抗は、Ｎ−ｅｐｉ層７０４のドーパント濃度及びチャネルのドレイン側端部とＮ＋埋込層７２０の上側端部との間の距離（Ｘ_epiで示す）により一部確定される。またＸ_epiは、ｅｐｉ層７０４の表面下のＮ＋埋込層７２０の位置により確定される。Ｎ＋埋込層７２０は、以下に示されるように、選択されたエネルギーと適用量で、Ｎ−ｅｐｉ層７０４の上側表面を通してＮ−型イオンを注入することにより形成される。このように、Ｎ＋埋込層７２０の位置が画定され、従って距離Ｘ_epiはＮ−ｅｐｉ層７０４の厚さには依存しない。ＭＯＳＦＥＴ７００のブレークダウンは深いＰ領域７１６がＮ＋埋込層７２０と接触する位置で発生する。第８図は、トレンチ形ゲート８０２、Ｎ＋ソース領域８０６、並びにＰボディ領域８０８を含むＭＯＳＦＥＴ８００の断面図を示しており、ＭＯＳＦＥＴ７００の対応する領域と概ね一致する。Ｎ＋埋込層８２０は、Ｎ＋埋込層７２０より薄いｅｐｉ層の著しく大きな割合を占めるが、しかしながら、トレンチはＮ＋埋込層８２０内に延在する。ＭＯＳＦＥＴ８００のブレークダウン電圧はＰ＋接触領域８１０と各ＭＯＳＦＥＴセルの中央にあるＮ＋埋込層８２０との距離により画定される。従って、ブレークダウンは各セルの中央部において発生し、トレンチの角部付近の衝撃イオン化からのゲート酸化物の損傷を防ぐ。Ｎ＋埋込層８２０のドーパント濃度は、Ｎ＋基板８１４の濃度より低いレベルに設定される。そうすることにより、ｅｐｉ層に対する結晶損傷が避けられ、その結果、トレンチがＮ＋埋込層内に延在する部分のゲート酸化物の品質への損傷を避けられる。第９図はＭＯＳＦＥＴ９００を含む第３の実施例を示す。ＭＯＳＦＥＴ９００は、前述のＭＯＳＦＥＴの基本的な構造と同じ構造であるが、ＭＯＳＦＥＴ９００は、各ＭＯＳＦＥＴセルの中央に形成されるＮ−型ドーパント「差込部」９２２をも含む。ドーパント差込部９２２は、Ｎ＋埋込層９２０まで延在し、またＮ＋基板９１４内にも延在する。従ってブレークダウンは各ＭＯＳＦＥＴセルの中央で発生し、Ｐ＋接触領域９１０とＮ差込部との間の垂直方向の距離により主に画定される。Ｎ差込部９２２のドーパント濃度は、一般に７×１０¹³ｃｍ^-3から５×１０¹⁵ｃｍ^-3までの範囲にあるであろう。ＭＯＳＦＥＴの抵抗もこの重くドープされた差込部により低減される。第１０図は、本発明によるＭＯＳＦＥＴ１０００の断面図を示す。ＭＯＳＦＥＴ１０００は、Ｎ＋埋込層１０２０を含んでおり、前述のＭＯＳＦＥＴの構造と概ね同様であるが、各セルの中央部に深いＰ領域１０２４を含む。深いＰ領域１０２４は、Ｂｕｌｕｃｅａ等による米国特許第５，０７２，２６６号に教示される深いＰ領域と同様であり、ブレークダウンが、ゲート酸化物に損傷を与えるトレンチの端部から離れて、各ＭＯＳＦＥＴセルの中央部で生じることを保証するものである。第１１Ａ−１１Ｈ図は、第７図に示されるＭＯＳＦＥＴ７００を形成するための行程の流れを示す。第１１Ａ図は、Ｎ＋基板７１４の上側表面上に成長するＮ −ｅｐｉ層７０４を示す。Ｎ−ｅｐｉ層７０４は一般に、１−６μｍの範囲の厚さであり、８×１０¹⁵から９×１０¹⁶ｃｍ^-3の濃度にドープされる。Ｎ＋基板７１４は、一般に約２５０−３５０ μｍの厚さ（薄くした後）であり、０．００５Ω−ｃｍと同じ低さの抵抗率を有し、好適には０．００３Ω−ｃｍ、或いはさらに０．００１Ω−ｃｍの抵抗率を有する。製作時にはＮ＋基板１４は、厚いことが多く、４５０−５５０μｍの範囲にある。第１１Ｂ図では、予備注入用酸化物層が、一般に数百オングストローム厚で、Ｎ−ｅｐｉ層７０４の上側表面上に形成されており、りんイオンがＮ− ｅｐｉ層７０４内に注入され、Ｎ＋埋込層７２０を形成する。注入直後に埋込層７２０は、Ｎ−ｅｐｉ層７０４とＮ＋基板７１４との間の境界面より上に配置されることに注目されたい。Ｎ−型埋込層を形成するために、りんイオンが約８００−９００ＫｅＶのエネルギーで注入され、約１μｍの飛程を得る。もしＰ−型埋込層が必要とされたなら（Ｐ−チャネルデバイスの場合）、ほう素が５００−６００ＫｅＶのエネルギーで注入され、１μｍの飛程を得ていたであろう。第１１Ｃ図では、マスク１１００がＮ−ｅｐｉ層７０４の表面上に、一般に有機物フォトレジストを用いて形成されており、ドーパントがマスク１１００内の開口部を介して注入され、深いＰ領域７１６を形成する。マスクはその後剥離される。注入ドーズ量は１×１０¹⁴から８×１０¹⁵ｃｍ^-2の範囲内にあり、２０ＫｅＶから２５０ＫｅＶまでのエネルギー範囲にあるべきである。その後トレンチはｅｐｉ層７０４の上側表面においてエッチングされ（適当なマスクを介して）、ゲート酸化物層がトレンチの壁面上に形成され、トレンチは、第１１Ｄ図に示されるように、ポリシリコンゲート材料で満たされる。ポリシリコンゲートは、本来の場所に堆積する間、パターニングの前にＰＯＣｌ₃からの予備堆積を用いるか、或いはパターニング前後にイオン注入するかのいずれかにより、ｅｐｉ層と同じ導電型のイオンでドープされる。酸化物層１１０２はトレンチ間のｅｐｉ層７０４の表面上に形成される。第１１Ｅ図に示されるように、Ｐボディ領域７０８は酸化物層１１０２を介する注入及び後続するドライブイン過程により形成される。イオン注入ドーズ量は一般に、３０ＫｅＶから１５０ＫｅＶにおいて１×１０¹³から１×１０¹⁴ｃｍ^-2 の範囲にある。拡散温度は、１−１０時間で９５０−１１５０℃の範囲にあり、典型的な接合深さは１−２μｍであり、拡散係数−時間積（diffusivity-time p roduct）（Ｄｔ）^1/2は０．３−１．３μｍである。Ｎ＋埋込層７２０は、ドライブイン過程中に上下方向に拡散することに注目されたい。別法では、ボディはトレンチに先行して形成されることができる。マスク１１０４はＮ−ｅｐｉ層７０４の表面上に形成され、Ｎ＋ソース領域７０６は、ひ素或いはりんイオンの注入及びドライブインにより形成される（注入ドーズ量は２０ＫｅＶから２００ＫｅＶ（しかし一般には約４０ＫｅＶ）において１×１０¹⁵から８×１０¹⁵ｃｍ^-2の範囲にある）。この過程は第１１Ｆ図に示される。次に、Ｐ＋領域７１０及び７１８は、第１１Ｇ図に示されるように、Ｎ −ｅｐｉ層７０４の上側表面を介してほう素イオンを注入することにより形成される（注入ドーズ量は一般に、２０ＫｅＶから８０ＫｅＶにおいて７×１０¹⁴から５×１０¹⁵ｃｍ^-2の範囲にある）。この過程は別のマスクを用いて、或いはＰ＋ドーパントがＮ＋領域を逆ドープせず、かつＮ＋領域のシート抵抗或いは接触抵抗を著しく上昇させない限りブランケット注入として実行される。後続するドライブイン過程はさらにＮ＋埋込層７２０を拡張し、深いＰ領域７１６の底部と接触させる。第１１Ｈ図に示されるように、低温度酸化物（ＬＴＯ）層１１０６及びＢＰＳＧ層１１０８が形成、かつパターニングされ、トレンチに被着する。第１１Ｉ図に示されるように、その後金属接触層７１２が形成され、ＭＯＳＦＥＴ７００のソース及びボディ領域を接触させる。後続するパッシベーション堆積及びマスクエッチングが、ＰＳＧ或いは窒化シリコンをパッシバント（pa ssivant）として用いて実行される。第１１Ａ−１１Ｉに示される一連の工程では、Ｎ＋埋込層７２０はＮ−ｅｐｉ層が基板上に形成された後注入される。埋込層は工程の他の段階で注入されることもできる。例えば、埋込層はＰボディ領域７０８が注入及びドライブインされた後（第１１Ｅ図）注入されることもでき、その場合には埋込層はボディドライブインの熱影響を受けることがない。また埋込層はＮ＋ソース領域の形成（第１１Ｆ図）後に、或いはＰ＋領域の形成（第１１Ｇ図）後に注入されることもできる。第１１Ｊ図に示されるように、Ｎ＋埋込層は接触マスクが形成された後に注入されてもよいが、その場合には埋込層は連続的ではなく、その代わりにＭＯＳＦＥＴセルの中央下に位置する不連続部分のアレイからなる。第１１Ｊ図に示される埋込層１１１０は熱的に活性化及びアニールされ、ＢＰＳＧ層をフローする過程中に注入損傷を修復する。第１２図はＭＯＳＦＥＴの末端領域の断面図であり、注入された埋込層７２０が末端領域内に延在するのを防ぐフィールド酸化物領域１２００を示す。フィールド酸化物領域１２００は、例えば、第１１Ｂ図に示されるようなＮ＋層７２０の注入直前に形成されることができる。別法では、別のタイプのマスクが用いられ、Ｎ＋埋込層が末端領域内に延在するのを防ぐことができる。埋込層が末端領域に延在するのを妨げることにより、電圧ブレークダウンはアクティブＭＯＳＦＥＴセル内で強制的に生じ、大きな電流を流すことができる。ブレークダウン電圧は周囲の末端領域内でより高くなり、その領域ではそのデバイスはＭＯＳＦＥＴセル内と同じ大きさの電流密度を取り扱うことができない。他の例、例えば低電圧時では、埋込層は全デバイスに渡って連続することができる。第１３図は、プレーナ形二重拡散形ＭＯＳＦＥＴ（ＤＭＯＳ）に適用される本発明による応用例の原理を示す断面図である。ＭＯＳＦＥＴ１３００は、Ｎ−ｅｐｉ層１３０４内に形成され、Ｎ−ｅｐｉ層はＮ＋基板１３１４の表面上に形成される。Ｎ＋ソース領域１３０６及びＰボディ領域１３０８は、Ｎ−ｅｐｉ層１３０４内に形成される。金属接触層１３１２はＮ＋ソース領域１３０６と接触し、Ｐ＋接触領域１３１０を介してＰボディ領域１３０８と接触する。ＭＯＳＦＥＴ１３００は縦形デバイスであるため、ドレインはＮ＋基板１３１４及びＮ−ｅｐｉ層１３０４を含む。ゲート１３０２は、Ｐボディ領域１３０８内のチャネル領域上に形成され、ゲート酸化物層１３１６によりｅｐｉ層１３０４の表面から隔離される。周知のように、ＭＯＳＦＥＴ１３３０がターンオンされるとき、電子電流はＮ＋ソース領域１３０６から、横方向にＰボディ領域１３０８を通って、さらに下方にＮ−ｅｐｉ層１３０４及びＮ＋基板１３１４を通って流れる。本発明に従って、Ｎ＋埋込層１３２０はＮ−ｅｐｉ層１３０４内に形成され、Ｎ＋基板１３１４内に延在する。Ｎ＋埋込層１３２０は選択したエネルギー及びドーズ量でイオンを注入することにより形成され、Ｎ＋埋込層１３２０の上側端部とＰボディ領域１３０８との間の距離Ｘ_epiは、比較的一定に保持される。特にＸ_epiは、Ｎ−ｅｐｉ層１３０４の厚さに影響されない。上述のトレンチゲート形ＭＯＳＦＥＴを用いる場合、これによりデバイスのブレークダウン電圧及びオン抵抗がより高い精度で、かつこれらのパラメータがｅｐｉ層の厚さにより影響されることを懸念することなく、設定されることができる。第１４Ａ−１４Ｃ図は、ＭＯＳＦＥＴ１３００を製作するための一連の工程のいくつかの過程を示す。ドーピング濃度、注入ドーズ量及びエネルギー、接合深さ、並びにプレーナ形ＤＭＯＳのｅｐｉ層、ボディ拡散部、Ｐ＋ボディ接触拡散部及びＮ＋ソース拡散部を形成するための方法は、トレンチ形ＤＭＯＳの製作において用いられる同じ過程と同様である。第１４Ａ図は、Ｎ＋基板１３１４上に形成されたＮ−ｅｐｉ層１３０４及びＮ −ｅｐｉ層１３０４の上側表面を介して注入されるＮ＋埋込層１３２０を示す。第１４Ｂ図では、ゲート１３０２及びゲート酸化物層１３１６が周知の手段により形成されており、Ｐボディ領域１３０８が、マスクとして機能するゲート１３０２を用いて、Ｎ−ｅｐｉ層１３０４の露出した上側表面から注入される。Ｐボディ領域１３０８はその後ドライブインされ、この過程により、Ｎ＋埋込層１３２０が上下方向に拡散されることができる。第１４Ｃ図では、Ｎ＋ソース領域１３０６及びＰ＋接触領域１３１０が周知の手段により形成されており、金属層１３１２が形成され、ＭＯＳＦＥＴ１３００のソースとボディとを接触させる。Ｎ＋埋込層１３２０は、Ｎ＋及びＰ＋領域がドライブインされるときさらに拡散され、第１４Ｃ図に示されるように、Ｎ＋基板１３１４内に延在する。第１５Ａ及び１５Ｂ図は、本発明のＭＯＳＦＥＴ１５００の埋込層を示し、そこではＰボディ領域１５０８のための接触部が存在しない。ゲートトレンチ間の距離は小さく（例えば１．５μｍ）、ゲート１５０２はＮ−型ポリシリコンからなる。結果として、Ｐボディ領域１５０８は、ＭＯＳＦＥＴがターンオフされるとき、完全に空乏状態になる。Ｎ＋埋込層１５２０はＮ＋基板１５１４内に延在するが、Ｎ＋埋込層１５２０の上側端部はトレンチの底部から分離される。第１５Ｂ図は、同様のデバイスを示すが、Ｎ＋埋込層１５２０Ａがトレンチの底部より上のレベルまで延在する点が異なる。第１６Ａ及び１６Ｂ図は、蓄積モード電界効果トランジスタ（ＡＣＣＵＦＥＴ）の断面図を示し。それはボディ領域を有していない。トレンチは互いに近接して配置され、ゲートはＮ−型材料でドープされる。結果的に、トレンチゲート間に存在するＮ−ｅｐｉ領域１６０４は、デバイスがターンオフされるとき、完全に空乏状態となる。第１６Ａ図に示される実施例では、Ｎ＋埋込層１６２０はトレンチの底部から隔離されている。第１６Ｂ図に示される実施例では、Ｎ＋埋込層１６２０Ａはトレンチの底部より上のレベルまで延在する。両方に実施例において、Ｎ＋埋込層はＮ＋基板１６１４に延在する。第１７Ａ図に示されるＭＯＳＦＥＴ１７００は第８図に示されるＭＯＳＦＥＴ８００にやや類似しているが、Ｎ＋埋込層１７２０はエピタキシャル層の上側表面から注入されていない。それと異なり、Ｎ＋埋込層はＮ＋＋基板１７１４の上側表面から注入される。エピタキシャル層はその後Ｎ＋＋基板１７１４上に形成される。この処理過程、さらに後続の処理過程中に、Ｎ＋埋込層１７２０はエピタキシャル層内の上方向に拡散する。こうして、Ｎ＋埋込層１７２０の上側端部とエピタキシャル層の表面との間の距離はエピタキシャル層の厚さと共に変化する。しかしながら、Ｎ＋埋込層１７２０内のドーパント濃度は、Ｎ＋＋基板１７１４内のドーパント濃度より低くなるように制御される。従ってＮ＋埋込層１７２０が抱える結晶学的問題はＮ＋＋基板１７１４より少ない。同様の処理の流れをプレーナ形ＤＭＯＳに対しても用いることができるが、ゲート酸化物がＮ＋基板内に形成されないため、利点は小さくなる。第１７Ｂ図は、ドーパント濃度とエピタキシャル層の表面より低い深さとの関係を示すグラフである。エピタキシャル層の厚さは、Ｘ_epiとして示されており、エピタキシャル層の表面と埋込層の上側端部との間の距離は、ＮＥＴｅｐｉとして示され、可変である。ＭＯＳＦＥＴ１７００により例示される構造体により、基板を非常に重くドープすることができるが、トレンチは埋込層内に延在することができる。ドーパント濃度、さらにその結果生じる埋込層内の結晶上の欠陥は制御されるため、ゲート酸化物の完全性は、チャネルのドレイン側端部から基板の下側表面への低抵抗経路を設けることにより、維持されることができる。エピタキシャル層の厚さに変動を考慮した場合でも、トレンチが確実にＮ＋埋込層内に延在するほど、トレンチは十分な深さにエッチングされることが好ましい。Ｎ＋埋込層１７２０は、１０倍だけＮ＋＋基板１７１４の抵抗率より大きい抵抗率を有する。例えば、Ｎ＋＋基板１７１４に対する抵抗率が０．００１Ω−ｃｍであるのと比較して、Ｎ＋埋込層の抵抗率は約０．０１Ω−ｃｍとなる。Ｎ＋埋込層１７２０が基板よりも急速に上方向に拡散することを保証するために、比較的遅い拡散ドーパント（ひ素或いはアンチモンのような）が基板をドープするために用いられ、比較速い拡散ドーパント（りんのような）がＮ＋埋込層を形成するために用いられる。Ｐチャネルデバイスの場合、基板はほう素を用いてドープされ、埋込層はアルミニウム或いはインジウムを用いて形成される。アルミニウム或いはインジウム埋込層はほう素基板より急速に上方に拡散するであろう。上述の実施例は、あくまでも例示であって、本発明の広い原理を制限するものではない。本発明の原理の範囲内にある多くの別の実施例は、当業者には明らかであろう。例えば、上記の実施例は概ねＮ−チャネルデバイスついて示しているが、本発明の原理に基づきＰ−チャネルデバイスに対しても適用することができる。以下の請求の範囲はすべてのそのような実施例を含むものである。

Claims

【特許請求の範囲】１．縦形トレンチゲート形パワーＭＯＳＦＥＴであって、第１の導電型の半導体基板と、前記基板上に形成されるエピタキシャル層と、前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲートと、前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第１の導電型のソース領域と、前記ソース領域と前記トレンチの壁部とに隣接して前記エピタキシャル層内に形成される前記第１の導電型と反対の導電型のボディ領域と、前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電型のイオンを用いて第１の濃度レベルにドープされる、該ドレインと、前記エピタキシャル層内に形成され、前記基板内に延在する埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用いて、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込層とを有することを特徴とする縦形トレンチゲート形パワーＭＯＳＦＥＴ。２．前記埋込層の上側端部が前記トレンチの底部より下のレベルに位置することを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。３．前記パワーＭＯＳＦＥＴのアクティブＭＯＳＦＥＴセルの外側に、前記エピタキシャル層の前記表面から下方に延在する前記第２の導電型の拡散部をさらに有することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。４．前記パワーＭＯＳＦＥＴのアクティブＭＯＳＦＥＴセルの中央領域において前記ボディ領域から下方に延在する前記第２の導電型の拡散部をさらに有することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。５．前記埋込層の上側端部に隣接する前記エピタキシャル層内の差込領域であって、前記差込領域は、前記パワーＭＯＳＦＥＴのアクティブＭＯＳＦＥＴセルの中央領域において前記ボディ領域の下側に位置し、また前記差込領域が前記第１の導電型のイオンを用いて、前記第１の濃度レベルより大きく、かつ前記第２の濃度レベルに等しいレベルにドープされる、該差込領域をさらに有することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。６．前記埋込層の上側端部が前記トレンチの底部より上のレベルに位置することを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。７．前記埋込層が前記パワーＭＯＳＦＥＴの末端領域内に延在しないことを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。８．前記エピタキシャル層の前記表面に隣接してボディ接触領域をさらに有することを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。９．前記ソース領域と前記ボディ接触領域とを互いに短絡する金属層をさらに有することを特徴とする請求項８に記載のパワーＭＯＳＦＥＴ。１０．前記ボディ領域がアクティブＭＯＳＦＥＴセル内の前記エピタキシャル層の表面に延在しないことを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。１１．前記アクティブＭＯＳＦＥＴセル内の前記ボディ領域が、前記ゲートが前記パワーＭＯＳＦＥＴをターンオフするようにバイアスされるとき、概ね完全に電荷担体が空乏状態にされることを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴ。１２．前記埋込層の上側端部が前記トレンチの底部より上のレベルに位置することを特徴とする請求項１１に記載のパワーＭＯＳＦＥＴ。１３．前記埋込層の上側端部が前記トレンチの底部より上のレベルに位置することを特徴とする請求項１１に記載のパワーＭＯＳＦＥＴ。１４．縦形プレーナ形パワーＭＯＳＦＥＴであって、第１の導電型の半導体基板と、前記基板上に形成されるエピタキシャル層と、前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲートと、前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第１の導電型のソース領域と、前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成され、かつ前記ソース領域に隣接する前記第１の導電型と反対の第２の導電型のボディ領域と、前記ボディ領域のチャネル領域の上部をなし、かつ誘電体層により前記エピタキシャル層から隔離されるゲートと、前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電型のイオンを用いて第１の濃度レベルにドープされる、該ドレインと、前記エピタキシャル層内に形成され、前記基板内に延在する埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用いて、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込層とを有することを特徴とする縦形トレンチゲート形パワーＭＯＳＦＥＴ。１５．前記エピタキシャル層の前記表面から下方に延在する前記第２の導電型の拡散部であって、前記拡散部が前記ＭＯＳＦＥＴのブレークダウン電圧を確定する、該拡散部をさらに有することを特徴とする請求項１４に記載のパワーＭＯＳＦＥＴ。１６．前記拡散部がＭＯＳＦＥＴセルの中央部に位置することを特徴とする請求項１５に記載のパワーＭＯＳＦＥＴ。１７．ＭＯＳＦＥＴを製造する方法であって、半導体基板の表面上にエピタキシャル層を形成する過程であって、前記基板と前記エピタキシャル層のいずれも第１の導電型のイオンを用いてドープされ、また前記基板が前記エピタキシャル層より高い濃度レベルにドープされる、該過程と、前記第１の導電型の埋込層を形成するように前記エピタキシャル層の表面を通して前記第１の導電型のイオンを注入する過程と、前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程と、前記トレンチの壁部上に誘電体層を形成する過程と、前記トレンチを導電性ゲート材料で満たす過程であって、前記導電性ゲート材料が前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程と、前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領域を形成する過程と、前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを有し、前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間の境界面を横切って延在することを特徴とするＭＯＳＦＥＴ製造方法。１８．前記埋込層が、前記トレンチが形成される前に形成されることを特徴とする請求項１７に記載の方法。１９．前記埋込層が、前記ボディ領域が形成された後で、かつ前記ソース領域が形成される前に形成されることを特徴とする請求項１７に記載の方法。２０．前記埋込層が、前記ソース領域を形成した後に形成されることを特徴とする請求項１７に記載の方法。２１．前記エピタキシャル層内にボディ接触領域を形成する過程であって、前記埋込層が前記ボディ接触領域の形成後に形成される、該過程をさらに有することを特徴とする請求項１７に記載の方法。２２．前記トレンチ上に酸化物層を形成する過程であって、前記埋込層が前記酸化物層の形成後に形成される、該過程をさらに有することを特徴とする請求項１７に記載の方法。２３．ＭＯＳＦＥＴを製造する方法であって、半導体基板の表面上にエピタキシャル層を形成する過程であって、前記基板と前記エピタキシャル層のいずれも第１の導電型のイオンを用いてドープされ、また前記基板が前記エピタキシャル層より高い濃度レベルにドープされる、該過程と、前記第１の導電型の埋込層を形成するように前記エピタキシャル層の表面を通して前記第１の導電型のイオンを注入する過程と、前記エピタキシャル層の前記表面上に誘電体層を形成する過程と、前記誘電体層上にゲートを形成する過程と、前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領域を形成する過程と、前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを有し、前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間の境界面を横切って延在することを特徴とするＭＯＳＦＥＴ製造方法。２４．前記埋込層が前記ゲートが形成される前に形成されることを特徴とする請求項２３に記載の方法。２５．ＭＯＳＦＥＴを製造する方法であって、第１の導電型のイオンを用いてドープされた半導体基板を与える過程と、前記基板内に前記第１の導電型の層を形成するように、前記第１の導電型のイオンを前記基板内に注入する過程と、半導体基板の表面上にエピタキシャル層を形成する過程であって、前記エピタキシャル層が前記第１の導電型のイオンを用いてドープされる、該過程と、前記第１の導電型の前記層内のイオンが、前記基板と前記エピタキシャル層との境界面を横切って拡散できるようにする過程と、前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程と、前記トレンチの壁部上に誘電体層を形成する過程と、前記誘電体層を導電性ゲート材料で満たす過程であって、前記導電性ゲート材料が、前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程と、前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領域を形成する過程と、前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを有し、前記方法の完了時に、前記第１の導電型のイオンの前記層が、前記基板と前記エピタキシャル層との境界面を横切って、かつ前記トレンチの底部より高いレベルまで上方に延在することを特徴とするＭＯＳＦＥＴの製造方法。