JPH03175679A - 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents
縦型ｍｏｓ電界効果トランジスタおよびその製造方法Info
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- JPH03175679A JPH03175679A JP1315777A JP31577789A JPH03175679A JP H03175679 A JPH03175679 A JP H03175679A JP 1315777 A JP1315777 A JP 1315777A JP 31577789 A JP31577789 A JP 31577789A JP H03175679 A JPH03175679 A JP H03175679A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型ＭＯＳ電界効果トランジスタおよびその製
造方法に関し、特にソース・ドレイン間の保護用ダイオ
ードを内蔵する縦型ＭＯＳ電界効果トランジスタおよび
その製造方法に関する。
造方法に関し、特にソース・ドレイン間の保護用ダイオ
ードを内蔵する縦型ＭＯＳ電界効果トランジスタおよび
その製造方法に関する。
従来、この種のソース・ドレイン間の保護用ダイオード
を内蔵する縦型ＭＯＳ電界効果トランジスタ（以後、縦
型ＭＯＳＦＥＴと記す）は第４−図に示す断面図のよう
に、ドレインとなる０、 ０ Ｏ１Ω−ｃｍのｎ＋＋半
導体基板１上の０．６Ω−ｃｍ、６μｒｎ厚のｎ型エピ
タキシャル層３内に、不純物を拡散して形成した表面不
純物濃度が１０１８〜１０ ”ｃ ｒｎ−３，拡散層の
深さが６μｍのｐ型半導体層４とｎ＋＋半導体基板１と
からなるダイオードをソース・ドレイン間の保護用ダイ
オードとして用いてきた。
を内蔵する縦型ＭＯＳ電界効果トランジスタ（以後、縦
型ＭＯＳＦＥＴと記す）は第４−図に示す断面図のよう
に、ドレインとなる０、 ０ Ｏ１Ω−ｃｍのｎ＋＋半
導体基板１上の０．６Ω−ｃｍ、６μｒｎ厚のｎ型エピ
タキシャル層３内に、不純物を拡散して形成した表面不
純物濃度が１０１８〜１０ ”ｃ ｒｎ−３，拡散層の
深さが６μｍのｐ型半導体層４とｎ＋＋半導体基板１と
からなるダイオードをソース・ドレイン間の保護用ダイ
オードとして用いてきた。
ｐ Ｗ２半半導層４はｎ゛型型半導体基板上接し、表面
不純物濃度が１０１８・へｌ Ｑ Ｉ ９ ｃ 、ｎ
４．拡散層の深さが３μｍのｐ型半導体層４ａは縦をＭ
Ｏ５ＦＥＴのチャネル部分となる。ｐ型゛Ｆ導体層４
゜ｐ型半導体層４ａは接続している。ｐ型半導体層４、
ｐ型半導体層４ａにまたがりてこれらの内（こソースと
なる不純物濃度が１０２０〜１０”ｃｍ−３、拡散層の
深さが１μｍのｎ＋型型半体体層５形成されている。隣
接するｎ＋型型半体体層５間にはｐ型半導体１４ａ、ｎ
型エピタキシャル層３をまたがってゲート酸化１１１１
ｔ９．ゲート電極８が形成されている。ゲート電極８等
を覆１て形成されたＰ Ｓ Ｇ等からなる絶縁膜６を開
口し、ソース金属電極７が形成され、ソース金属電極７
によりｎ“型半導体層５とｐ型半導体層４とが短絡され
ている。ドレイン電極（図示せず〉はｎ゛゛半導体基板
１の下面に設けられている。この縦型ＭＯＳＦＥＴのチ
ャネル長は約２μｍである。
不純物濃度が１０１８・へｌ Ｑ Ｉ ９ ｃ 、ｎ
４．拡散層の深さが３μｍのｐ型半導体層４ａは縦をＭ
Ｏ５ＦＥＴのチャネル部分となる。ｐ型゛Ｆ導体層４
゜ｐ型半導体層４ａは接続している。ｐ型半導体層４、
ｐ型半導体層４ａにまたがりてこれらの内（こソースと
なる不純物濃度が１０２０〜１０”ｃｍ−３、拡散層の
深さが１μｍのｎ＋型型半体体層５形成されている。隣
接するｎ＋型型半体体層５間にはｐ型半導体１４ａ、ｎ
型エピタキシャル層３をまたがってゲート酸化１１１１
ｔ９．ゲート電極８が形成されている。ゲート電極８等
を覆１て形成されたＰ Ｓ Ｇ等からなる絶縁膜６を開
口し、ソース金属電極７が形成され、ソース金属電極７
によりｎ“型半導体層５とｐ型半導体層４とが短絡され
ている。ドレイン電極（図示せず〉はｎ゛゛半導体基板
１の下面に設けられている。この縦型ＭＯＳＦＥＴのチ
ャネル長は約２μｍである。
上述の条件により形成されたダイオードの降伏電圧は約
３０Ｖである。
３０Ｖである。
（発明が解決しようとする課題〕
上述した従来のソース・ドレイン間の保設用ダイオード
を内蔵するＵ＆型Ｍ ＯＳ Ｆ Ｅ Ｔは、ｐ型半導体
層とｎ＋＋半導体基板とにより保設用ダイオードを形成
するため、ｐ型半導体層の形状および深さ方向の不純物
濃度分布が特に重要となる。
を内蔵するＵ＆型Ｍ ＯＳ Ｆ Ｅ Ｔは、ｐ型半導体
層とｎ＋＋半導体基板とにより保設用ダイオードを形成
するため、ｐ型半導体層の形状および深さ方向の不純物
濃度分布が特に重要となる。
ｐ型半導体層の拡散層の深さが数μｍあることから、ｐ
’−ｎ接合部におけるｐ型不純物濃度はｐ型半導体層表
面のｐ型不純物濃度より数桁低くなり、そのばらつきも
大きくなる。
’−ｎ接合部におけるｐ型不純物濃度はｐ型半導体層表
面のｐ型不純物濃度より数桁低くなり、そのばらつきも
大きくなる。
このことから、まず第１に、ｐ−ｎ接合耐圧のばらつき
が大きくなる。
が大きくなる。
第２に、ダイオードの動作抵抗がダイオードの抵抗値に
依存することから、ダイオードの動作抵抗が高くなり、
かつ、ばらつきが大きくなる。
依存することから、ダイオードの動作抵抗が高くなり、
かつ、ばらつきが大きくなる。
これに対しては、ｐ−ｎ接合部におけるｐ型不純物濃度
を高めれば解決されるが、深さが数μｍあり、また、こ
のようにするとチャネル部を形成する表面でもｐ型不純
物濃度が高まることになり、その結果、縦型ＭＯＳＦＥ
Ｔのソース・ドレイン間オン抵抗が増加することにもな
り、従来の横辺、製造方法では非現実的である。
を高めれば解決されるが、深さが数μｍあり、また、こ
のようにするとチャネル部を形成する表面でもｐ型不純
物濃度が高まることになり、その結果、縦型ＭＯＳＦＥ
Ｔのソース・ドレイン間オン抵抗が増加することにもな
り、従来の横辺、製造方法では非現実的である。
次に、ｐ型半導体層の拡散層の深さが数／４ ｍあるこ
とから、ｐ−ｎ接き部の面積がばらつき、接合面積のみ
を大きくすることは、従来の構造、製造方法では不可能
である。ｐ−ｎ接合部の面積。
とから、ｐ−ｎ接き部の面積がばらつき、接合面積のみ
を大きくすることは、従来の構造、製造方法では不可能
である。ｐ−ｎ接合部の面積。
ｐ型不純物濃度によりダイオードの電流容量は決まるた
め、ダイオードの電流容量を増大させることは従来の構
造、製造方法では限界がある。
め、ダイオードの電流容量を増大させることは従来の構
造、製造方法では限界がある。
また、ｐ型半導体層の拡散層の深さを数μｍにするため
、拡散層の横方法の拡がりが大きくなり、このため従来
のソース・ドレイン間の保護用ダイオードを内蔵する縦
型ＭＯＳＦＥＴを１紋細化することは困難になる９ し課題を解決するための手段〕 本発明のソース・ドレイン間の保護用ダイオードを内蔵
する縦型ＭＯＳＦＥＴは、ドレイン領域となる高゛濃度
第１導電型半導体基板の一主面上の第１導電型エピタキ
シャル層内に形成された第２導電型半導体層と前記半導
体基板とにより形成されたダイオードをソース・ドレイ
ン間保譚用の内蔵ダイオードとする縦型ＭＯＳＦＥＴに
おいて、半導体基板と第２導電型半導体層とが第２導電
型埋込み半導体層を介して接続する構造を有しており、
第１層目の第１導電型エピタキシャル層を高濃度第１導
電型半導体基板の一主面上に形成する工程と、半導体基
板に達する第２導電型埋込み半導体層を第１層目の第１
導電型エピタキシャル層内の所定位置に形成する工程と
、第２層目の第１導電型エピタキシャル層を第１層目の
第１導電型エピタキシャル層上に形成する工程と、第２
導電型埋込み半導体層に達する第２導電型半導体装置第
２層目の第■導電型エピタキシャル層の所定領域に形成
する工程とを有している。
、拡散層の横方法の拡がりが大きくなり、このため従来
のソース・ドレイン間の保護用ダイオードを内蔵する縦
型ＭＯＳＦＥＴを１紋細化することは困難になる９ し課題を解決するための手段〕 本発明のソース・ドレイン間の保護用ダイオードを内蔵
する縦型ＭＯＳＦＥＴは、ドレイン領域となる高゛濃度
第１導電型半導体基板の一主面上の第１導電型エピタキ
シャル層内に形成された第２導電型半導体層と前記半導
体基板とにより形成されたダイオードをソース・ドレイ
ン間保譚用の内蔵ダイオードとする縦型ＭＯＳＦＥＴに
おいて、半導体基板と第２導電型半導体層とが第２導電
型埋込み半導体層を介して接続する構造を有しており、
第１層目の第１導電型エピタキシャル層を高濃度第１導
電型半導体基板の一主面上に形成する工程と、半導体基
板に達する第２導電型埋込み半導体層を第１層目の第１
導電型エピタキシャル層内の所定位置に形成する工程と
、第２層目の第１導電型エピタキシャル層を第１層目の
第１導電型エピタキシャル層上に形成する工程と、第２
導電型埋込み半導体層に達する第２導電型半導体装置第
２層目の第■導電型エピタキシャル層の所定領域に形成
する工程とを有している。
１実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の構造を示す斜視図であ
る。第１ｒａ（ａ）はソース金属電極等の黛属電極を形
成する以前力斜視図であり、第１図（ｈ〉はｐ壁埋込み
半導体Ｒ？Ｊまでが形成された時点でのぷ）視図である
。
る。第１ｒａ（ａ）はソース金属電極等の黛属電極を形
成する以前力斜視図であり、第１図（ｈ〉はｐ壁埋込み
半導体Ｒ？Ｊまでが形成された時点でのぷ）視図である
。
トレイ〉′となる０、 Ｏｆ） １Ω−ｃｍのｎ゛型半
導体吠板１上の０．６Ω−ｃｍ、２μｍ厚の第１１ｆ４
目のｒ１型エピタキシャル層３３内に、島状に埋込まれ
たｐ型不純物濃度が１． Ｏ” 〜ｌ ＯＩ８ｃ ｒｎ
−ｓｏ拡散層の深さが２μｍのｐ壁埋込み半導体層２が
形成され、ｐ壁埋込み半導体層２はｎ＋＋半導体基板１
と接し、両者の接合により、本実施例の縦型ＭＯＳＦＥ
Ｔのソース・ドレイン間保護用の内蔵トイオードが構成
される。
導体吠板１上の０．６Ω−ｃｍ、２μｍ厚の第１１ｆ４
目のｒ１型エピタキシャル層３３内に、島状に埋込まれ
たｐ型不純物濃度が１． Ｏ” 〜ｌ ＯＩ８ｃ ｒｎ
−ｓｏ拡散層の深さが２μｍのｐ壁埋込み半導体層２が
形成され、ｐ壁埋込み半導体層２はｎ＋＋半導体基板１
と接し、両者の接合により、本実施例の縦型ＭＯＳＦＥ
Ｔのソース・ドレイン間保護用の内蔵トイオードが構成
される。
第１層目のｎ型エピタキシャル層３ａ上の０．６Ω−ｃ
ｍ、４μｍ厚の第２層目のｎ型エピタキシャル層３内に
、不純物を拡散して形成した表面不純物濃度が１０１８
〜１０１９ｃ ｒｎ−３，拡散層の深さが４μＩｎのｐ
型半導体層４および表面不純物濃度が１０１８〜１０１
９ｃ ｍ−３，拡散層の深さが３ μｒｎのチャネル部
を構成するｐ型子導体層４ａとが形成され、”ｐ型半導
体層４．ｐ型子導体層４ａは接続している。ｐ型半導体
層４の底部はｐ壁埋込み半導体層２と接続している。
ｍ、４μｍ厚の第２層目のｎ型エピタキシャル層３内に
、不純物を拡散して形成した表面不純物濃度が１０１８
〜１０１９ｃ ｒｎ−３，拡散層の深さが４μＩｎのｐ
型半導体層４および表面不純物濃度が１０１８〜１０１
９ｃ ｍ−３，拡散層の深さが３ μｒｎのチャネル部
を構成するｐ型子導体層４ａとが形成され、”ｐ型半導
体層４．ｐ型子導体層４ａは接続している。ｐ型半導体
層４の底部はｐ壁埋込み半導体層２と接続している。
ｐ型半導体層４．ｐ型半導体層４ ａにまたがってこれ
らの内にソースとなる不純ｆ！７Ｊ濃度が１０２０〜１
０ ”ｃ ｍ−３，拡散層の深さが１μｍの］１＋型型
半体層５が形成されている。隣接するｎ４型半導体層５
の間にはｐ型半導体／ｆＪ４ａ、ｎ型エピタキシャル層
３をまたがってゲート酸化ＩＢ！９．ゲート電極８が形
成されている。ゲート電極８等を覆って形成されたＰＳ
Ｇ等からなる絶縁膜６を開口し、ソース金属電極（図示
せず〉が形成され、ソース金属電極７によりｎ＋型型半
体体層５ｐ型半導体層４とが短絡されている。ドレイン
電極（図示せず〉はｎ＋＋半導体基板１の下面に設けら
れている。この縦型ＭＯＳＦＥＴのチャネル長は約２／
１ｍである。
らの内にソースとなる不純ｆ！７Ｊ濃度が１０２０〜１
０ ”ｃ ｍ−３，拡散層の深さが１μｍの］１＋型型
半体層５が形成されている。隣接するｎ４型半導体層５
の間にはｐ型半導体／ｆＪ４ａ、ｎ型エピタキシャル層
３をまたがってゲート酸化ＩＢ！９．ゲート電極８が形
成されている。ゲート電極８等を覆って形成されたＰＳ
Ｇ等からなる絶縁膜６を開口し、ソース金属電極（図示
せず〉が形成され、ソース金属電極７によりｎ＋型型半
体体層５ｐ型半導体層４とが短絡されている。ドレイン
電極（図示せず〉はｎ＋＋半導体基板１の下面に設けら
れている。この縦型ＭＯＳＦＥＴのチャネル長は約２／
１ｍである。
また、以上の条件で形成された保護用ダイオードの降伏
電圧は約３０Ｖである。
電圧は約３０Ｖである。
第２図（ａ）〜（ｅ＞は、本発明の第１の実施例の製造
工程の主要部分を示す工程順断面図である。
工程の主要部分を示す工程順断面図である。
まず、第２図（ａ＞に示すドレインとなる０、００１Ω
−Ｃｆｆｌのｎ＋＋半導体基板１上に、第２図（ｂ）に
示すように、抵抗率が１）、６Ω−ｃｍ、膜Ｉ！Ｊが２
）、ｔ ｍの第１層目のｎ型エピタキシャル層３Ａを
形成する 次に、第２図（Ｃ）に示すように、選択的拡散法により
、拡散層の深さが２μＩｎ、ｐ型不純物濃度が１０１７
〜１０１８ｃ ｍ−３のｐ壁埋込み半導体層２を島状に
形成する。
−Ｃｆｆｌのｎ＋＋半導体基板１上に、第２図（ｂ）に
示すように、抵抗率が１）、６Ω−ｃｍ、膜Ｉ！Ｊが２
）、ｔ ｍの第１層目のｎ型エピタキシャル層３Ａを
形成する 次に、第２図（Ｃ）に示すように、選択的拡散法により
、拡散層の深さが２μＩｎ、ｐ型不純物濃度が１０１７
〜１０１８ｃ ｍ−３のｐ壁埋込み半導体層２を島状に
形成する。
なお、ｐ壁埋込み半導体層２の不純物濃度が比較的に低
く、また、ｐ壁埋込み半導体層２の不純物濃度を高める
とｐ−ｎ接合耐圧を低下させることになり、バイポーラ
の製造技術として用いられるようなｎ”型半導体基板１
内にｐ壁埋込み半導体層２を形成する方法を採用するこ
とは不可能である。
く、また、ｐ壁埋込み半導体層２の不純物濃度を高める
とｐ−ｎ接合耐圧を低下させることになり、バイポーラ
の製造技術として用いられるようなｎ”型半導体基板１
内にｐ壁埋込み半導体層２を形成する方法を採用するこ
とは不可能である。
次に、第２図（ｄ）に示すように、第１層目のｎ型エピ
タキシャル層３ａ上に、０．６Ω−ＣＩｎ 。
タキシャル層３ａ上に、０．６Ω−ＣＩｎ 。
４μｍ厚の第２層目のｎ型エピタキシャル層３を形成す
る。
る。
次に、第２図（ｅ）に示すように、ｎ型エピタキシャル
層３内の所定位置に、選択的拡散法と熱処理により、表
面不純物濃度が１０１８〜１０１９ｃｍ−３，拡散層の
深さが４ ）ｔ ｍのｐ型半導体層４を島状に形成する
。ｐ型半導体層４は底面においてｐ壁埋込み半導体層２
と接続する。その後、島状のｐ型半導体層４を囲む形状
に、ゲート酸化膜（図示せず〉、ゲート電極（図示せず
〉を形成する。ゲート酸化膜、ゲート電極は、ｐ型半導
体層４から離れていても覆っていてもよいが、個々のｐ
型半導体層４には必ずゲート酸化膜、ゲート電極８より
覆われない露出部分がある。
層３内の所定位置に、選択的拡散法と熱処理により、表
面不純物濃度が１０１８〜１０１９ｃｍ−３，拡散層の
深さが４ ）ｔ ｍのｐ型半導体層４を島状に形成する
。ｐ型半導体層４は底面においてｐ壁埋込み半導体層２
と接続する。その後、島状のｐ型半導体層４を囲む形状
に、ゲート酸化膜（図示せず〉、ゲート電極（図示せず
〉を形成する。ゲート酸化膜、ゲート電極は、ｐ型半導
体層４から離れていても覆っていてもよいが、個々のｐ
型半導体層４には必ずゲート酸化膜、ゲート電極８より
覆われない露出部分がある。
その後の製造工程は、従来の構造を得る方法と同である
が、ｐ型半導体層４ａの形成までを述べておく。
が、ｐ型半導体層４ａの形成までを述べておく。
続いて、ゲート酸化膜、ゲート電極をマスクとした拡散
方法により、表面不純物濃度が１０１８〜］ ０ ”Ｃ
ｍ−’Ｉ拡散層の深さが３μｍのチャネル部を構成する
Ｐ型半導体層４ａを形成する。ｐ型半導体層４ａはゲー
ト電極に対して自己整合的に形成される。
方法により、表面不純物濃度が１０１８〜］ ０ ”Ｃ
ｍ−’Ｉ拡散層の深さが３μｍのチャネル部を構成する
Ｐ型半導体層４ａを形成する。ｐ型半導体層４ａはゲー
ト電極に対して自己整合的に形成される。
第３図は本発明の第２の実施例を示す斜視図である。第
３図（ａ＞はソース金属電極等の金属電極を形成する以
前の斜視図であり、第３図（ｂ）はｐ壁埋込み半導体層
までが形成された時点での斜視図である。
３図（ａ＞はソース金属電極等の金属電極を形成する以
前の斜視図であり、第３図（ｂ）はｐ壁埋込み半導体層
までが形成された時点での斜視図である。
トレインとなる０、００１Ω−ｃｍのｎ＋＋半導体基板
１上の０．６Ω−ｃｍ、２μｍ厚の第１層目のｎ型エピ
タキシャル層３ａ内に、格子状に埋込まれたｐ型不純物
濃度が１０ ” 〜１０１８ｃ ＋ｎ −３゜拡散層の
深さが２μＩｎのｐ壁埋込み半導体層２が形成され、ｐ
壁埋込み半導体層２はｎ＋＋半導体基板１と接し、両者
の接合により、本実施例の縦型ＭＯＳＦＥＴのソース・
ドレイン間保譚用の内蔵トイオードが構成される６ 第１層目のｎ型エピタキシャル層３ａ上００，６Ω−ｃ
ｍ、４μｍ厚の第２層目のｎ型エピタキシャル層３内に
、不純物を拡散して形成した表面不純物濃度が１０１８
−１０１′１ｃ ｍ−３，拡散層の深さが４μｉｎのｐ
型半導体層４および表面不純物濃度が１０１８〜１０１
９ｃ ｍ−３，拡散層の深さが３μ川のチャネル部を構
成するｐ型半導体層４ａとが形成され、ｐ型半導体層４
．ｐ型半導体層４ａは接続している。ｐ型半導体層４の
底部はｐ壁埋込み半導体層２と接続している。
１上の０．６Ω−ｃｍ、２μｍ厚の第１層目のｎ型エピ
タキシャル層３ａ内に、格子状に埋込まれたｐ型不純物
濃度が１０ ” 〜１０１８ｃ ＋ｎ −３゜拡散層の
深さが２μＩｎのｐ壁埋込み半導体層２が形成され、ｐ
壁埋込み半導体層２はｎ＋＋半導体基板１と接し、両者
の接合により、本実施例の縦型ＭＯＳＦＥＴのソース・
ドレイン間保譚用の内蔵トイオードが構成される６ 第１層目のｎ型エピタキシャル層３ａ上００，６Ω−ｃ
ｍ、４μｍ厚の第２層目のｎ型エピタキシャル層３内に
、不純物を拡散して形成した表面不純物濃度が１０１８
−１０１′１ｃ ｍ−３，拡散層の深さが４μｉｎのｐ
型半導体層４および表面不純物濃度が１０１８〜１０１
９ｃ ｍ−３，拡散層の深さが３μ川のチャネル部を構
成するｐ型半導体層４ａとが形成され、ｐ型半導体層４
．ｐ型半導体層４ａは接続している。ｐ型半導体層４の
底部はｐ壁埋込み半導体層２と接続している。
ｐ型半導体層４．ｐ型半導体層４ａにまたがってこれら
の内にソースとなる不純物濃度が１０２゜〜１０２１ｃ
ｍ−３，拡散層の深さが１μｍのＴ）＋型半導体層５が
形成されている。隣接するｎ゛型型半体体層５間にはｐ
型半導体層４ａ、ｎ型エピタキシャル層３をまたがって
ゲート酸化１摸９．ゲーＩ・電極８が形成されている。
の内にソースとなる不純物濃度が１０２゜〜１０２１ｃ
ｍ−３，拡散層の深さが１μｍのＴ）＋型半導体層５が
形成されている。隣接するｎ゛型型半体体層５間にはｐ
型半導体層４ａ、ｎ型エピタキシャル層３をまたがって
ゲート酸化１摸９．ゲーＩ・電極８が形成されている。
ゲート電極８等を覆って形成されたＰＳＧ等からなる絶
縁膜６を開口し、ソース金属電極（図示せず〉が形成さ
れ、ソース金属電極７によりｎ＋型型環導体層５ｐ型半
導体層１１とが短絡されている。ドレイン電極（図示せ
ず〉はｎ１型半導体基板１の下面に設けられている。こ
の縦型ＭＯＳＦＥＴのチャネル長は約２μｍである。
縁膜６を開口し、ソース金属電極（図示せず〉が形成さ
れ、ソース金属電極７によりｎ＋型型環導体層５ｐ型半
導体層１１とが短絡されている。ドレイン電極（図示せ
ず〉はｎ１型半導体基板１の下面に設けられている。こ
の縦型ＭＯＳＦＥＴのチャネル長は約２μｍである。
本実施例においては、Ｐ壁埋込み層２を格子状に形成す
るため、ｐ−ｎ接合面積は第１の実施例に比しても十分
大きくすることが出来る。このため、保譚ダイオードの
電流容量を大幅に増大することが可能となる。
るため、ｐ−ｎ接合面積は第１の実施例に比しても十分
大きくすることが出来る。このため、保譚ダイオードの
電流容量を大幅に増大することが可能となる。
Ｉ発明の効果〕
以上説明したように本発明は、ドレイン領域となる高濃
度第１導電型半導体基板の一主面上の第１導電型エピタ
キシャル層内に形成された第２導電型半導体層と前記半
導体基板とにより形成されたダイオードをソース・ドレ
イン間保護用の内蔵ダイオードとする縦型Ｍ ＯＳ Ｆ
Ｅ Ｔにおいて、第１導電型エピタキシャル層の戊辰
を２回に分け、第１層目の第１導電型エピタキシャル層
内に第２導電型埋込み半導体層を形成してこれと半導体
基板によるｐ−ｎ接合をソース・ドレイン間保護用の内
蔵ダイオードとし、第２層目の第１導電型エピタキシャ
ル層内にチャネル部を構成する第２導電型半導体層を形
成することにより、保護用の内蔵ダイオードとチャネル
部を構成する第２導電型半導体層の形成を独立に行なえ
る。
度第１導電型半導体基板の一主面上の第１導電型エピタ
キシャル層内に形成された第２導電型半導体層と前記半
導体基板とにより形成されたダイオードをソース・ドレ
イン間保護用の内蔵ダイオードとする縦型Ｍ ＯＳ Ｆ
Ｅ Ｔにおいて、第１導電型エピタキシャル層の戊辰
を２回に分け、第１層目の第１導電型エピタキシャル層
内に第２導電型埋込み半導体層を形成してこれと半導体
基板によるｐ−ｎ接合をソース・ドレイン間保護用の内
蔵ダイオードとし、第２層目の第１導電型エピタキシャ
ル層内にチャネル部を構成する第２導電型半導体層を形
成することにより、保護用の内蔵ダイオードとチャネル
部を構成する第２導電型半導体層の形成を独立に行なえ
る。
このため、保護用の内蔵ダイオードにおける第２導電型
の半導体層の不純物濃度およびその分布を制御性よく設
定することが可能となる。また、保護用の内蔵ダイオー
ドにおける第２導電型の半導体層の形状の設定もチャネ
ル部を構成する第２導電型半導体層とは独立に行なえる
ため接合面積はチャネル部の構成の制約を受けることな
しに設定することが出来る。
の半導体層の不純物濃度およびその分布を制御性よく設
定することが可能となる。また、保護用の内蔵ダイオー
ドにおける第２導電型の半導体層の形状の設定もチャネ
ル部を構成する第２導電型半導体層とは独立に行なえる
ため接合面積はチャネル部の構成の制約を受けることな
しに設定することが出来る。
上述の結果として、本発明により下記に示す効果を得ら
れる。
れる。
第１に、保護用の内蔵ダイオードの接合耐圧（降伏電圧
）の設定値の自由度の拡大および接合耐圧のばらつきの
低減が可能になる。
）の設定値の自由度の拡大および接合耐圧のばらつきの
低減が可能になる。
第２に、縦型Ｍ ＯＳ Ｆ Ｅ Ｔのｇ、を犠牲にする
ことなく、内蔵ダイオードのオン抵抗およびそのばらつ
きを低減することが出来る。ちなみに、本発明の第１．
第２の実施例では、従来の内蔵ダイオードに比してオン
抵抗を１５〜２０％低減することが出来た。
ことなく、内蔵ダイオードのオン抵抗およびそのばらつ
きを低減することが出来る。ちなみに、本発明の第１．
第２の実施例では、従来の内蔵ダイオードに比してオン
抵抗を１５〜２０％低減することが出来た。
第３に、保譲用の内蔵ダイオードにおける第２導電型の
半導体層の不純物濃度（抵抗値〉および形状（接合面積
）の設定の自由度の拡大により、内蔵ダイオードの電流
容量の低減が縦型ＭＯＳＦＦ、 Ｔの特性面からの制約
なしに行なえる。
半導体層の不純物濃度（抵抗値〉および形状（接合面積
）の設定の自由度の拡大により、内蔵ダイオードの電流
容量の低減が縦型ＭＯＳＦＦ、 Ｔの特性面からの制約
なしに行なえる。
第１１に、保設用の内蔵ダイオードの特性面からの制約
なしに、縦型ＭＯＳＦＥＴの特性を設定することが可能
となる。このことからも、縦型ＭＯＳＦＥ Ｔの微細化
に対しても本発明の有効性は大である。
なしに、縦型ＭＯＳＦＥＴの特性を設定することが可能
となる。このことからも、縦型ＭＯＳＦＥ Ｔの微細化
に対しても本発明の有効性は大である。
第１図（ａ＞、（ｂ）は本発明の第１の実施例の斜視図
、第２図（ａ）〜（ｅ）は本発明の第１の実施例の製造
方法を示す工程順断面図、第３図（ａ）、（ｂ）は本発
明の第２の実施例の斜視図、第４図は従来の技術を示す
断面図である。 １・・・ｎ＋型半導体基板、２・・・ｐ壁埋込み半導体
層、３，３ａ・・・ｎ型エピタキシャル層、４．４ａ・
・・ｐ型半導体層、５・・・ｎ＋型半導体層、６・・・
絶縁膜、・７・・・ソース金属電極、８・・・ゲート電
極、９・・・ゲート酸化膜。
、第２図（ａ）〜（ｅ）は本発明の第１の実施例の製造
方法を示す工程順断面図、第３図（ａ）、（ｂ）は本発
明の第２の実施例の斜視図、第４図は従来の技術を示す
断面図である。 １・・・ｎ＋型半導体基板、２・・・ｐ壁埋込み半導体
層、３，３ａ・・・ｎ型エピタキシャル層、４．４ａ・
・・ｐ型半導体層、５・・・ｎ＋型半導体層、６・・・
絶縁膜、・７・・・ソース金属電極、８・・・ゲート電
極、９・・・ゲート酸化膜。
Claims (1)
- 【特許請求の範囲】 １、ドレイン領域となる高濃度第１導電型半導体基板の
一主面上の第１導電型エピタキシャル層内に形成された
第２導電型半導体層と前記半導体基板とにより形成され
たダイオードをソース・ドレイン間保護用の内蔵ダイオ
ードとする縦型ＭＯＳ電界効果トランジスタにおいて、
前記半導体基板と前記第２導電型半導体層とが第２導電
型埋込み半導体層を介して接続することを特徴とする縦
型ＭＯＳ電界効果トランジスタ。 ２、第１層目の第１導電型エピタキシャル層を前記高濃
度第１導電型半導体基板の一主面上に形成する工程と、
前記半導体基板に達する前記第２導電型埋込み半導体層
を前記第１層目の第１導電型エピタキシャル層内の所定
位置に形成する工程と、第２層目の第１導電型エピタキ
シャル層を前記第１層目の第１導電型エピタキシャル層
上に形成する工程と、前記第２導電型埋込み半導体層に
達する前記第２導電型半導体層を前記第２層目の第１導
電型エピタキシャル層の所定領域に形成する工程とを有
することを特徴とする請求項１記載の縦型ＭＯＳ電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315777A JPH03175679A (ja) | 1989-12-04 | 1989-12-04 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315777A JPH03175679A (ja) | 1989-12-04 | 1989-12-04 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175679A true JPH03175679A (ja) | 1991-07-30 |
Family
ID=18069426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315777A Pending JPH03175679A (ja) | 1989-12-04 | 1989-12-04 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 |
-
1989
- 1989-12-04 JP JP1315777A patent/JPH03175679A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 |
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