JPH01123469A - ショットキ障壁半導体装置 - Google Patents
ショットキ障壁半導体装置Info
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- JPH01123469A JPH01123469A JP28069587A JP28069587A JPH01123469A JP H01123469 A JPH01123469 A JP H01123469A JP 28069587 A JP28069587 A JP 28069587A JP 28069587 A JP28069587 A JP 28069587A JP H01123469 A JPH01123469 A JP H01123469A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はショットキ障壁ダイオード（５ｃｈｏｔｔｋｙ
Ｂａｒｒｉｅｒ Ｄｉｏｄｅ ；以下ＳＢＤという）を
有するショットキ障壁半導体装置に関する。
Ｂａｒｒｉｅｒ Ｄｉｏｄｅ ；以下ＳＢＤという）を
有するショットキ障壁半導体装置に関する。
［従来の技術］
一般的にトランジスタ論理回路として、複数個のトラン
ジスタを組合わせてなるＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ）がある。この
ＴＴＬのスイッチング速度を速くするために、各スイッ
チングトランジスタをＳＢＤクランプスイッチングトラ
ンジスタとして構成した５ＢＤＴＴＬが知られている。
ジスタを組合わせてなるＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ）がある。この
ＴＴＬのスイッチング速度を速くするために、各スイッ
チングトランジスタをＳＢＤクランプスイッチングトラ
ンジスタとして構成した５ＢＤＴＴＬが知られている。
前記ＳＢＤクランプスイッチングトランジスタはトラン
ジスタのベースコレクタ間にＳＢＤを接続し、スイッチ
ングトランジスタがオンのときにこのトランジスタのコ
レクタベース間電圧をＳＢＤ順方向電圧ＶＦでクランプ
したものである。これにより、必要以上にトランジスタ
が飽和状態となることが防止され、ベース蓄積電荷によ
るスイッチング速度の低下が抑制されてＴＴＬのスイッ
チング速度が向上する。
ジスタのベースコレクタ間にＳＢＤを接続し、スイッチ
ングトランジスタがオンのときにこのトランジスタのコ
レクタベース間電圧をＳＢＤ順方向電圧ＶＦでクランプ
したものである。これにより、必要以上にトランジスタ
が飽和状態となることが防止され、ベース蓄積電荷によ
るスイッチング速度の低下が抑制されてＴＴＬのスイッ
チング速度が向上する。
第３図は従来のＳＢＤを示す断面図である。第３図にお
いてＰ型シリコン基板１上にＮ１型埋込Ｈ２、Ｐ＋型埋
込層（図示せず）、Ｎ型エピタキシャル層３（Ｎ−Ｅｐ
ｉ）を形成した後、ＳＢＤ形成領域のＮ型エピタキシャ
ル層３の周辺にＳｉＯ２膜の分離絶縁層４を形成し、続
いて通常の拡散技術によりＮ型エピタキシャル層３にガ
ードリングとしてのＰ＋型拡散層５とＳＢＤの電極を取
り出すためのＮ”型拡散層６とを形成する。
いてＰ型シリコン基板１上にＮ１型埋込Ｈ２、Ｐ＋型埋
込層（図示せず）、Ｎ型エピタキシャル層３（Ｎ−Ｅｐ
ｉ）を形成した後、ＳＢＤ形成領域のＮ型エピタキシャ
ル層３の周辺にＳｉＯ２膜の分離絶縁層４を形成し、続
いて通常の拡散技術によりＮ型エピタキシャル層３にガ
ードリングとしてのＰ＋型拡散層５とＳＢＤの電極を取
り出すためのＮ”型拡散層６とを形成する。
次に、５ｉ０２絶縁膜７を形成し、これをマスクとして
Ｎ型エピタキシャル層３上にＰｔＳｉ層８を被着形成す
る。そして、Ｔ ｉ Ｗ （チタンタングステン）合金
からなるバリア金属層９を被着形成し、最後にＡＪ（ア
ルミニウム）電極１０を形成する。
Ｎ型エピタキシャル層３上にＰｔＳｉ層８を被着形成す
る。そして、Ｔ ｉ Ｗ （チタンタングステン）合金
からなるバリア金属層９を被着形成し、最後にＡＪ（ア
ルミニウム）電極１０を形成する。
このように形成されたＳＢＤは、一般的に、順方向電圧
が普通のＰＮ接合ダイオードの順方向電圧よりも小さく
、しかもＳＢＤは多数キャリアによる伝導であるから電
荷蓄積がない。従って、ＳＢＤを接続した５ＢＤＴＴＬ
は他のＴＴＬに比して有利であるといえる。
が普通のＰＮ接合ダイオードの順方向電圧よりも小さく
、しかもＳＢＤは多数キャリアによる伝導であるから電
荷蓄積がない。従って、ＳＢＤを接続した５ＢＤＴＴＬ
は他のＴＴＬに比して有利であるといえる。
このような５ＢＤＴＴＬに使用するクランプダイオード
としてのＳＢＤの順方向電圧■Ｆは下記（１）式により
与えられる。
としてのＳＢＤの順方向電圧■Ｆは下記（１）式により
与えられる。
但し、 ・・・・・・
（１）工Ｆ：順方向電流 Ｒｃ：直列抵抗 ｎ ：ショットキ障壁の完全性を示す定数ｋ ：ボルツ
マン定数 Ｔ ：絶対温度 ｑ ：電荷量 Ａ ：実質的なリチャードソン定数 Ｓ ：ＳＢＤの面積 φｂ ＝電位障壁。
（１）工Ｆ：順方向電流 Ｒｃ：直列抵抗 ｎ ：ショットキ障壁の完全性を示す定数ｋ ：ボルツ
マン定数 Ｔ ：絶対温度 ｑ ：電荷量 Ａ ：実質的なリチャードソン定数 Ｓ ：ＳＢＤの面積 φｂ ＝電位障壁。
この順方向電圧ＶＦは小さいものであることが必要であ
る。ここで直列抵抗ＲｃはＳＢＤ直下のＮ−エピタキシ
ャル層３の抵抗と、ＳＢＤ下からＮ＋電極取り出し領域
直下までの埋込高濃度領域であるＮ＋＋埋込層２の抵抗
と、Ｎ＋電極取り出し領域であるＮ＋型型数散層６抵抗
との合計である。
る。ここで直列抵抗ＲｃはＳＢＤ直下のＮ−エピタキシ
ャル層３の抵抗と、ＳＢＤ下からＮ＋電極取り出し領域
直下までの埋込高濃度領域であるＮ＋＋埋込層２の抵抗
と、Ｎ＋電極取り出し領域であるＮ＋型型数散層６抵抗
との合計である。
例えば、ＳＢＤの面積が１０×１０μｍ２であり、ＳＢ
Ｄ直下のＮ−エピタキシャル層の比抵抗が１Ω・国であ
り、実効エピタキシャル厚が０゜４μｍであるとすれば
、その部分の抵抗値は４０Ωであり、埋込高濃度領域の
抵抗とＮ＋電極取り出し領域の抵抗との合計を２０Ωと
仮定すると、直列抵抗Ｒｃにおいては、Ｎ−エピタキシ
ャル層３の部分の抵抗が支配的であることがわかる。
Ｄ直下のＮ−エピタキシャル層の比抵抗が１Ω・国であ
り、実効エピタキシャル厚が０゜４μｍであるとすれば
、その部分の抵抗値は４０Ωであり、埋込高濃度領域の
抵抗とＮ＋電極取り出し領域の抵抗との合計を２０Ωと
仮定すると、直列抵抗Ｒｃにおいては、Ｎ−エピタキシ
ャル層３の部分の抵抗が支配的であることがわかる。
［発明が解決しようとする問題点］
しかしながら、前述のＮ−エピタキシャル層３の比抵抗
及びエピタキシャル厚には製造上の゛変動があり、例え
ば、比抵抗は１Ω■±３０％、エピタキシャル厚は約０
．４±０．２μｍに制御されるが、これ以上の精度の向
上は困難である。
及びエピタキシャル厚には製造上の゛変動があり、例え
ば、比抵抗は１Ω■±３０％、エピタキシャル厚は約０
．４±０．２μｍに制御されるが、これ以上の精度の向
上は困難である。
前述の直列抵抗Ｒｃは、比抵抗が１Ω０、エピタキシャ
ル厚が０．４μｍのときは、６０Ωであるが、上述の変
動を考慮すると、比抵抗及びエピタキシャル厚が夫々最
大値１．３ΩＧ及び０．６μｍの場合はＲｅが９８Ωと
なり、これらが最小値の場合はＲｃが３４Ωとなる。従
って、最大値と最小値との間で直列抵抗ＲＣは６４Ω変
動し、Ｉ、として、例えば５ｍＡ流した場合には、Ｖｐ
値は３２０ｍＶも変動してしまうことになる。
ル厚が０．４μｍのときは、６０Ωであるが、上述の変
動を考慮すると、比抵抗及びエピタキシャル厚が夫々最
大値１．３ΩＧ及び０．６μｍの場合はＲｅが９８Ωと
なり、これらが最小値の場合はＲｃが３４Ωとなる。従
って、最大値と最小値との間で直列抵抗ＲＣは６４Ω変
動し、Ｉ、として、例えば５ｍＡ流した場合には、Ｖｐ
値は３２０ｍＶも変動してしまうことになる。
クランプダイオードとしてＳＢＤを使用する際には、そ
の最大値及び最小値での■、値において回路動作を保証
する必要があるが、上述の如く変動した場合には、回路
設計は困難となってしまうという欠点がある。この傾向
は実効エピタキシャル厚が薄くなればなる程顕著になり
、エピタキシャル厚が変動した場合のＲｃに与える影響
は実効エピタキシャル厚が薄い程大きくなる。換言すれ
ば、従来はエピタキシャル厚が比較的厚いためにＲｃに
及ぼす影響が小さかったが、エピタキシャル厚が薄くな
るにつれてＲｅの変動の影響が顕著になってくる。この
ため、半導体装置の高集積化が困難である。
の最大値及び最小値での■、値において回路動作を保証
する必要があるが、上述の如く変動した場合には、回路
設計は困難となってしまうという欠点がある。この傾向
は実効エピタキシャル厚が薄くなればなる程顕著になり
、エピタキシャル厚が変動した場合のＲｃに与える影響
は実効エピタキシャル厚が薄い程大きくなる。換言すれ
ば、従来はエピタキシャル厚が比較的厚いためにＲｃに
及ぼす影響が小さかったが、エピタキシャル厚が薄くな
るにつれてＲｅの変動の影響が顕著になってくる。この
ため、半導体装置の高集積化が困難である。
本発明はかかる問題点に鑑みてなされたものであって、
ショットキ障壁ダイオードの直列抵抗がエピタキシャル
層の層厚の変動の影響を受けず層厚が薄いエピタキシャ
ル層に小面積でショットキ障壁ダイオードを形成するこ
とができ、高集積化及び高性能化が可能のショットキ障
壁半導体装置を提供することを目的とする。
ショットキ障壁ダイオードの直列抵抗がエピタキシャル
層の層厚の変動の影響を受けず層厚が薄いエピタキシャ
ル層に小面積でショットキ障壁ダイオードを形成するこ
とができ、高集積化及び高性能化が可能のショットキ障
壁半導体装置を提供することを目的とする。
［問題点を解決するための手段］
本発明に係るショットキ障壁半導体装置は、第１導電型
の半導体基板と、この半導体基板に形成された第２導電
型の第１の高濃度埋込領域と、前記半導体基板表層部に
形成された第２導電型の半導体層と、この半導体層の特
定の領域に選択的に形成され前記半導体層の他の領域よ
り高濃度の不純物を有する第２導電型の不純物領域と、
この不純物領域とオーミック接触を形成する第１の金属
層と、前記半導体層の他の領域の主表面に形成されてこ
の半導体層との間でショットキ障壁を形成する第２の金
属層と、ショットキ障壁形成領域の直下に高エネルギイ
オン注入により形成され前記第１の高濃度埋込領域と接
触する第２導電型の第２の高濃度埋込領域と、を有する
ことを特徴とする。
の半導体基板と、この半導体基板に形成された第２導電
型の第１の高濃度埋込領域と、前記半導体基板表層部に
形成された第２導電型の半導体層と、この半導体層の特
定の領域に選択的に形成され前記半導体層の他の領域よ
り高濃度の不純物を有する第２導電型の不純物領域と、
この不純物領域とオーミック接触を形成する第１の金属
層と、前記半導体層の他の領域の主表面に形成されてこ
の半導体層との間でショットキ障壁を形成する第２の金
属層と、ショットキ障壁形成領域の直下に高エネルギイ
オン注入により形成され前記第１の高濃度埋込領域と接
触する第２導電型の第２の高濃度埋込領域と、を有する
ことを特徴とする。
［作用コ
本発明においては、第２の金属層と半導体層との間に形
成されるショットキ障壁形成領域の直下に、第１の高濃
度埋込領域と接触する第２の高濃度埋込領域が形成され
ているから、ＳＢＤの直列抵抗が半導体層の層厚の変動
の影響を受けず、安定した低い値を保持する。
成されるショットキ障壁形成領域の直下に、第１の高濃
度埋込領域と接触する第２の高濃度埋込領域が形成され
ているから、ＳＢＤの直列抵抗が半導体層の層厚の変動
の影響を受けず、安定した低い値を保持する。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は、本発明の第１の実施例を示す縦断面図である
。Ｐ型シリコン基板１１にＮ＋型の第１のＮ＋＋込層１
２が形成されている。この第１の埋込層１２は、例えば
、拡散源としてＡｓ又はＳｂがドープされたシリカフィ
ルムを使用し、１０００乃至１２５０℃の高温でこのシ
リカフィルムから酸化膜等をマスクとして基板１１に不
純物を拡散させるか、又はレジスト等をマスクとして高
ドーズ量で基板１１にイオン注入した後、アニール（焼
鈍）することにより形成される。
。Ｐ型シリコン基板１１にＮ＋型の第１のＮ＋＋込層１
２が形成されている。この第１の埋込層１２は、例えば
、拡散源としてＡｓ又はＳｂがドープされたシリカフィ
ルムを使用し、１０００乃至１２５０℃の高温でこのシ
リカフィルムから酸化膜等をマスクとして基板１１に不
純物を拡散させるか、又はレジスト等をマスクとして高
ドーズ量で基板１１にイオン注入した後、アニール（焼
鈍）することにより形成される。
次に、絶縁分離用のＰ十型領域（図示せず）を形成した
後、Ｎ型エピタキシ、ヤル層１３を形成する。このＮ型
エピタキシャル層１３にはその少なくともＳＢＤが形成
される領域の近傍に厚い分離絶縁層１４が形成されてお
り、この領域を絶縁分離している。Ｎ型エピタキシャル
層１３として、例えば、比抵抗が１Ω１、エピタキシャ
ル厚が１．０μｍのものを成長させた場合は、この成長
時に、第１の埋込層１２が拡散等によりせり上がり、Ｎ
型エピタキシャル層１３のエピタキシャル厚はこのせり
上がりの分だけ実効的に薄くなる。
後、Ｎ型エピタキシ、ヤル層１３を形成する。このＮ型
エピタキシャル層１３にはその少なくともＳＢＤが形成
される領域の近傍に厚い分離絶縁層１４が形成されてお
り、この領域を絶縁分離している。Ｎ型エピタキシャル
層１３として、例えば、比抵抗が１Ω１、エピタキシャ
ル厚が１．０μｍのものを成長させた場合は、この成長
時に、第１の埋込層１２が拡散等によりせり上がり、Ｎ
型エピタキシャル層１３のエピタキシャル厚はこのせり
上がりの分だけ実効的に薄くなる。
例えば、エピタキシャル厚を１．０±０．２μｍ、せり
上がり量を０．５±０．１μｍとすると、実効的エピタ
キシャル層は、０．５±０．３μｍとなる。
上がり量を０．５±０．１μｍとすると、実効的エピタ
キシャル層は、０．５±０．３μｍとなる。
ＳＢＤ形成領域の周辺のＮ型エピタキシャル層１３には
、ガードリングとしてのＰ生型拡散層１５が通常の拡散
技術により分離絶縁層１４の形成後に形成されている。
、ガードリングとしてのＰ生型拡散層１５が通常の拡散
技術により分離絶縁層１４の形成後に形成されている。
また、ＳＢＤの電極を取り出すために、Ｎ型エピタキシ
ャル層１３の特定の領域にＮ＋型型数散層１６形成され
ている。
ャル層１３の特定の領域にＮ＋型型数散層１６形成され
ている。
また、Ｎ＋型の第２の埋込層２０は、ＳＢＤ形成領域上
方から高エネルギでＮ型不純物のドーパントをイオン注
入することにより、ＳＢＤ形成領域の直下域に形成され
ている。
方から高エネルギでＮ型不純物のドーパントをイオン注
入することにより、ＳＢＤ形成領域の直下域に形成され
ている。
このドーパントとしては、例えば−リン（Ｐ）を使用し
、エネルギを３００乃至６００ＫｅＶ、ドーズ量をＩ
Ｘ １０ ’３乃至Ｉ Ｘ １０１５ｃｍ−２に設定し
て第２の埋込層２０を形成する。
、エネルギを３００乃至６００ＫｅＶ、ドーズ量をＩ
Ｘ １０ ’３乃至Ｉ Ｘ １０１５ｃｍ−２に設定し
て第２の埋込層２０を形成する。
なお、イオン注入に際しては、基板表面の絶縁膜１７等
を挿通してイオン注入してもよいし、絶縁膜１７を開口
してエピタキシャル層１３の表面へ直接イオン注入して
もよい。しかしながら、いずれにしても、ＳＢＤ形成領
域以外の領域はレジスト等でマスクしてからイオン注入
する。例えば、リンイオンを５００ ＫｅＶのエネルギ
でエピタキシャル層１３の表面へ注入すると、プロジェ
クトレンジ（侵入イオン分布のピーク深さ）Ｒｐは約０
．６μｍ、その分布σは約０．１４μｍであるから、前
述の実効エピタキシャル厚が０．５±０．３μｍの場合
に、エピタキシャル層の厚さが最大又は最小のときでも
第１の埋込層１２と第２の埋込層２０とは、確実に相互
に接触することになる。しかも、エピタキシャル層１３
の表面濃度は、所望のＳＢＤを形成することができる濃
度に保持することが可能である。
を挿通してイオン注入してもよいし、絶縁膜１７を開口
してエピタキシャル層１３の表面へ直接イオン注入して
もよい。しかしながら、いずれにしても、ＳＢＤ形成領
域以外の領域はレジスト等でマスクしてからイオン注入
する。例えば、リンイオンを５００ ＫｅＶのエネルギ
でエピタキシャル層１３の表面へ注入すると、プロジェ
クトレンジ（侵入イオン分布のピーク深さ）Ｒｐは約０
．６μｍ、その分布σは約０．１４μｍであるから、前
述の実効エピタキシャル厚が０．５±０．３μｍの場合
に、エピタキシャル層の厚さが最大又は最小のときでも
第１の埋込層１２と第２の埋込層２０とは、確実に相互
に接触することになる。しかも、エピタキシャル層１３
の表面濃度は、所望のＳＢＤを形成することができる濃
度に保持することが可能である。
次に、絶縁膜１７をマスクとしてＮ型エピタキシャル層
１３上にＰｔＳｉ層１８全１８形成し、続いて、ＴｉＷ
合金等の高融合点金属からなるバリア金属層２１とＡρ
電１１９とを形成する。
１３上にＰｔＳｉ層１８全１８形成し、続いて、ＴｉＷ
合金等の高融合点金属からなるバリア金属層２１とＡρ
電１１９とを形成する。
このようにして形成されたＳＢＤは、第１の埋込層１２
に到達する深さ位置に第２の埋込層２゜をエピタキシャ
ル層１３の表面側がら形成しているため、エピタキシャ
ル層１３のエピタキシャル厚の変動による直列抵抗Ｒｃ
の変動を極めて小さくすることができる。また、ＳＢＤ
が形成される表面のＮ−層の濃度も従来と同等にするこ
とができるので、ＶＦ特性は劣化しない。
に到達する深さ位置に第２の埋込層２゜をエピタキシャ
ル層１３の表面側がら形成しているため、エピタキシャ
ル層１３のエピタキシャル厚の変動による直列抵抗Ｒｃ
の変動を極めて小さくすることができる。また、ＳＢＤ
が形成される表面のＮ−層の濃度も従来と同等にするこ
とができるので、ＶＦ特性は劣化しない。
なお、この実施例の場合には、Ｐ＋拡散層１５の深さが
深過ぎると、Ｐ＋拡散層１５と第２の埋込Ｍ２０とが接
触してしまい、逆方向特性が劣化することがあるので、
形成条件を適切に選定する必要がある。
深過ぎると、Ｐ＋拡散層１５と第２の埋込Ｍ２０とが接
触してしまい、逆方向特性が劣化することがあるので、
形成条件を適切に選定する必要がある。
第２図は本発明の第２の実施例を示す縦断面図である。
第２図において、第１図と同一物には同一符号を付して
説明を省略する。この実施例が第１の実施例と異なる点
は、絶縁膜１７をマスクとしてＳＢＤ形成領域の基板表
面部分をシリコンエツチングによって除去することによ
り凹所２２を形成した後、Ｓ Ｂ’Ｄ形成領域に対して
高エネルギでイオン注入してＮ＋型の第２の埋込層２０
を形成したことにある。
説明を省略する。この実施例が第１の実施例と異なる点
は、絶縁膜１７をマスクとしてＳＢＤ形成領域の基板表
面部分をシリコンエツチングによって除去することによ
り凹所２２を形成した後、Ｓ Ｂ’Ｄ形成領域に対して
高エネルギでイオン注入してＮ＋型の第２の埋込層２０
を形成したことにある。
この実施例においては、Ｐ＋拡散層１５の深さと、シリ
コンエツチングにより基板表面をエツチング除去する深
さ（凹所２２の深さ）とを略々間じものにし、更にエピ
タキシャル層１３の層厚を適切なものに選択することに
より、逆方向特性の劣化を招来せずに、ＳＢＤの直列抵
抗を安定して低値にすることができるという利点がある
。
コンエツチングにより基板表面をエツチング除去する深
さ（凹所２２の深さ）とを略々間じものにし、更にエピ
タキシャル層１３の層厚を適切なものに選択することに
より、逆方向特性の劣化を招来せずに、ＳＢＤの直列抵
抗を安定して低値にすることができるという利点がある
。
［発明の効果］
以上説明したように本発明によれば、第２の高濃度埋込
領域が半導体層の表面からの高エネルギイオン注入によ
り、第１の高濃度埋込領域に到達するように形成されて
いるから、エピタキシャル層の厚さの変動によるＳＢＤ
の直列抵抗の変動を抑制することができ、このＳＢＤの
直列抵抗を安定的に小さくすることができる。従って、
ＳＢＤクランプ型トランジスタ等のＳＢＤを小さな面積
で形成しても、その直列抵抗は充分に小さく安定したも
のとすることができるので、本発明は半導体装置の高集
積化及び高性能化に極めて有用である。
領域が半導体層の表面からの高エネルギイオン注入によ
り、第１の高濃度埋込領域に到達するように形成されて
いるから、エピタキシャル層の厚さの変動によるＳＢＤ
の直列抵抗の変動を抑制することができ、このＳＢＤの
直列抵抗を安定的に小さくすることができる。従って、
ＳＢＤクランプ型トランジスタ等のＳＢＤを小さな面積
で形成しても、その直列抵抗は充分に小さく安定したも
のとすることができるので、本発明は半導体装置の高集
積化及び高性能化に極めて有用である。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来のシ
ョットキ障壁半導体装置を示す断面図である。 １．１１．Ｐ型シリコン基板、２，１２；第１のＮ＋＋
埋込層、３．１３；Ｎ型エピタキシャル層、４，１４．
分離絶縁層、５，１５．Ｐ＋型拡散層、６．１６．Ｎ＋
型型数散層８．１８．ＰｔＳｉ層、９．２１．バリア金
属層、１０，１９；Ａβ電極、２０；第２のＮ＋＋埋込
層、２２；凹所
本発明の第２の実施例を示す断面図、第３図は従来のシ
ョットキ障壁半導体装置を示す断面図である。 １．１１．Ｐ型シリコン基板、２，１２；第１のＮ＋＋
埋込層、３．１３；Ｎ型エピタキシャル層、４，１４．
分離絶縁層、５，１５．Ｐ＋型拡散層、６．１６．Ｎ＋
型型数散層８．１８．ＰｔＳｉ層、９．２１．バリア金
属層、１０，１９；Ａβ電極、２０；第２のＮ＋＋埋込
層、２２；凹所
Claims (1)
- 第１導電型の半導体基板と、この半導体基板に形成さ
れた第２導電型の第１の高濃度埋込領域と前記半導体基
板表層部に形成された第２導電型の半導体層と、この半
導体層の特定の領域に選択的に形成され前記半導体層の
他の領域より高濃度の不純物を有する第２導電型の不純
物領域と、この不純物領域とオーミック接触を形成する
第１の金属層と、前記半導体層の他の領域の主表面に形
成されてこの半導体層との間でショットキ障壁を形成す
る第２の金属層と、ショットキ障壁形成領域の直下に高
エネルギイオン注入により形成され前記第１の高濃度埋
込領域と接触する第２導電型の第２の高濃度埋込領域と
、を有することを特徴とするショットキ障壁半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28069587A JPH01123469A (ja) | 1987-11-06 | 1987-11-06 | ショットキ障壁半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28069587A JPH01123469A (ja) | 1987-11-06 | 1987-11-06 | ショットキ障壁半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123469A true JPH01123469A (ja) | 1989-05-16 |
Family
ID=17628659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28069587A Pending JPH01123469A (ja) | 1987-11-06 | 1987-11-06 | ショットキ障壁半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 | ||
| JP2011035144A (ja) * | 2009-07-31 | 2011-02-17 | Sanyo Electric Co Ltd | ダイオードおよびその製造方法 |
-
1987
- 1987-11-06 JP JP28069587A patent/JPH01123469A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 | ||
| JP2011035144A (ja) * | 2009-07-31 | 2011-02-17 | Sanyo Electric Co Ltd | ダイオードおよびその製造方法 |
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