JP2000507390A

JP2000507390A - 半導体装置及びその製造方法

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Publication number: JP2000507390A
Application number: JP8516725A
Authority: JP
Inventors: 彰広木; 紳二小田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-11-16
Filing date: 1995-11-15
Publication date: 2000-06-13
Also published as: WO1996016432A2; US6031272A; US6355963B1; WO1996016432A3

Abstract

(57)【要約】本発明の半導体装置は、ソース拡散層（２）の下の半導体基板（１）の不純物濃度がｐ型不純物拡散層（６）のソース側における不純物濃度よりも低くなるように形成される。従って、本発明の半導体装置では、ソースと基板との間のｐｎ接合の接合容量が、従来のＬＤＣ構造に比べて小さい。概して、装置の速度は、負荷容量と装置の電流値の逆数とを一緒に掛け合わせて得られる積に比例する。従って、本発明を、電圧がソースと基板との間の領域に印加されるＮＡＮＤ型ＣＭＯＳ回路のような回路に適用する場合には、装置の速度は低減されない。一方、装置の電力消費は、負荷容量と印加電圧の２乗とを一緒に掛け合わせて得られる積に比例する。従って、本発明によれば、低消費電力で動作可能な半導体装置が実現される。

Description

【発明の詳細な説明】発明の名称半導体装置及びその製造方法技術分野本発明は、微細な金属−酸化物−半導体（ＭＯＳ）型半導体装置を実現するために、低消費電力で動作可能な高信頼性の高速な半導体集積回路に関する。背景技術近年、さらに高集積化されたＶＬＳＩを実現するために、そのようなＶＬＳＩに使用可能なＭＯＳ型半導体装置のサイズは、ますます減少されている。その結果、現時点で利用可能な装置は、ハーフミクロン領域或いはサブハーフミクロン領域の最小サイズで形成されている。しかし、このような微細サイズの装置が形成されると、そのような装置の電気特性が短チャネル効果やホットキャリア効果によって劣化し易くなり、それによって装置の信頼性に深刻な影響を与えている。一方、拡大するマルチメディア社会に十分に適用可能なＶＬＳＩ技術を開発するためには、半導体装置が高速動作だけではなく、低消費電力化を実現しなければならない。ホットキャリア劣化や短チャネル効果により生じる劣化に対する装置の耐性を改善し、且つその駆動能力を改善するために、非対称な不純物プロファイルをチャネルに有するＭＯＳ型半導体装置が提案されている。例えば、1991 Symposium on VLSI Technology，pp.113-114に、T.Matsui等によって、横方向ドープチャネル（ＬＤＣ）構造が提案されている。図１４は、ＬＤＣ構造を有するＭＯＳ型半導体装置の断面図である。この半導体装置は、半導体基板１に形成されたｎ型高濃度ソース拡散層２及びｎ型高濃度ドレイン拡散層３と、半導体基板１の上に形成されたゲート酸化膜４と、ゲート酸化膜４の上に形成されたゲート電極５と、ソース拡散層２とドレイン拡散層３との間のチャネル領域及びソース拡散層２の下部における半導体基板１の内部に設けられたｐ型高濃度拡散層６’と、を有している。ｐ型拡散層６’ は、その不純物濃度がソース側からドレイン側へ単調に減少することを特徴としている。この構造において、ソース側のｐ型拡散層６’の不純物濃度を高濃度にすることで、短チャネル効果に対する装置の耐性を向上させることが可能である。さらに、ドレイン側のｐ型拡散層６’の不純物濃度を低濃度にすることで、ドレイン近傍に発生する高電界を低減し、それによってホットキャリアの発生を抑制することが可能である。このため、従来構造の低ドープドレイン（ＬＤＤ）構造がこの装置には必要なく、それによって高駆動能力を達成している。しかし、この構造は、クォータミクロン或いはそれ以下のオーダのサイズを有する領域に形成されるＭＯＳ型半導体装置には、適していない。これは、図１４に示したＬＤＣ構造を有するＭＯＳ型半導体装置は、以下の問題点を有しているからである。（１）ソース拡散層の下部にｐ型高濃度拡散層が形成され、且つ、短チャネル効果を抑制するために該ｐ型拡散層の不純物濃度は１×１０¹⁸ｃｍ^-3以上である。その結果、ソースと基板との間のｐｎ接合の寄生容量が、従来構造に比べて好ましくなく増大する。一般に、ＭＯＳ型半導体装置の速度は、飽和電流値の逆数と負荷容量とを一緒に掛け合わせて得られる積に比例する。従って、ＬＤＣ構造を有する半導体装置の場合のように、ソースと基板との間のｐｎ接合に大きな寄生容量を有するそのような半導体装置が、ＮＡＮＤ型ＣＭＯＳ回路のようなソースと基板との間の領域に電圧が印加される回路に適用されると、装置の速度が好ましくなく低減される。一方、ＭＯＳ型半導体装置の消費電力は、負荷容量と印加電圧の２乗とを一緒に掛け合わせて得られる積に比例する。従って、回路の消費電力は好ましくなく増加する。（２）閾値電圧の制御及び短チャネル効果の抑制のためのｐ型拡散層は基板の表面に達し、チャネル領域のソース側の基板表面の不純物濃度は、基板表面の近傍で１×１０¹⁸ｃｍ^-3である。この結果、キャリアの移動度が、不純物散乱によりソース側で顕著に劣化する。ＭＯＳ型半導体装置の電流値はソース側におけるキャリアの挙動で決定されるので、飽和電流値が低下する。（３）クォータミクロン或いはそれ以下のオーダのサイズを有する装置が形成されると、閾値電圧が低下し、装置は短チャネル効果によって深刻な影響を受けるようになる。短チャネル効果は、実効チャネル長、及びソース拡散層とドレイン拡散層との間の接合深さに、依存する。ＬＤＣ構造では、ソース拡散層とドレイン拡散層との間に深い接合深さを有するので、クォータミクロン或いはそれ以下のオーダのサイズを有する領域では、閾値電圧の低下が抑制されない。（４）ＬＤＣ構造を有する半導体装置の製造において、ソース側にｐ型拡散層が形成されるときに、ドレイン電極をマスクするいう付加的なプロセスステップが必要である。以上の理由から、従来のＭＯＳ型半導体装置の製造技術では、クォータミクロン或いはそれ以下のオーダのサイズを有する領域には、高信頼性の高速半導体装置をできない。発明の開示本発明のＭＯＳ型半導体装置は、第１導電型の半導体基板と、該半導体基板の主面領域に形成された第２導電型の第１のソース拡散層と、該半導体基板の該主面領域に形成され、該第１のソース拡散層から離れている第２導電型の第１のドレイン拡散層と、該半導体基板内に形成され、該第１のソース拡散層と該第１のドレイン拡散層との間に位置するチャネル領域と、該チャネル領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該チャネル領域内に形成され、且つチャネル長方向に沿って不均一な不純物濃度プロファイルを持つ、第１導電型の不純物拡散層であって、該第１のソース拡散層に隣接する領域の不純物濃度が該第１のドレイン拡散層に近い領域の不純物濃度よりも高い、第１導電型の不純物拡散層と、を備えている。この半導体装置において、該第１のソース拡散層の直下における該半導体基板の不純物濃度が、該第１導電型の不純物拡散層のソース側の不純物濃度よりも低い。ある実施形態では、前記第１導電型の不純物拡散層は、前記チャネル領域の表面領域に設けられた第１導電型の表面拡散層を含む。他の実施形態では、ＭＯＳ型半導体装置は、前記チャネル領域の両端部に形成された１対の第２導電型の第２のソース／ドレイン拡散層をさらに含む。この半導体装置において、該一対の第２導電型の第２のソース／ドレイン拡散層は、１ ×１０¹⁹ｃｍ^-3以上の不純物濃度を持ち、該第１のソース／ドレイン拡散層の接合深さよりも浅い接合深さを持つ。さらに他の実施形態では、ＭＯＳ型半導体装置は、前記チャネル領域の両端部に形成された１対の第２導電型の第２のソース／ドレイン拡散層をさらに含む。この半導体装置において、該一対の第２導電型の第２のソース／ドレイン拡散層は、１×１０¹⁹ｃｍ^-3以上の不純物濃度を持ち、該第１のソース／ドレイン拡散層の接合深さよりも浅い接合深さを持つ。さらに他の実施形態では、前記第１のソース／ドレイン拡散層は、それぞれ前記ゲート電極の両端部の下の領域まで延びている。さらに他の実施形態では、ＭＯＳ型半導体装置は、前記第２のソース／ドレイン拡散層の下に形成され、前記第１のソース拡散層の側部及び前記ドレイン拡散層の側部にそれぞれ接する１対の第１導電型の不純物拡散層をさらに含む。本発明の他の局面によれば、ＭＯＳ型半導体装置の製造方法が提供される。この方法は、第１導電型の半導体基板の上に第１の絶縁膜、及びゲート電極として使用される導電性膜を順次堆積し、それによって多層膜を形成する工程と、該多層膜の所定部分を、該第１の絶縁膜が露出するまで選択的にエッチングし、それによって該ゲート電極を形成する工程と、第１導電型のイオン種を該ゲート電極をマスクとして使用してイオン注入し、それによって閾値ポテンシャルを制御する拡散層を形成する工程と、を含む。ある実施形態では、前記イオン種は、前記イオン注入工程において、前記半導体基板の主面に垂直な直線とチャネル長方向に延びる直線とを含む平面に平行で、且つ、該半導体基板の該主面に垂直な該直線に対して７度以上傾いた方向で、該半導体基板に注入される。他の実施形態では、前記イオン種は、前記イオン注入工程において、前記半導体基板の主面に垂直な直線とチャネル長方向に延びる直線とを含む平面に平行で、且つ、該半導体基板の該主面に垂直な該直線に対して７度以上傾いた方向で、該半導体基板に注入され、それによって、閾値ポテンシャルを制御するための前記拡散層の不純物濃度を該チャネル長方向に沿って不均一にする。さらに他の実施形態では、ＭＯＳ型半導体装置の製造方法は、前記ゲート電極をマスクとして使用して第２導電型のイオン種を注入し、それによって第２導電型の第２のソース／ドレイン拡散層を形成する工程と、前記半導体基板及び該ゲート電極の上に第２の絶縁膜を堆積させる工程と、該ゲート電極の側面に該第２の絶縁膜が残るように該第２の絶縁膜を異方性エッチングする工程と、該ゲート電極及び該第２の絶縁膜をマスクとして使用して第２導電型のイオン種を注入し、それによって第２導電型の第１のソース／ドレイン拡散層を形成する工程と、を含む。さらに他の実施形態では、ＭＯＳ型半導体装置の製造方法は、前記ゲート電極をマスクとして使用し、前記半導体基板の主面に垂直でチャネル長方向に平行であって且つ該半導体基板の該主面に垂直な直線に対して７度以上傾いた方向で、第１導電型のイオン種を該半導体基板に注入して、それによって、閾値ポテンシャルを制御するための第１導電型の非対称拡散層を形成する工程と、該半導体基板の該主面に垂直で該チャネル長方向に平行であって且つ該半導体基板の該主面に垂直な直線に対して７度以上傾いた方向で、第２導電型のイオン種を該半導体基板に注入して、それによって、第２導電型の第２のソース／ドレイン拡散層を形成する工程と、該半導体基板及び該ゲート電極の上に第２の絶縁膜を堆積する工程と、該ゲート電極の側面に該第２の絶縁膜が残るように該第２の絶縁膜を異方性エッチングする工程と、該ゲート電極及び該第２の絶縁膜をマスクとして使用して第２導電型のイオン種を注入し、それによって、該第２のソース／ドレイン拡散層の接合深さよりも深い接合深さを有する第２導電型の第１のソース／ドレイン拡散層を形成する工程と、を含む。この方法では、該第２のソース／ドレイン拡散層を形成する該イオン注入工程は、ソース側からの注入ドーズ量がドレイン側からの注入ドーズ量よりも多くなって、該第２のソース／ドレイン拡散層が非対称な濃度プロファイルを有するように、実施される。本発明のさらに他の局面によるＭＯＳ型半導体装置は、第１導電型の半導体基板と、該半導体基板の主面領域に形成された第２導電型の第１のソース拡散層と、該半導体基板の該主面領域に形成され、該第１のソース拡散層から離れている第２導電型の第１のドレイン拡散層と、該半導体基板内に形成され、該第１のソース拡散層と該第１のドレイン拡散層との間に位置するチャネル領域と、該チャネル領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該第１のソース拡散層と該第１のドレイン拡散層との間に形成され、該第１のソース拡散層及び該半導体基板の該主面に接し、且つ該第１のソース拡散層の接合深さよりも浅い接合深さを有する、第２導電型の第２のソース拡散層と、該第１のソース拡散層と該第１のドレイン拡散層との間に形成され、該第１のドレイン拡散層及び該半導体基板の該主面に接し、且つ該第１のドレイン拡散層の接合深さよりも浅い接合深さを有する、第２導電型の第２のドレイン拡散層と、を含む。この半導体装置では、該第２導電型の第２のソース拡散層のチャネル長方向に沿った長さは、該第２導電型の第２のドレイン拡散層のチャネル長方向に沿った長さよりも短い。ある実施形態では、第２導電型の前記第２のソース拡散層及び前記第２のドレイン拡散層の不純物濃度は、１×１０¹⁹ｃｍ^-3以上である。他の実施形態では、ＭＯＳ型半導体装置は、前記チャネル領域内に形成され、チャネル長方向に沿って不均一な不純物濃度プロファイルを持つ第１導電型の不純物拡散層であって、前記第１のソース拡散層に隣接する部分の不純物濃度が前記第１のドレイン拡散層により近い部分の不純物濃度よりも高い、第１導電型の不純物拡散層をさらに含む。この半導体装置では、該第１のソース拡散層の直下における該半導体基板の不純物濃度が、該第１導電型の拡散層のソース側の不純物濃度よりも低い。本発明のさらに他の局面によれば、ＭＯＳ型半導体装置の製造方法が提供される。この方法は、第１導電型の半導体基板の上に第１の絶縁膜、及びゲート電極として使用される導電性膜を順次堆積し、それによって多層膜を形成する工程と、該多層膜の所定部分を、該第１の絶縁膜が露出するまで選択的にエッチングし、それによって該ゲート電極を形成する工程と、第２導電型のイオン種を該ゲート電極をマスクとして使用してイオン注入し、それによって第２導電型の第１のソース／ドレイン拡散層を形成する工程と、該ゲート電極の側面にサイドウォールスペーサを形成する工程と、該ゲート電極と該サイドウォールスペーサとをマスクとして使用して、該半導体基板の主面に垂直な直線とチャネル長方向に延びる直線とを含み且つ該半導体基板の該主面に垂直な該直線に対して７度以上傾いている平面内において、該半導体基板にソース側から第２導電型のイオン種をイオン注入し、それによって該第１のソース／ドレイン拡散層の接合深さよりも深い接合深さを有する第２導電型の第２のソース／ドレイン拡散層を形成し、該第２導電型の第２のソース拡散層の該チャネル長方向の長さを該第２導電型の第２のドレイン拡散層の該チャネル長方向の長さよりも短くする、工程と、を含む。ある実施形態では、ＭＯＳ型半導体装置の製造方法は、前記ゲート電極と前記サイドウォールスペーサとをマスクとして使用して、前記半導体基板の前記主面に垂直な直線とチャネル長方向に延びる直線とを含み且つ該半導体基板の該主面に垂直な該直線に対して７度以上傾いている平面内において、該半導体基板にドレイン側から第２導電型のイオン種をイオン注入する工程をさらに含む。この方法では、前記ソース側からのイオン注入ドーズ量が、該ドレイン側からのイオン注入ドーズ量よりも多い。他の実施形態では、前記ゲート電極を形成する工程の実行後であって前記サイドウォールスペーサを形成する工程の実行前において、該ゲート電極をマスクとして使用して、前記半導体基板の前記主面に垂直な直線とチャネル長方向に延びる直線とを含み且つ該半導体基板の該主面に垂直な該直線に対して７度以上傾いている平面内において、該半導体基板にソース側から第１導電型のイオン種をイオン注入することにより、不純物濃度が該チャネル長方向に沿って不均一である拡散層が形成される。さらに他の実施形態では、前記ゲート電極を形成する工程の実行後であって前記サイドウォールスペーサを形成する工程の実行前において、前記ゲート電極をマスクとして使用して第１導電型のイオン種をイオン注入し、それによって浅い接合深さを有する前記第１のソース／ドレイン拡散層の下部に第１導電型の拡散層を形成する。さらに他の実施形態では、フォトリソグラフィ及び異方性エッチングにより前記第１の絶縁膜が露出するまでエッチングして前記ゲート電極を形成する工程の実行後に、該ゲート電極をマスクとして使用して、前記半導体基板の前記主面に垂直で前記チャネル長方向に平行で且つ該半導体基板の該主面に垂直な直線に対して７度以上傾いている平面内において、該半導体基板にソース側から第１導電型のイオン種をイオン注入する工程を実行し、不純物濃度が該チャネル長方向に非対称である閾値ポテンシャルを制御する拡散層と浅い接合深さを有する前記第１のソース／ドレイン拡散層の下の第２導電型の拡散層とを同時に形成する。本発明のさらに他の局面によるＭＯＳ型半導体装置は、第１導電型の半導体層と、該半導体層を支持する基板と、該半導体層の主面領域に形成された第２導電型のソース拡散層と、該半導体層の該主面領域に形成され、該ソース拡散層から離れている第２導電型のドレイン拡散層と、該半導体層内に形成され、該ソース拡散層と該ドレイン拡散層との間に位置するチャネル領域と、該チャネル領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該チャネル領域内に形成され、チャネル長方向に沿って不均一な不純物濃度プロファイルを持つ第１導電型の不純物拡散層であって、該ソース拡散層に隣接する部分の不純物濃度が該ドレイン拡散層に隣接する部分の不純物濃度よりも高い、第１導電型の不純物拡散層と、を含む。この半導体装置では、該ソース拡散層の直下における該半導体層の不純物濃度が、該第１導電型の拡散層のソース側の不純物濃度よりも低い。ある実施形態では、前記基板が絶縁性表面を有する基板である。他の実施形態では、前記基板は、その表面に絶縁膜を半導体基板であり、前記半導体層は、該半導体基板の該表面の該絶縁膜の上に形成されたエピタキシャル層から形成されている。これより、ここに記載される本発明は、短チャネル効果に対する大きな耐性を有する高信頼性で高速の半導体装置、及びその製造方法を提供するという効果を可能にする。図面の簡単な説明以下のような添付の図面を参照すれば、本発明は、より容易に理解され、且つ、その様々な目的及び効果が当業者に明らかになるであろう。図１は、本発明の第１の実施例における半導体装置を示す断面図である。図２は、本発明の第２の実施例における半導体装置を示す断面図である。図３は、本発明の第３の実施例における半導体装置を示す断面図である。図４は、本発明の第４の実施例における半導体装置を示す断面図である。図５は、本発明の第５の実施例における半導体装置を示す断面図である。図６は、本発明の第６の実施例における半導体装置を示す断面図である。図７は、本発明の第７の実施例における半導体装置を示す断面図である。図８は、本発明の第８の実施例における半導体装置を示す断面図である。図９Ａから９Ｃは、本発明の第９の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図１０Ａ及び１０Ｂは、本発明の第１０の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図１１Ａから１１Ｃは、本発明の第１１の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図１２Ａから１２Ｃは、本発明の第１２の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図１３Ａから１３Ｃは、本発明の第１３の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図１４は、従来の半導体装置を示す断面図である。図１５は、本発明の第３の実施例による不純物プロファイルのシミュレーション結果を示す２次元断面図である。図１６は、本発明の第３の実施例による不純物プロファイルのシミュレーション結果を１次元的に示すグラフである。図１７は、本発明の第３の実施例による半導体装置の実測Ｉ−Ｖ特性を示すグラフである。図１８は、本発明の第３の実施例による半導体装置のチャネルの表面領域におけるポテンシャル分布のシミュレーション結果を示すグラフである。図１９は、本発明の第３の実施例による半導体装置のチャネルの表面領域における電界分布のシミュレーション結果を示すグラフである。図２０は、本発明の第３の実施例による半導体装置のチャネルの表面領域における電子の速度のシミュレーション結果を示すグラフである。図２１は、本発明の第３の実施例による半導体装置のチャネルの表面領域における電子の密度分布のシミュレーション結果を示すグラフである。図２２は、本発明の第３の実施例による半導体装置の相互コンダクタンスの実測結果を示すグラフである。図２３は、本発明の第１４の実施例における半導体装置を示す断面図である。図２４は、本発明の第１５の実施例における半導体装置を示す断面図である。図２５は、本発明の第１６の実施例における半導体装置を示す断面図である。図２６Ａ及び２６Ｂは、本発明の第１７の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図２７Ａから２７Ｃは、本発明の第１８の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図２８Ａから２８Ｃは、本発明の第１９の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図２９Ａから２９Ｃは、本発明の第２０の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図３０Ａから３０Ｃは、本発明の第２１の実施例における半導体装置を製造するための各プロセスステップを示す断面図である。図３１は、本発明の第２２の実施例における半導体装置を示す断面図である。発明を実施するための最良の形態本明細書では、半導体装置のチャネル領域のうち、ソース拡散層に隣接する位置からチャネル領域の中央までの部分を、「チャネル領域のソース側部分」と呼ぶ。一方、チャネル領域のうち、ドレイン拡散層に隣接する位置からチャネル領域の中央までの部分を、「チャネル領域のドレイン側部分」と呼ぶ。本発明の半導体装置においては、チャネル領域に形成され不純物拡散層の存在のために、チャネル領域の不純物濃度が、チャネル長方向に沿って変化している。より詳細には、チャネル領域の不純物は、ソース拡散層からドレイン拡散層に向かってその濃度が低下するように分布している。このため、ソース拡散層とドレイン拡散層との間の領域に電圧が印加されると、チャネル領域のソース側部分に形成される電界は、チャネル領域の不純物濃度がチャネル長方向に沿って均一な場合に比較して高くなる。この点については、後に図１９を参照しながら詳細に説明する。チャネル領域のソース側部分の電界をこのように高くすることによって、チャネル領域のソース側部分で、キャリアが速度オーバーシュートを起こす。「速度オーバーシュート」とは、キャリアが電界から非平衡な高いエネルギーを得て、不純物散乱等によってキャリアの速度にいくらかの損失が生じる前に飽和速度（或いは平衡状態の速度）よりも高い速度で輸送されるキャリアの状態を言う。飽和電流値は、チャネル領域のソース側部分でのキャリア速度とキャリア密度とを一緒に掛け合わせて得られる積で決まる。本発明では、チャネル領域のソース側部分において速度オーバーシュートを引き起こすことにより、飽和電流値が、従来の半導体装置で得られるものよりも高く設定され得る。従来の半導体装置では、そのような速度オーバーシュートがチャネル領域のドレイン側部分でのみ生じていたために、速度オーバーシュートは、飽和電流の増加に寄与していなかった。以下に、添付の図面を参照しながら、本発明の半導体装置及びその製造方法の好適な実施形態を説明する。実施例１図１は、本発明の第１の実施例の半導体装置を示す断面図である。本半導体装置は、図１に示されるように、ｐ型半導体基板１と、半導体基板１の主面領域に形成されたｎ型高濃度ソース拡散層２及びｎ型の高濃度ドレイン拡散層３と、半導体基板１内に形成され、ソース拡散層２とドレイン拡散層３との間に位置するチャネル領域と、を備えている。チャネル領域の上にはゲート絶縁膜４が設けられ、ゲート絶縁膜４の上にはゲート電極５が設けられている。また、チャネル領域内には、ｐ型不純物拡散層６が形成されている。ｐ型不純物拡散層６において、不純物濃度プロファイルはチャネル長方向に沿って不均一である。本実施例では、ソース拡散層２に隣接する部分の不純物濃度（約４×１０¹⁷ｃｍ^-3）がドレイン拡散層３に近い部分の不純物濃度（約１×１０¹⁶ｃｍ^-3 ）よりも高くなるように、チャネル領域の不純物濃度が設定されている。この構造では、ソース拡散層２とドレイン拡散層３とは、半導体基板１の主面に垂直な平面に関して対称になるように位置しているが、チャネル領域内の不純物プロファイルは、その平面に関して非対称になっている。この非対称なプロファイルは、ｐ型不純物拡散層６によって形成されている。本実施例では、ソース拡散層２の直下における半導体基板１の不純物濃度は約１×１０¹⁷ｃｍ^-3であり、ｐ型不純物拡散層６のソース側の不純物濃度よりも低く維持されている。ソース拡散層２の直下の半導体基板１の不純物濃度は、従来のＬＤＣ構造におけるソース拡散層の直下の半導体基板の不純物濃度（１×１０¹⁸ ｃｍ^-3以上）よりも低い。このため、図１に示される半導体装置のソースと基板との間のｐｎ接合の容量は、ＬＤＣ構造を持つ従来の半導体装置よりも小さい。一般に、半導体装置の速度は負荷容量と電流の逆数とを一緒に掛け合わせて得られる積に比例する。従って、本実施例の半導体装置がソースと基板との間の領域に電圧が印加されるＮＡＮＤ型ＣＭＯＳ回路に適用される場合でも、装置の速度は低下されない。また、半導体装置の消費電力は負荷容量と印加電圧の２乗とを一緒に掛け合わせて得られる積に比例する。従って、本実施例の半導体装置は、低消費電力で動作する。さらに、チャネル領域のソース側の不純物濃度は、ドレイン側の不純物濃度よりも高く形成されている。その結果、不純物がチャネル領域に均一に分布している場合に比べて、チャネル領域内でチャネル長方向に生成される電界成分は、ソース側では増加するがドレイン側では減少する。ＭＯＳ型半導体装置の飽和電流は、ソース側の電界に支配されるので、本発明によれば、飽和電流を増加させて、高速の半導体装置を実現することができる。また、ホットキャリアの発生レートはドレイン側の電界に支配されるので、本発明によれば、ホットキャリアの発生レートを低減して、高信頼性の半導体装置を実現することができる。実施例２図２は、本発明の第２の実施例のＭＯＳ型半導体装置を示す断面図である。図２において、参照番号は以下のものを示す。１はｐ型（第１導電型）半導体基板であり、２はｎ型ソース拡散層であり、３はｎ型ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、７はｐ型低濃度拡散層である。ここで、以下の実施例２〜２２を通じて、図１に示される半導体装置の各要素に対応する同様の要素は、同一の参照符号で示される。本実施例において、ｐ型不純物拡散層６は、第１の実施例と同様に、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなるようにチャネル長方向に沿って不均一な不純物濃度プロファイルを有している。第２の実施例の半導体装置は、基板の表面近傍のチャネル領域に不均一な不純物プロファイルを有したｐ型低濃度（１×１０¹⁶ｃｍ^-3）拡散層７が形成されている点で、図１の半導体装置と異なっている。ｐ型低濃度拡散層７の不純物濃度は、好ましくは、基板表面の近傍において、おおよそ１×１０¹⁵から１×１０¹⁶ｃｍ^-3の範囲内にある。従来のＬＤC構造では、短チャネル効果を抑制するため、閾値電圧を制御するためのｐ型不純物拡散層の不純物濃度は、基板表面の近傍で１×１０¹⁸ｃｍ^-3にまで達する。このため、キャリアの移動度が、不純物散乱によりソース側で極端に劣化する。ＭＯＳ型半導体装置の電流値はソース側におけるキャリアの挙動によって決定されるので、従来のＬＤＣ構造においては、電流値が低下し、高い駆動能力を有する高速半導体装置を実現することが困難である。しかし、本実施例の半導体装置では、基板表面近傍のチャネル領域のソース側部分の不純物濃度は、比較的低く（約１×１０¹⁶ｃｍ^-3以下）に設定されていて、キャリアの移動度は劣化せず、高い駆動能力を有する高速半導体装置の実現が可能である。さらに、ｐ型不純物拡散層６は、チャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、本実施例の半導体装置では、第１の実施例と同様に、ホットキャリアの発生が抑制され得る。実施例３図３は、本発明の第３の実施例のＭＯＳ型半導体装置を示す断面図である。図３において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型ソース拡散層であり、３は第１のｎ型ドレイン拡散層、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、８は第２のｎ型ソース／ドレイン拡散層である。図３に示されるように、ｐ型不純物拡散層６はチャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。また、ソース拡散層２の下部の半導体基板１の不純物濃度が、ｐ型不純物拡散層６のソース側の不純物濃度よりも低く形成されている。図３の装置で特徴的なことは、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が１×１０¹⁹ｃｍ^-3以上で、且つこれらの拡散層８の厚さ（接合深さＤ２）が、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さいことである。このため、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が抑制される。さらに、第２のｎ型ソース／ドレイン拡散層８は１×１０¹⁹ ｃｍ^-3以上の不純物濃度を有するので、高い駆動能力を有し、寄生抵抗による駆動能力の低下を招くことなく短チャネル効果に対する高い耐性を有する半導体装置が実現され得る。また、ｐ型不純物拡散層６は、チャネル長方向にそって不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、第１の実施例の半導体装置のちょうど同じように、第３の実施例の半導体装置もまた高信頼性である。さらに、ソース拡散層２の下の半導体基板１の不純物濃度は、ｐ型不純物拡散層６のソース側の不純物濃度よりも低く設定されている。従って、本実施例の半導体装置はまた、低い消費電力で動作できる。図１５は、本実施例の半導体装置の不純物濃度プロファイルをプロセスシミュレータで解析して得られた結果を示す２次元断面図である。このシミュレーションでは、サンプル半導体装置として、ゲート電極の長さが０．１５μｍでゲート酸化膜の膜厚が４ｎｍであるｎチャネル型ＭＯＳＦＥＴを用いている。シュミレーションに用いた各製造条件は、次の通りである。ゲート電極をマスクとして使用し、加速エネルギー８０ｋｅＶを印加し且つ注入ドーズ量を１．０×１０¹³ｃｍ^-2に設定して、半導体基板に７度の角度でＢＦ₂イオンを注入することによって、閾値ポテンシャル制御用の拡散層が形成される。加速エネルギー１０ｋｅＶを印加し且つ注入ドーズ量を１．０×１０¹⁴ｃｍ^-2に設定しながら砒素イオンを半導体基板に注入することによって、浅いソース／ドレイン拡散層が形成される。その後に、ゲート側壁を８０ｎｍに形成する。それから、ゲート電極とゲート側壁とをマスクとして使用し、加速エネルギー４０ｋｅＶを印加し且つ注入ドーズ量を６．０×１０¹⁵ｃｍ^-2に設定して、半導体基板に砒素イオンを注入することによって、ソース／ドレイン拡散層が形成され、それから、温度１０５０℃で１０秒間の熱処理が行われる。この断面図から、以下の特徴が分かる。第１の特徴は、ソース／ドレイン拡散層の下のｐ型不純物拡散層の不純物濃度が３．０×１０¹⁷ｃｍ^-3以下であることにある。第２の特徴は、チャネルの表面領域のｐ型不純物拡散層の不純物濃度がチャネル長方向に不均一なプロファイルを有し、且つソース側の不純物濃度がドレイン側の不純物濃度よりも高く形成されていることにある。さらに、第３の特徴は、浅いソース／ドレイン拡散層の下に３．０×１０¹⁷ｃｍ^-3以上の高濃度のｐ型不純物拡散層が形成されていることにある。まず、ソース／ドレイン拡散層の下のｐ型不純物拡散層の不純物濃度が３．０ ×１０¹⁷ｃｍ^-3以下であるという第１の特徴からもたらされる効果を、説明する。従来例のＬＤＣ構造では、ソース拡散層の下のｐ型不純物拡散層の不純物濃度は比較的高く、すなわち２．０×１０¹⁸ｃｍ^-3以上である。ｐｎ接合の接合容量は、不純物濃度の平方根に比例する。従って、本実施例では、のソースと基板との間のｐｎ接合の寄生容量は、従来のＬＤＣ構造における値の４０％以下である。一般に、ＭＯＳ型半導体装置の速度は、電流の逆数と負荷容量とを一緒に掛け合わせて得られる積に比例する。従って、本実施例の半導体装置が、ソースと基板との間の領域に電圧が印加されるＮＡＮＤ型ＣＭＯＳ回路に適用される場合、ＬＤＣ構造を有する装置とは異なって、装置の速度は低減されない。次に、チャネルの表面領域のｐ型不純物拡散層の不純物濃度がチャネル長方向に不均一なプロファイルを有し、且つソース側の不純物濃度がドレイン側の不純物濃度よりも高く形成されているという第２の特徴からもたらされる効果を、説明する。チャネルの表面領域のｐ型不純物拡散層の不純物濃度を詳細に分析するために、チャネルの表面領域の不純物プロファイルのシミュレーション結果を１次元的に図１６に示す。チャネルの表面領域のｐ型不純物拡散層の不純物（ボロン）濃度は、ソース側で３．０×１０¹⁷ｃｍ^-3である。しかし、ドレイン側では、濃度は１．０×１０¹⁶ｃｍ^-3のオーダまで低下する。従って、チャネルの表面領域でのｐ型不純物拡散層の不純物濃度プロファイルが、横方向で非対称になっている。実効チャネル長は、０．０９μｍである。図１７は、第３の実施例の半導体装置の実測された電気的特性を示す。図１７で、ドレイン電流のドレイン電圧依存性を、ゲート電圧をパラメータとしてプロットしてある。チャネルの表面領域のｐ型不純物拡散層のそのような非対象な不純物濃度プロファイルからもたらされる効果を分析するために、ｐ型不純物拡散層がチャネルの表面近傍でチャネル長方向にそって対称な不純物濃度プロファイルを有するＭＯＳＦＥＴも、サンプルとして製作されている。図１７で、本発明の非対称ＭＯＳＦＥＴの電流値が実線で示され、対称ＭＯＳＦＥＴの電流値が破線で示されている。両方のＭＯＳＦＥＴは約０．２Ｖの等しい閾値電圧を有している。本発明の非対称ＭＯＳＦＥＴの電流値が、通常の対称ＭＯＳＦＥＴの電流値よりも大きいことが明らかである。ドレイン電圧が１．５Ｖでゲート電圧が１．０Ｖであると、本発明の非対称ＭＯＳＦＥＴの飽和電流値は、対称ＭＯＳＦＥＴの飽和電流値より３４％増加している。本発明のＭＯＳＦＥＴの電流値が対称ＭＯＳＦＥＴの電流値から増加する弧とを示す測定結果が、モンテカルロ・デバイスシミュレーション法によって解析される。図１８は、デバイスシミュレーション法によって得られるチャネルの表面領域のでのポテンシャル分布を示すグラフである。ドレイン電圧が１．５Ｖで、ゲート電圧が１．０Ｖである。図１８で、本発明のＭＯＳＦＥＴのポテンシャル分布は実線で示され、対称ＭＯＳＦＥＴのポテンシャル分布が破線で示されている。ソース電極とドレイン電極とが入れ換えられてソース電極に１．５Ｖの電圧が印加されている場合の本発明のＭＯＳＦＥＴでのポテンシャル分布もまた、「逆」と示された実線によってプロットされている。本発明のＭＯＳＦＥＴでは、ポテンシャルは、対称ＭＯＳＦＥＴのポテンシャル分布に比べて、ソース側で増加している。これは、本発明のＭＯＳＦＥＴではチャネルの表面領域でのｐ型不純物拡散層の不純物濃度が非対称、すなわち、対称ＭＯＳＦＥＴのチャネルの表面近傍のｐ型不純物拡散層の不純物濃度に比べてソース側で高くドレイン側で低く、そのために本発明のＭＯＳＦＥＴではソース側のポテンシャル変化が、対称ＭＯＳＦＥＴに比べて大きいからである。このことは、ソース電極に１．５Ｖの電圧が印加されている逆モードでは、本発明のＭＯＳＦＥＴのポテンシャル分布が対称ＭＯＳＦＥＴのポテンシャル分布よりも低くなっていることからも、裏付けられる。図１９は、チャネルの表面領域での電界分布のシミュレーション結果を示す。本発明のＭＯＳＦＥＴでは、電界は、対称ＭＯＳＦＥＴの電界に比べて、ソース側で高くドレイン側で低い。これは、図１８に示されるように、本発明のＭＯＳＦＥＴではポテンシャル分布の変化がソース側でより大きいからである。ソース側での電界レベルは６．０×１０⁴Ｖ／ｃｍに達する。電界分布におけるこの相違は、チャネル内の電子の速度に影響する。図２０は、チャネル内の電子の平均速度のシミュレーション結果を示す。本発明のＭＯＳＦＥＴのチャネル内の電子の平均速度は、対称ＭＯＳＦＥＴの電子の平均速度に比べて、ソース側で高くなっている。ゲート電極の端から６４ｎｍ離れた位置で、平均速度は１．０×１０⁷ｃｍ／ｓに達している。ドレイン側の平均速度は、両方のＭＯＳＦＥＴで実質的に等しく、すなわち１．２×１０⁷ｃｍ／ｓよりも高くなっている。一方、チャネルの表面領域での電子密度は、図２１に示すように、本発明のＭＯＳＦＥＴ及び対称ＭＯＳＦＥＴの両方で実質的に同じである。ＭＯＳＦＥＴの電流値は、チャネル内の電子の平均速度と電荷とを一緒に掛け合わせて得られるの積として表現されるので、以上の解析結果を考慮すれば、本発明のＭＯＳＦＥＴの電流値が対称ＭＯＳＦＥＴの電流値に比べて大きいことを示す測定結果が良く理解できる。さらに、本発明の半導体装置の駆動能力を調べるために、長さ０．１μｍのゲート電極を有するＭＯＳＦＥＴの相互コンダクタンスが測定されている。図２２は、ドレイン電圧１．５Ｖが印加される場合における相互コンダクタンスの実測値を示す。本発明の非対称ＭＯＳＦＥＴの相互コンダクタンスは、ゲートポテンシャルが０．８５Ｖのときに最大値４２３ｍＳ／ｍｍに達している。同じ値のゲート電圧が印加されると、対称ＭＯＳＦＥＴの相互コンダクタンスは３４５ｍＳ／ｍｍである。これらの測定びシミュレーション結果から、チャネルの表面領域でのｐ型不純物拡散層の不純物濃度がチャネル長方向に不均一なプロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなっているＭＯＳＦＥＴでは、ドレイン電流値が大きく、本発明のＭＯＳＦＥＴは高駆動能力を含む優れた特性を有している。図１９の電界分布に示されるように、本発明の非対称ＭＯＳＦＥＴのドレイン側での電界は、対称ＭＯＳＦＥＴの電界に比べて小さく、ホットキャリアの発生が抑制されて、本発明のＭＯＳＦＥＴはホットキャリア効果に対して高い耐性を有している。実施例４図４は、本発明の第４の実施例のＭＯＳ型半導体装置を示す断面図である。図４において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型ソース拡散層であり、３は第１のｎ型ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、７はｐ型低濃度不純物拡散層であり、８は第２のｎ型ソース／ドレイン拡散層である。図４に示されるように、ｐ型不純物拡散層６は、チャネル長方向にそって不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなっている。また、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が１．０×１０¹⁹ｃｍ^-3以上に設定され、且つこれら拡散層８の厚さ（接合深さＤ２）は第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さい。図４に示される装置は、基板表面の近傍におけるチャネル領域に不均一な不純物プロファイルを有したｐ型低濃度不純物拡散層７が形成されていることで特徴付けられる。従来のＬＤＣ構造では、短チャネル効果を抑制するため、閾値電圧を制御するためのｐ型不純物拡散層のソース側での不純物濃度は、基板表面の近傍で高い値、すなわち１．０×１０¹⁸ｃｍ^-3以上に設定される。このため、キャリアの移動度が、不純物散乱によりソース側で極端に劣化する。ＭＯＳ型半導体装置の電流値はソース側におけるキャリアの挙動によって決定されるので、従来のＬＤＣ構造においては、電流値が低下し、高い駆動能力を有する高速半導体装置を得ることができない。しかし、本発明によれば、基板表面近傍の領域の不純物濃度は、より低く、例えば約１．０×１０¹⁷ｃｍ^-3に設定されていて、キャリアの移動度は劣化せず、従って高い駆動能力を有する高速半導体装置が得られる。加えて、第２のｎ型ソース／ドレイン拡散層８の厚さ（接合深さＤ２）が、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく設定されている。このため、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が抑制される。さらに、第２のｎ型ソース／ドレイン拡散層８は１．０×１０¹⁸ｃｍ^-3以上の不純物濃度を有するので、高い駆動能力を有し、寄生抵抗による駆動能力の低下を招くことなく短チャネル効果に対する高い耐性を有する半導体装置が実現され得る。加えてｐ型不純物拡散層６は、チャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、本実施例の半導体装置は、第１の実施例の半導体装置とちょうど同様に、高信頼性である。実施例５図５は、本発明の第５の実施例のＭＯＳ型半導体装置を示す断面図である。図５において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型ソース拡散層であり、３は第１のｎ型ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、８は第２のｎ型ソース／ドレイン拡散層である。図５に示されるように、ｐ型不純物拡散層６は、チャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなっている。また、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が１．０×１０¹⁹ｃｍ^-3以上に設定され、且つこれら拡散層８の厚さ（接合深さＤ２）は、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく設定されている。さらに、ソース拡散層２の下の半導体基板１の不純物濃度が、ｐ型不純物拡散層６のソース側の不純物濃度よりも低く設定されている。図５に示されている半導体装置は、第１のｎ型ソース拡散層２と第１のｎ型ドレイン拡散層３とがゲート電極５の両端部の真下の領域に達するように形成されていることを特徴としている。従って、第２のｎ型ソース／ドレイン拡散層８にはゲート電極が完全にオーバーラップしている。その結果、第２のｎ型ソース／ドレイン拡散層では寄生抵抗は生じない。さらに、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が１．０×１０¹⁹ ｃｍ^-3以上に設定され、且つ第２のｎ型ソース／ドレイン拡散層８の厚さ（接合深さＤ２）は第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく（浅く）設定されている。このため、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が抑制される。さらに、第２のｎ型ソース／ドレイン拡散層８は１．０×１０¹⁹ｃｍ^-3以上の不純物濃度を有するので、高い駆動能力を有し、寄生抵抗による駆動能力の低下を招くことなく短チャネル効果に対する高い耐性を有する半導体装置が実現され得る。また、ｐ型不純物拡散層６は、チャネル長方向にそって不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、第１の実施例の半導体装置とちょうど同じように、本実施例の半導体装置もまた高信頼性である。さらに、ソース拡散層２の下の半導体基板１の不純物濃度は、ｐ型不純物拡散層６のソース側の不純物濃度よりも低く設定されている。従って、本実施例の半導体装置は、低い消費電力で高速動作できる。実施例６図６は、本発明の第６の実施例のＭＯＳ型半導体装置を示す断面図である。図６において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型ソース拡散層であり、３は第１のｎ型ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、７はｐ型低濃度不純物拡散層であり、８は第２のｎ型ソース／ドレイン拡散層である。図６に示されるように、ｐ型不純物拡散層６は、チャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなっている。また、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が1．０×１０¹⁹ｃｍ^-3以上に設定され、且つこれら拡散層８の厚さ（接合深さＤ２）は、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく（浅く）設定されている。図６に示されている半導体装置は、第１のｎ型ソース拡散層２と第１のｎ型ドレイン拡散層３とがゲート電極５の両端部の真下の領域まで延びるように形成されていることを特徴としている。従って、第２のｎ型ソース／ドレイン拡散層８にはゲート電極が完全にオーバーラップしている。その結果、第２のｎ型ソース／ドレイン拡散層８では寄生抵抗は生じない。図６に示されている半導体装置はまた、不均一な不純物プロファイルを有するｐ型不純物拡散層７が基板表面の近傍のチャネル領域に形成されていることを特徴としている。従来のＬＤＣ構造において、短チャネル効果を抑制するために、閾値電圧制御用のｐ型不純物拡散層のソース側の不純物濃度は、高い値、すなわち１．０×１０¹⁸ｃｍ^-3以上に設定されている。従って、キャリアの移動度が、不純物散乱によりソース側で極端に劣化する。ＭＯＳ型半導体装置の電流値はソース側におけるキャリアの挙動によって決定されるから、従来構造において電流値は低下し、ゆえに高駆動能力を有する高速な半導体装置は得られない。しかしながら、本発明においては、基板表面近傍の領域における不純物濃度は低く設定されているため、キャリアの移動度は劣化せず、ゆえに高駆動能力を有する高速な半導体装置が得られる。さらに、第２のｎ型ソース／ドレイン拡散層８の厚さ（接合深さＤ２）は、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく設定されている。従って、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が、抑制される。さらに、第２のｎ型ソース／ドレイン拡散層８は、１．０×１０¹⁹ｃｍ^-3 以上の不純物濃度を有するので、高い駆動能力を有し、寄生抵抗による駆動能力の低下を招くことなく短チャネル効果に対する高い耐性を有する半導体装置が、実現され得る。また、ｐ型不純物拡散層６は、チャネル長方向にそって不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、第１の実施例の半導体装置とちょうど同じように、本実施例の半導体装置は高信頼性である。実施例７図７は、本発明の第７の実施例のＭＯＳ型半導体装置を示す断面図である。図７において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型ソース拡散層であり、３は第１のｎ型ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、８は第２のｎ型ソース／ドレイン拡散層であり、９は第２のｐ型高濃度不純物拡散層である。図７に示されるように、ｐ型不純物拡散層６は、チャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなっている。また、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が１×１０¹⁹ｃｍ^-3以上に設定され、且つこれら拡散層８の厚さ（接合深さＤ２）は、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく設定されている。さらに、ソース拡散層２の下の半導体基板１の不純物濃度は、ｐ型不純物拡散層６のソース側の不純物濃度よりも低く設定されている。図７に示されている半導体装置は、第２のｐ型高濃度不純物拡散層９が第１のｎ型ソース拡散層２の側部と第１のｎ型ドレイン拡散層３の側部とに接触するように、第２のソース／ドレイン拡散層８の下部に形成されていることを特徴としている。このため、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が、抑制される。さらに、第２のｎ型ソース／ドレイン拡散層８は１．０×１０¹⁹ｃｍ^-3以上の不純物濃度を有するので、高い駆動能力を有し、寄生抵抗による駆動能力の低下を招くことなく短チャネル効果に対する高い耐性を有する半導体装置が、実現され得る。また、ｐ型不純物拡散層６は、チャネル長方向にそって不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、本実施例の半導体装置は、第１の実施例の半導体装置とちょうど同じように高信頼性である。さらに、ソース拡散層２の下の半導体基板１の不純物濃度はｐ型不純物拡散層６のソース側の不純物濃度よりも低く設定されている。従って、本実施例の装置の高速動作は、低消費電力で実現される。実施例８図８は、本発明の第８の実施例のＭＯＳ型半導体装置を示す断面図である。図８において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型ソース拡散層であり、３は第１のｎ型ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、７はｐ型低濃度不純物層であり、８は第２のｎ型ソース／ドレイン拡散層であり、９はｐ型高濃度不純物拡散層である。図８に示されるように、ｐ型不純物拡散層６は、チャネル長方向に沿って不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高くなっている。また、第２のｎ型ソース／ドレイン拡散層８の不純物濃度が１．０×１０¹⁹ｃｍ^-3以上に設定され、且つこれら拡散層８の厚さ（接合深さＤ２）は、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく設定されている。図８に示されている半導体装置は、第２のｐ型高濃度不純物拡散層９が、第１のｎ型ソース拡散層２の側部と第１のｎ型ドレイン拡散層３の側部とに接触するように、第２のソース／ドレイン拡散層８の下部に形成されていることを特徴としている。このため、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が、抑制される。図８に示されている半導体装置はまた、均一な不純物プロファイルを有するｐ型不純物拡散層７が、基板表面の近傍のチャネル領域に形成されていることを特徴としている。従来のＬＤＣ構造において、短チャネル効果を抑制するために、閾値電圧制御用のｐ型不純物拡散層のソース側の不純物濃度は、高い値、すなわち１．０×１０¹⁸ｃｍ^-3以上に設定されている。従って、キャリアの移動度が、不純物散乱によりソース側で極端に劣化する。ＭＯＳ型半導体装置の電流値はソース側におけるキャリアの挙動によって決定されるから、従来構造において電流値は低下し、ゆえに高駆動能力を有する高速な半導体装置は得られない。しかしながら、本発明においては、基板表面近傍の領域における不純物濃度は低く設定されているため、キャリアの移動度は劣化せず、ゆえに高駆動能力を有する高速な半導体装置が得られる。また、第２のｎ型ソース／ドレイン拡散層８の厚さ（接合深さＤ２）は、第１のｎ型ソース拡散層２及び第１のｎ型ドレイン拡散層３の厚さ（接合深さＤ１）よりも小さく設定されている。従って、ソース／ドレイン拡散層からチャネル長方向へのポテンシャル曲線の広がりが、効果的に抑制され、クォータミクロン以下のオーダのサイズを有する領域で問題となる初期特性の閾値ポテンシャルの劣化が、抑制される。さらに、第２のｎ型ソース／ドレイン拡散層８は１．０×１０¹⁹ｃｍ^-3以上の不純物濃度を有するので、高い駆動能力を有し、寄生抵抗による駆動能力の低下を招くことなく短チャネル効果に対する高い耐性を有する半導体装置が実現され得る。また、ｐ型不純物拡散層６は、チャネル長方向にそって不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い。従って、本発明の半導体装置は、第１の実施例の半導体装置とちょうど同じように高信頼性である。実施例９図９Ａから図９Ｃは、本発明の第９の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図９Ａに示すように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、その上にゲート電極５として用いられる導電性膜を堆積し、多層膜を形成する。この多層膜の所定の部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５（ゲート長：０．２５μｍ）を形成する。その後、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンが、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、約１．５×１０¹³ｃｍ^-2の注入ドーズ量で注入される。それにより、閾値ポテンシャルを制御するためのｐ型不純物拡散層１１を形成する。この場合、ｐ型不純物拡散層１１の接合深さは、最終的には約１００ｎｍになり、ｐ型不純物拡散層１１の不純物濃度は、約３×１０¹⁷〜１×１０¹⁸ｃｍ^-3の範囲になる（不純物濃度は、約１×１０¹⁷〜３×１０¹⁸ｃｍ^-3の範囲にあることが好ましい）。次に、図９Ｂに示されるように、酸化膜を約８０ｎｍの厚さに堆積した後、異方性ドライエッチングによって、酸化膜がゲート電極５の側部にのみ残るように部分的に酸化膜を除去し、それによりゲート側壁（サイドウォールスペーサ）１２を形成する。堆積する酸化膜の厚さを調整することによって、サイドウォールスペーサ１２の厚さを制御することができる。次に、図９Ｃに示されるように、ゲート電極５及びサイドウォールスペーサ１２をマスクとして、４０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを注入し、ソース拡散層２及びドレイン拡散層３を形成する。この場合、ソース拡散層２及びドレイン拡散層３の接合深さは、最終的には約１５０ｎｍになり、ソース拡散層２及びドレイン拡散層３の不純物濃度は、約１×１０²⁰ 〜３×１０²⁰ｃｍ^-3の範囲になる（不純物濃度は、約１×１０²⁰〜５×１０²⁰ ｃｍ^-3の範囲にあることが好ましい）。しかし、ソース拡散層２及びドレイン拡散層３の不純物濃度並びに接合深さは、形成すべき半導体装置の用途及びサイズに応じて、適宜、選択され得る。本実施例の製造方法は、ゲート電極５をマスクとして用いて第１導電型（ｐ型）のイオン種を注入することにより、閾値ポテンシャルを制御するｐ型不純物拡散層１１を形成することを特徴としている。その結果、不均一な不純物濃度プロファイルを有する拡散層を、チャネル内に容易に形成することができる。さらに、ｐ型不純物拡散層１１を形成するためのイオン注入はゲート電極を形成した後に行われるので、チャネル中央部にはｐ型不純物拡散層１１を形成するための不純物が注入されず、チャネル中央部の不純物濃度はソース側の不純物濃度に比べて低くなる。従って、均一に不純物が拡散された拡散層を有する従来の半導体装置に比べて、ゲートと基板との間の容量が小さくなり、それゆえに高駆動能力を有する半導体装置を容易に製造することができる。本願明細書においては、ソース拡散層２の端部からｐ型不純物拡散層１１の端部までの距離（基板表面近傍においてチャネル長方向に沿って計測された長さ）を、「ｐ型不純物拡散層１１の長さ」と呼ぶことにする。本実施例において、各ｐ型不純物拡散層１１の長さは、約１００ｎｍである。各ｐ型不純物拡散層１１の長さは、サイドウォールスペーサの厚さを調整することによって、ある程度まで制御され得るが、ｐ型及びｎ型不純物の横方向の拡散距離によっても変化する。各ｐ型不純物拡散層１１の長さは、電界効果移動度を減少させないためには、ゲート長の約５〜１０％の範囲内にあることが好ましい。実施例１０図１０Ａ及び１０Ｂは、本発明の第１０の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図１０Ａに示すように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、その上にゲート電極５として用いられる導電性膜を堆積し、多層膜を形成する。この多層膜の所定の部分をフォトリソグラフィ及び異方性エッチングにより、ゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５（ゲート長：０．２０μｍ）を形成する。その後、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１．５× １０¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設定して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを注入して、ｐ型不純物拡散層１１を形成する。この場合、ｐ型不純物拡散層１１の接合深さ及び不純物濃度は、第９の実施例で述べた範囲内にあるのが好ましい。本願明細書では、「注入角度」とは、半導体基板１の主面に垂直な線とイオンビームの方向との間に形成される角度を指すものとする。次に、図１０Ｂに示すように、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定して、第２導電型（ｎ型）の不純物イオン、例えばヒ素イオンを注入し、ソース拡散層２及びドレイン拡散層３を形成する。この場合、ソース拡散層２及びドレイン拡散層３の接合深さは、最終的には約１５０ｎｍになり、ソース拡散層２及びドレイン拡散層３の不純物濃度は、約１× １０²⁰〜３×１０²⁰ｃｍ^-3になる。本実施例の半導体装置の製造方法は、ゲート電極５をマスクとして用い、注入角度を７度以上に設定して第１導電型（ｐ型）のイオン種を注入することによって、p型不純物拡散層１１を形成することを特徴としている。７度以上の角度で不純物イオンを注入することにより、不均一な不純物濃度プロファイルを有する拡散層を、チャネル領域のより内部に形成することができる。また、ヒ素イオンを注入する前にサイドウォールスペーサを形成する必要がなくなる。さらに、ｐ型不純物拡散層１１を形成するためのイオン注入がゲート電極を形成した後に行われるので、チャネル中央部にはｐ型不純物拡散層１１を形成するための不純物イオンは注入されず、チャネル中央部の不純物濃度はソース側の不純物濃度に比べて低くなる。従って、均一に不純物が拡散された拡散層を有する従来の半導体装置に比べて、ゲートと基板との間の容量が小さくなり、それゆえに高駆動能力を有する半導体装置を容易に製造することができる。実施例１１図１１Ａから図１１Ｃは、本発明の第１１の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図１１Ａに示すように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、その上にゲート電極５として用いられる導電性膜を堆積し、多層膜を形成する。この多層膜の所定の部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５（ゲート長：０．１５μｍ）を形成する。その後、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１．５×１０¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設定して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを注入して、ソース側のみにｐ型不純物拡散層１１を形成する。本実施例では、ｐ型不純物拡散層１１の接合深さは約１００ｎｍであり、その不純物濃度は約１×１０¹⁸ｃｍ^-3となる。次に、図１１Ｂに示されるように、酸化膜を約８０ｎｍの厚さに堆積した後、異方性ドライエッチングにより、酸化膜がゲート電極５の側部のみに残るように酸化膜を部分的に除去し、ゲート側壁（サイドウォールスペーサ）１２を形成する。次に、図１１Ｃに示されるように、４０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約４×１０¹⁵ｃｍ^-2に設定して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを注入し、ソース拡散層２及びドレイン拡散層３を形成する。この場合、ソース拡散層２及びドレイン拡散層３の接合深さは、最終的には約１２０ｎｍになり、ソース拡散層２及びドレイン拡散層３の不純物濃度は、約１×１０²⁰〜３×１０²⁰ｃｍ^-3の範囲になる。本実施例の半導体装置の製造方法は、ゲート電極５をマスクとして用いて注入角度を７度以上に設定して第１導電型（ｐ型）のイオン種をソース側から注入することによって、ｐ型不純物拡散層１１をソース側のみに形成することである。その結果、チャネル内で不均一な不純物プロファイルを有しており、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い非対称な拡散層を、余分なマスク工程を行うことなく容易に形成することができる。さらに、７度以上の角度で第１導電型のイオン種を注入することによって、拡散層１１の厚さ（接合深さ）を、ソース拡散層２の厚さ（接合深さ）よりも小さく設定することができる。その結果、ソース拡散層２の直下部の半導体基板１の領域の不純物濃度が、非対称な濃度プロファイルを有する拡散層１１のソース側の不純物濃度よりも低くなる。本実施例では、ソース拡散層２の直下部の半導体基板１の領域における不純物濃度は、約１×１０¹⁷〜２×１０¹⁷ｃｍ^-3の範囲内にある。この製造方法によれば、図１の半導体装置を簡単に形成することができる。実施例１２図１２Ａから図１２Ｃは、本発明の第１２の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図１２Ａに示すように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、その上にゲート電極５として用いられる導電性膜を堆積し、多層膜を形成する。この多層膜の所定の部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５（ゲート長：０．１５μｍ）を形成する。本実施例では、ゲート酸化膜４の厚さは４ｎｍであり、ゲート電極５として用いられる導電膜は多結晶シリコンから形成している。その後、ゲート電極５をマスクとして用い、１０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを注入して、第２導電型（ｎ型）の第２のソース／ドレイン拡散層８を形成する。次に、図１２Ｂに示されるように、８０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設定して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを注入し、ｐ型不純物拡散層６をソース側のみに形成する。次に、図１２Ｃに示されるように、酸化膜を約８０ｎｍの厚さに堆積した後、異方性ドライエッチングにより、酸化膜がゲート電極５の側部にのみ残るように酸化膜を部分的に除去し、それによりゲート側壁（サイドウォールスペーサ）１２を形成する。その後、４０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約６× １０¹⁵ｃｍ^-2に設定して第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを注入してソース拡散層２及びドレイン拡散層３を形成する。本実施例の半導体装置の製造方法は、ゲート電極５をマスクとして用い、１０ＫｅＶの注入エネルギーを印加しながら、約１×１０¹⁴ｃｍ^-2に注入ドーズ量を設定して、第２導電型（ｎ型）のイオン種、例えば、ヒ素イオンを注入することによって第２導電型（ｎ型）の第２のソース／ドレイン拡散層８を形成する工程と、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、約１×１０¹³ｃｍ^-2に注入ドーズ量を設定し、注入角度を７度以上に設定して、ソース側から、第１導電型（ｐ型）の不純物イオン、例えばＢＦ₂イオンを注入することによってｐ型不純物拡散層６を形成する工程と、を含んでいることを特徴とする。図１５は、シミュレーションが行われた本実施例による半導体装置の製造工程中の不純物濃度プロファイルを解析することによって得られたプロセスシミュレーション結果を示す２次元断面図である。この結果から明らかなように、まず第１に、ｎ型ソース／ドレイン拡散層８を、ゲート電極５をマスクとして用い、１０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定してヒ素イオンを注入することによって形成すると、拡散層８の接合深さは約４０ｎｍになる。第１のｎ型ソース／ドレイン拡散層２及び３の接合深さは約１００ｎｍであるから、第２のｎ型ソース／ドレイン拡散層８からのチャネル方向への静電ポテンシャル曲線の広がりを、従来の装置と比べて十分に抑えることができ、短チャネル効果による閾値ポテンシャルの劣化に対して高い耐性を有するＭＯＳ型半導体装置を製造することができる。さらに、第２のn型ソース／ドレイン拡散層８の不純物濃度は１×１０¹⁹ｃｍ^- ³ 以上になる。不純物濃度がこのような値であると、寄生抵抗の低下を招くことなく、十分に低抵抗を有する第２のn型ソース／ドレイン拡散層８を形成することができる。図１５からさらに分かるように、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し、注入角度を７度以上に設定して、ｐ型の不純物イオン、例えばＢＦ₂イオンをソース側から注入することによって、閾値ポテンシャルを制御するためのｐ型不純物拡散層６を形成すると、ｐ型不純物拡散層６は、チャネル長方向に不均一な不純物濃度プロファイルを有するようになり、ソース側の不純物濃度がドレイン側の不純物濃度より高くなる。この結果をよりはっきりさせるために、図１６に、チャネルの表面領域における不純物プロファイルのシミュレーション結果を１次元的に示す。図１６に示すように、チャネルの表而領域において、第１導電型（ｐ型）のボロンイオンの濃度は、ソース側からドレイン側にかけて徐々に減少している。より具体的には、ソース側の不純物濃度は約４×１０¹⁷ｃｍ^-2であるのに対して、ドレインの端部の不純物濃度は約１×１０¹⁶ｃｍ^-3程度の低濃度である。第３の実施例で述べたように、非対称な濃度プロファイルを有しているこのような閾値ポテンシャル制御用のｐ型不純物拡散層は、ソース側での電界を増大し、電子の速度を増加させる。本実施例で形成される領域のようにクォータミクロン以下のオーダのサイズを有する領域では、電子の速度にオーバーシュートが起こり、ドレイン電流値や相互コンダクタンスを極端に増加させる。さらに、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し、注入角度を７度以上に設定して、ソース側からｐ型の不純物イオン、例えばＢＦ₂イオンを注入するイオン注入工程を行うことによって、閾値ポテンシャルを制御するためのｐ型不純物拡散層６が形成され得るだけではなく、第２のｎ型ソース／ドレイン拡散層８の下部に、一対のｐ型高濃度拡散層もまた形成され得る。そのｐ型高濃度拡散層の不純物濃度は、ソース側で１×１０¹⁸ｃｍ^-3以上で、ドレイン側で３×１０¹⁷ ｃｍ^-3以上である。これらのｐ型高濃度拡散層を形成することによって、第１のｎ型ソース／ドレイン拡散層２及び３からのチャネル方向への静電ポテンシャル曲線の広がりが効果的に抑制され、クォータミクロン以下のサイズを有する領域での短チャネル効果に対して高い耐性を有する半導体装置が実現される。さらに、第１のｎ型ソース／ドレイン拡散層２及び３の下部のｐ型不純物イオンの濃度は約１×１０¹⁷ｃｍ^-3程度で、ソースと基板との間の寄生接合容量は増大しない。本実施例の製造方法によると、従来のＬＤＣ構造を製造する方法で必要である付加的なマスク工程を行う必要はない。現時点で利用可能な半導体装置の製造方法において付加的なマスク工程が要求されれば、ＶＬＳＩの製造期間を長期化し、その製造コストを増大させる。しかしながら、本発明の製造方法によると、短期間に、より低いコストで、請求項３に記載の半導体装置を容易に製造することができる。本実施例では、ゲート電極５をマスクとして用いてｎ型不純物イオンを注入することによって第２のｎ型ソース／ドレイン拡散層８を形成した後に、ｐ型不純物イオンを注入することによってｐ型不純物拡散層６を形成する。しかしながら、本発明はこれに限定されるものではない。或いは、ゲート電極５をマスクとして用いてｐ型不純物イオンを注入することによってｐ型不純物拡散層６を形成した後に、ｎ型不純物イオンを注入することによって第２のｎ型ソース／ドレイン拡散層８を形成してもよい。実施例１３図１３Ａから図１３Ｃは、本発明の第１３の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図１３Ａに示すように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、その上にゲート電極５として用いられる導電性膜を堆積し、多層膜を形成する。この多層膜の所定の部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５を形成する。その後、ゲート電極５をマスクとして用い、８０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設定して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを注入して、ｐ型不純物拡散層１１を形成する。次に、図１３Ｂに示されるように、１０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設定して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンをソース側から注入する。その後、１０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約２×１０¹³ｃｍ^-2に設定し、注入角度を７度以上、例えば７度に設定して、ドレイン側から、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを注入する。これらのイオン注入工程を行うことによって、第２導電型（ｎ型）の第２のソース／ドレイン拡散層８を形成する。次に、図１３Ｃに示されるように、酸化膜を約８０ｎｍの厚さに堆積した後、異方性ドライエッチングによって、酸化膜がゲート電極５の側部のみに残るように酸化膜を部分的に除去し、それによりゲート側壁１２を形成する。その後、４０ＫｅＶの注入エネルギーを印加しながら、注入ドーズ量を約６×１０¹⁵ｃｍ^-2 に設定して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを注入して、ソース／ドレイン拡散層２及び３を形成する。本実施例の製造方法は、ゲート電極５をマスクとして用い、且つ注入角度を７度以上に設定して第２導電型のイオン種を注入することによって第２導電型の第２のソース／ドレイン拡散層８を形成する際に、ソース側からの不純物イオンの注入ドーズ量がドレイン側からの不純物イオンの注入ドーズ量よりも多く設定されていることを特徴としている。従って、第２導電型の第２のソース拡散層８のキャリア濃度が、第１導電型の非対称な拡散層１１の不純物濃度によって相殺されることなく、実効的に高濃度のソース拡散層８を形成することができる。従って、浅い接合深さを有する第２のソース拡散層においても、寄生抵抗が劣化しない。実施例１４図２３は、本発明の第１４の実施例のＭＯＳ型半導体装置を示す断面図である。図２３において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型（第２導電型）高濃度ソース拡散層であり、３は第１のｎ型高濃度ドレイン拡散層、４はゲート酸化膜であり、５はゲート電極であり、８ａは第２のｎ型高濃度ソース拡散層であり、８ｂは第２のｎ型高濃度ドレイン拡散層である。本実施例の半導体装置は、第２のｎ型ソース拡散層８ａ及び第２のドレイン拡散層８ｂの接合深さ（約４０〜５０ｎｍの範囲にある）が、第１のｎ型ソース／ドレイン拡散層２及び３の接合深さ（約１２０〜１５０ｎｍの範囲にある）よりも浅く形成されていることと、第２のｎ型ソース拡散層８ａのチャネル長方向の長さｌｓが、第２のｎ型ドレイン拡散層８ｂのチャネル方向の長さｌｄよりも短いことと、を特徴としている。本実施例では、長さｌｓは約０．０３μｍで、長さｌｄは約０．０５μｍである。第２のｎ型ソース拡散層８ａ及び第２のｎ型ドレイン拡散層８ｂの接合深さは第１のｎ型ソース／ドレイン拡散層２及び３の接合深さよりも浅いので、ソース／ドレイン拡散層からチャネル方向へのポテンシャル曲線の広がりが、効果的に抑制される。従って、従来のＬＤＣ又はＬＤＤ構造においてクォータミクロン以下のオーダのディメンジョンを有する領域で問題となる閾値ポテンシャルの劣化が、抑制される。一方、一般にＭＯＳ型半導体装置では、チャネル長を短くすると、チャネルの相互コンダクタンスはチャネル長に反比例して小さくなる。しかし、ソース／ドレイン拡散層の寄生抵抗はスケールダウンされず、小さくならない。従って、クォータミクロン以下のオーダの微細なサイズを有するＭＯＳ型半導体装置の電気特性及び駆動能力を向上させるためには、ソース／ドレイン拡散層の寄生抵抗を低減することが必要不可欠な課題である。ソース／ドレイン拡散層の寄生抵抗を決めるパラメータには、ソース／ドレイン拡散層の不純物濃度、ソース／ドレイン拡散層の接合深さ、ソース／ドレイン拡散層の長さ、並びにソース／ドレイン拡散層の幅が含まれる。本発明の実施例においては、ソース／ドレイン拡散層の長さが短くなるほど、ソース／ドレイン拡散層の寄生抵抗は小さくなる。一方、ソース拡散層の長さとドレイン拡散層の長さとの和は、短チャネル効果を抑制するためのファクターでもある。すなわち、クォータミクロン以下のオーダのサイズを有する領域で短チャネル効果を抑制するためには、ソース拡散層の長さｌｓとドレイン拡散層の長さｌｄとの和が、ある距離以上であることが必要である。ｌｓ＋ｌｄ＞２・ｌｍｉｎ回路特性を決定する飽和領域においては、従来の装置では、ドレインコンダクタンスが相互コンダクタンスよりも小さい。このため、飽和電流値及び相互コンダクタンスは、ソース拡散層の寄生抵抗だけに影響される。従って、ソース拡散層の長さを零にして且つドレイン拡散層の長さを２・ｌｍｉｎにすることで、最適解が得られる。ところが、クォータミクロン以下のオーダのサイズを有する領域に形成された装置では、ドレインコンダクタンスが、相互コンダクタンスに比べて無視できない。このため、ドレイン拡散層の寄生抵抗が、半導体装置の駆動能力にわずかに影響する。従って、クォータミクロン以下のオーダの微細なサイズを有するＭＯＳ型半導体装置において、ソース拡散層の長さｌｓとドレイン拡散層の長さｌｄとの和を一定に保ちながら、ソース拡散層の長さｌｓをできるだけ短くすることにより、短チャネル効果を抑制しながら、駆動能力を効果的に向上させることができる。本実施例では、第２のｎ型ソース拡散層８ａの長さｌｓが、第２のｎ型ドレイン拡散層８ｂの長さｌｄよりも短いため、第２のｎ型ソース拡散層８ａの寄生抵抗が、第２のｎ型ドレイン拡散層８ｂの寄生抵抗のレベルよりも低いレベルになる。従って、駆動能力を低下させることなく、短チャネル効果による閾値ポテンシャルの低下に対して高耐性を有するＭＯＳ型半導体装置を、クォータミクロン以下のオーダのサイズを有する領域で実現することができる。実施例１５図２４は、本発明の第１５の実施例によるＭＯＳ型半導体装置を示す断面図である。図２４において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型（第２導電型）の高濃度ソース拡散層であり、３は第１のｎ型の高濃度ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、８ａは第２のｎ型の高濃度ソース拡散層であり、８ｂは第２のｎ型の高濃度ドレイン拡散層である。本実施例の半導体装置が、図２３の（第１４の実施例の）半導体装置と異なる点は、ｐ型不純物拡散層６がチャネル長方向に不均一な濃度プロファイルを有し、且つ、ソース側の不純物濃度がドレイン側の不純物濃度よりも高い点である。図２４に示されているｐ型不純物拡散層６は、図１の半導体装置のｐ型不純物拡散層６と同じ機能を持つ。従って、本実施例の半導体装置は、図２３の半導体装置よりも高い駆動能力を示し、且つ、より高い信頼性で高速にて動作する。実施例１６図２５は、本発明の第１６の実施例による半導体装置を示す断面図である。図２５において、参照番号は以下のものを指している。１はｐ型（第１導電型）半導体基板であり、２は第１のｎ型（第２導電型）高濃度ソース拡散層であり、３は第１のｎ型高濃度ドレイン拡散層であり、４はゲート酸化膜であり、５はゲート電極であり、６はｐ型不純物拡散層であり、８ａは第２のｎ型高濃度ソース拡散層であり、８ｂは第２のｎ型高濃度ドレイン拡散層であり、９はｐ型高濃度拡散層である。本実施例の半導体装置が、図２４の半導体装置と異なる点は、ｐ型高濃度不純物拡散層９が第２のｎ型高濃度ソース／ドレイン拡散層８ａと８ｂとの下部に形成されていることである。従って、第７の実施例で説明したように、ソース／ドレイン拡散層からのポテンシャル曲線がチャネル方向へ広がるのを効果的に抑え、クォータミクロン以下のオーダのディメンジョンを有する領域にて問題となる閾値ポテンシャルの低下を、より一層抑制することができる。実施例１７図２６Ａ及び図２６Ｂは、本発明の第１７の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図２６Ａに示されるように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、ゲート電極５として使用される導電性膜をその上に堆積して、多層膜を形成する。多層膜の所定部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５を形成する。その後、ゲート電極５をマスクとして使用して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを、１０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定して注入し、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成する。次に、図２６Ｂに示されるように、酸化膜を約８０ｎｍに堆積し、異方性ドライエッチングにより、酸化膜がゲート電極５の側部のみに残るように酸化膜の一部を除去し、ゲート側壁１２を形成する。その後、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約６×１０¹⁵ｃｍ_- ² に設定し、且つ注入角度θを７度以上に設定して、ソース側からイオン注入し、これによって第１のｎ型ソース／ドレイン拡散層２及び３を形成する。本実施例の製造方法は、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入し、第１のｎ型ソース／ドレイン拡散層２及び３を形成することを特徴とする。このプロセスステップ中で、不純物イオンをソース側から７度以上の角度で注入することによって、第１のｎ型ソース／ドレイン拡散層２及び３が形成されるだけではなく、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂが、図２６Ｂに示されるように、第２のｎ型ソース拡散層８ａの長さｌｓが第２のｎ型ドレイン拡散層８ｂの長さｌｄよりも短くなるように形成される。この場合、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓによって制御され、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓとゲート電極５の高さと注入角度とで制御される。本実施例においては、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓに実質的に等しく約８０ｎｍであり、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓとゲート電極５の高さ（２５０ｎｍ）のｔａｎ（７°）との和、すなわち８０＋３０＝１１０ｎｍと等しくなる。すなわち、このプロセスステップを行うことによって、長さｌｓ及びｌｄは、高さＬｓ及び注入角度でそれぞれ独立に制御することができ、その結果、半導体装置は、より高い短チャネル効果耐性及びより高い駆動能力を示し得る。実施例１８図２７Ａから図２７Ｃは、本発明の第１８の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図２７Ａに示されるように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、ゲート電極５として使用される導電性膜をその上に堆積し、多層膜を形成する。次いで、多層膜の所定部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５を形成する。その後、ゲート電極５をマスクとして使用して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを、１０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定して注入し、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成する。次に、図２７Ｂに示されるように、側壁酸化膜を約８０ｎｍに堆積した後に、異方性ドライエッチングにより、酸化膜がゲート電極５の側部のみに残るように酸化膜の一部を除去し、ゲート側壁１２を形成する。その後、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約４×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入する。続いて、図２７Ｃに示されるように、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約２×１０¹⁵ｃｍ^-2に設定し且つ注入角度θを７度以上に設定して、ドレイン側からイオン注入する。このイオン注入工程を実施することによって、第１のｎ型ソース／ドレイン拡散層２及び３を形成する。本実施例の製造方法は、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約４×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入し、さらに、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量をソース側からの注入ドーズ量よりも少ない約２×１０¹⁵ｃｍ^-2に設定し、且つ注入角度を７度以上に設定して、ドレイン側からイオン注入し、第１のｎ型ソース／ドレイン拡散層２及び３を形成することを特徴とする。ソース側からのイオン注入のドーズ量がドレイン側からのイオン注入のドーズ量よりも多いので、第１のｎ型ソース拡散層２とゲート側壁１２との間のオーバラップ長は、第１のｎ型ドレイン拡散層３とゲート側壁１２のオーバラップ長よりも長くなる。その結果、第２のｎ型ソース拡散層８ａの長さｌｓが、第２のｎ型ドレイン拡散層８ｂの長さ１ｄよりも短く形成される。この場合、長さｌｓ及びｌｄは、ソース側からの注入ドーズ量とドレイン側からの注入ドーズ量とを別々の値に設定することで、それぞれを独立に制御され得る。現時点で利用可能な半導体製造技術によれば、イオン注入プロセスの間に注入ドーズ量を別々に設定することは、容易である。従って、注入ドーズ量を異なる値に設定しても、製造プロセスは複雑化されず、半導体の製造コストや時間は増大されない。なお、第１のｎ型ソース／ドレイン拡散層２及び３を形成するイオン注入工程は、逆の順番で行なっても良い。つまり、ソース側からのイオン注入を、ドレイン側からのイオン注入の後に行ってもよい。また、第２のｎ型ソース拡散層８ａの長さｌｓが第２のｎ型ドレイン拡散層８ｂの長さｌｄよりも短く形成される限りは、異なる注入角度を使用し得る。実施例１９図２８Ａから図２８Ｃは、本発明の第１９の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図２８Ａに示されるように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、ゲート電極５となる導電性膜をその上に堆積し、多層膜を形成する。次いで、前記多層膜の所定の位置を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまでエッチングし、ゲート電極５を形成する。本実施例において、ゲート酸化膜４の厚さは４ｎｍであり、ゲート電極５のゲート長は０．１５μｍである。その後、ゲート電極５をマスクとして使用して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを、１０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定してイオン注入し、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成する。次に、図２８Ｂに示されるように、ゲート電極５をマスクとして使用して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを、８０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し且つ注入角度θを７度以上に設定して、ソース側からイオン注入して、ｐ型不純物拡散層６を形成する。その後に、図２８Ｃに示されるように、側壁酸化膜を約８０ｎｍに堆積し、異方性ドライエッチングにより、酸化膜がゲート電極５の側部のみに残るように酸化膜の一部を除去して、ゲート側壁１２を形成する。次いで、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度θを７度以上に設定して、ソース側からイオン注入する。このイオン注入工程を実施することによって、第１のｎ型ソース／ドレイン拡散層２及び3が形成される。本実施例の製造方法では、ゲート電極５の形成後に、ゲート電極５をマスクとして使用して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを、８０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入し、ｐ型不純物拡散層６を形成することを特徴とする。ゲート電極５をマスクとして使用して７度以上の角度でソース側からイオン注入することで、チャネル内のｐ型不純物拡散層６の不純物濃度プロファイルが、チャネル長方向に不均一になり、濃度がソース側でより高く且つドレイン側でより低くなる。本実施例の製造条件では、チャネル内のｐ型不純物拡散層６の不純物濃度プロファイルは、図１６に示した濃度プロファイルに、実質的に等しい。すなわち、ソース側の濃度はおよそ３× １０¹⁷ｃｍ^-3であり、ドレイン側の濃度はおよそ１×１０¹⁶ｃｍ^-3である。このような不純物プロファイルを有するＭＯＳ型半導体装置では、第３の実施例で述べたように、ソース側の静電ポテンシャルが上昇して電界が増加し、電子の速度が上昇する。特に、クオータミクロン以下のオーダの大きさを有する領域に形成されるＭＯＳ型半導体装置では、電子の速度が１×１０⁷ｃｍ／ｓを越えて、速度オーバーシュートを起こす。その結果、従来のＭＯＳ型半導体装置に比べて、電流値や駆動能力が大幅に改善される。本実施例の製造方法は、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加して、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入し、第１のｎ型ソース／ドレイン拡散層２及び３を形成することを、さらに特徴とする。この工程を行うことによって、第１のｎ型ソース／ドレイン拡散層２及び３を形成すると同時に、図２８Ｃに示されるように第２のｎ型ソース拡散層８ａの長さｌｓが第２のｎ型ドレイン拡散層８ｂの長さｌｄよりも短くなるように、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂが形成される。この場合、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓと注入角度とで制御され、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓ、ゲート電極５の高さ、及び注入角度で制御される。本実施例においては、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓより短い約５０ｎｍであり、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓとゲート電極５の高さ（２５０ｎｍ）のｔａｎ（７°）との和、すなわち８０＋３０＝１１０ｎｍと等しくなる。一方、垂直にイオン注入することで第１のｎ型ソース／ドレイン拡散層２及び３を形成した場合は、第２のｎ型ソース拡散層８ａの長さｌｓはゲート側壁１２の膜厚Ｌｓとほぼ等しく、８０ｎｍになる。従って、本実施例の第２のｎ型ソース拡散層８ａの寄生抵抗は、垂直イオン注入によって形成される第２のｎ型ソース拡散層の寄生抵抗の５／８に低減される。クオータミクロン以下のオーダの大きさを有する領域に形成されるＭＯＳ型半導体装置では、ソース拡散層の寄生抵抗は、電流値や駆動能力の劣化を引き起こす。特に本実施例のようにソース側にｐ型高濃度不純物拡散層６が形成される場合、ソース拡散層の寄生抵抗が増加する。従って、本実施例では第２のｎ型ソース拡散層８ａの寄生抵抗が低減するので、クオータミクロン以下の大きさを有する領域に形成されるＭＯＳ型半導体装置の電流値や駆動能力が、大幅に改善され得る。なお、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成するイオン注入工程とｐ型不純物拡散層６を形成するイオン注入工程とは、逆の順番で実施され得る。実施例２０図２９Ａから図２９Ｃは、本発明の第２０の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図２９Ａに示されるように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、ゲート電極５となる導電性膜をその上に堆積し、多層膜を形成する。多層膜の所定部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５を形成する。本実施例において、ゲート酸化膜４の厚さは４ｎｍであり、ゲート電極５のゲート長は０．１５μｍである。その後、ゲート電極５をマスクとして使用して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを、１０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定してイオン注入し、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成する。次に、図２９Ｂに示されるように、ゲート電極５をマスクとして使用して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを、８０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹³ｃｍ^-2に設定してイオン注入し、第２導電型のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部に、ｐ型高濃度拡散層９を形成する。次に、図２９Ｃに示されるように、酸化膜を約８０ｎｍに堆積し、異方性ドライエッチングにより、酸化膜がゲート電極５の側部のみに残るように、酸化膜の一部を除去して、ゲート側壁１２を形成する。その後、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度θを７度以上に設定して、ソース側から注入する。このイオン注入工程を行うことによって、第１のｎ型ソース／ドレイン拡散層２及び３を形成する。本実施例の製造方法は、ゲート電極５の形成後に、ゲート電極５をマスクとして使用して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを、８０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹³ｃｍ^-2に設定してイオン注入し、第２導電型のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部に、ｐ型高濃度拡散層９を形成することを特徴とする。本実施例のプロセス条件下でｐ型高濃度拡散層９を製造した場合、ｐ型高濃度拡散層９のピーク濃度は１×１０¹⁸ｃｍ^-3以上になる。クオータミクロン以下の大きさを有する領域に形成されたＭＯＳ型半導体装置では、短チャネル効果による閾値ポテンシャルの低下が大きな課題である。ところが、本実施例においては、１×１０¹⁸ｃｍ^-3 以上の濃度を有するｐ型高濃度拡散層９が第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部に形成されるため、ソース／ドレイン拡散層２及び３からの静電ポテンシャル曲線のチャネル方向への広がりを抑制し、短チャネル効果による閾値ポテンシャルの低下を、効果的に防ぐことができる。さらに、第２のｎ型ソース／ドレイン拡散層８ａと８ｂとの間のチャネル領域へは、ｐ型イオンを拡散させないため、半導体装置の駆動能力を劣化させることはない。本実施例の製造方法はまた、ゲート電極５とゲート側壁１２とをマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入し、第１のｎ型ソース／ドレイン拡散層２及び３を形成することも、特徴とする。この工程を実施することによって、第１のｎ型ソース／ドレイン拡散層２及び３が形成されるだけではなく、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂが、図２９Ｃに示されるように第２のｎ型ソース拡散層８ａの長さｌｓが第２のｎ型ドレイン拡散層８ｂの長さｌｄよりも短くなるように、形成される。この時、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓと注入角度とによって制御され、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓ、ゲート電極５の高さ、及び注入角度で制御される。本実施例においては、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓより短い、すなわち５０ｎｍであって、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓとゲート電極５の高さ（２５０ｎｍ）のｔａｎ（７°）との和、すなわち８０＋３０＝１１０ｎｍと等しくなる。一方、垂直にイオン注入することで第１のｎ型ソース／ドレイン拡散層２及び３を形成した場合は、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓとほぼ等しく８０ｎｍになる。従って、本実施例の第２のｎ型ソース拡散層８ａの寄生抵抗は、垂直イオン注入の第２のｎ型ソース拡散層の寄生抵抗の５／８に低減される。クオータミクロン以下のオーダの大きさを有する領域に形成されるＭＯＳ型半導体装置では、ソース拡散層の寄生抵抗は、電流値や駆動能力の劣化を引き起こす。特に本実施例のように、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部にｐ型高濃度不純物拡散層９が形成される場合、ソース／ドレイン拡散層の寄生抵抗が増加する。従って、本実施例の第２のｎ型ソース拡散層８ａの寄生抵抗の低減効果は、クオータミクロン以下の大きさを有する領域に形成されるＭＯＳ型半導体装置の電流値や駆動能力を、大幅に改善する。なお、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成するイオン注入工程とｐ型高濃度拡散層９を形成するイオン注入工程とは、逆の順番で実施され得る。実施例２１図３０Ａから図３０Ｃは、本発明の第２１の実施例による半導体装置を製造するための各プロセスステップを示す断面図である。まず、図３０Ａに示されるように、（ｐ型）半導体基板１の一主面にゲート酸化膜４を形成し、ゲート電極５として用いられる導電性膜をその上に堆積し、多層膜を形成する。次いで、多層膜の所定部分を、フォトリソグラフィ及び異方性エッチングによりゲート酸化膜４が露出するまで選択的にエッチングし、ゲート電極５を形成する。本実施例において、ゲート酸化膜４の厚さは、４ｎｍである。ゲート電極５として用いられる導電性膜は多結晶シリコンからなり、ゲート電極５のゲート長は０．１５μｍである。その後、ゲート電極５をマスクとして使用して、第２導電型（ｎ型）の不純物イオン、例えば、ヒ素イオンを、１０ＫｅＶの注入エネルギーを印加し且つ注入ドーズ量を約１×１０¹⁴ｃｍ^-2に設定してで注入し、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成する。次に、図３０Ｂに示されるように、ゲート電極５をマスクとして使用して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを、８０ＫｅＶの注入エネルギーを印加して、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し且つ注入角度θを７度以上に設定して、ソース側から注入し、ｐ型不純物拡散層６を形成すると同時に、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部に、ｐ型高濃度拡散層９を形成する。次いで、図３０Ｃに示されるように、側壁酸化膜を約８０ｎｍに堆積し、異方性ドライエッチングにより、酸化膜がゲート電極５の側部のみに残るように酸化膜の一部を除去し、それによってゲート側壁１２を形成する。その後、ゲート電極５とゲート側壁１２をマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加して、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入する。このイオン注入工程を行うことによって、第１のｎ型ソース／ドレイン拡散層２及び３を形成する。本実施例の製造方法は、ゲート電極５の形成後に、ゲート電極５をマスクとして使用して、第１導電型（ｐ型）の不純物イオン、例えば、ＢＦ₂イオンを、８０ＫｅＶの注入エネルギーを印加し、注入ドーズ量を約１×１０¹³ｃｍ^-2に設定し且つ注入角度を７度以上に設定して、ソース側からイオン注入し、ｐ型不純物拡散層６を形成することを特徴とする。ゲート電極５をマスクとして使用して、７度以上の角度でソース側から不純物イオンを注入することで、チャネル内のｐ型不純物拡散層６の不純物濃度のプロファイルはチャネル長方向に不均一になり、ソース側の濃度が高くドレイン側の濃度が低くなる。本実施例の製造条件では、チャネル内のｐ型不純物拡散層６の不純物濃度のプロファイルは、図１６に示した濃度プロファイルとほぼ等しい。すなわち、ソース側の濃度は約３×１０¹⁷ ｃｍ^-3であり、ドレイン側の濃度は約１×１０¹⁶ｃｍ^-3である。このような不純物プロファイルを有するＭＯＳ型半導体装置では、第３の実施例で述べたように、ソース側の静電ポテンシャルが上昇して電界が増加し、電子の速度が上昇する。特に、クオータミクロン以下のオーダのサイズを有する領域に形成されたＭＯＳ型半導体装置では、電子の速度が１×１０⁷ｃｍ／ｓを越えて、速度オーバーシュートを起こす。その結果、従来のＭＯＳ型半導体装置に比べて、電流値や駆動能力が大幅に改善される。さらに、このイオン注入工程を行うことによって、ｐ型不純物拡散層６を形成すると同時に、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部に、ｐ型高濃度拡散層９を形成する。図１５の不純物濃度プロファイルの２次元断面図が示すように、本実施例のプロセス条件でｐ型高濃度拡散層９を製造した場合、ｐ型高濃度拡散層９のピーク濃度は１×１０¹⁸ｃｍ^-3以上になる。クオータミクロン以下の大きさを有する領域に形成されるＭＯＳ型半導体装置では、短チャネル効果による閾値ポテンシャルの低下が大きな課題である。ところが、本実施例においては、１×１０¹⁸ｃｍ^-3以上の濃度を有するｐ型高濃度拡散層９が第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部に形成されるため、ソース／ドレイン拡散層２及び３からの静電ポテンシャル曲線のチャネル方向への広がりが抑制され、短チャネル効果による閾値ポテンシャルの低下を効果的に防ぐことができる。本実施例の製造方法はまた、ゲート電極５とゲート側壁１２をマスクとして使用して、第２導電型の不純物イオン、例えば、ヒ素イオンを、４０ＫｅＶの注入エネルギーを印加して、注入ドーズ量を約６×１０¹⁵ｃｍ^-2に設定し且つ注入角度を７度以上に設定してソース側から注入し、第１のｎ型ソース／ドレイン拡散層２及び３を形成することも、特徴とする。この工程を行うことによって、第１のｎ型ソース／ドレイン拡散層２及び３のみならず、第２のｎ型ソース拡散層８ａの長さｌｓが第２のｎ型ドレイン拡散層８ｂの長さｌｄよりも短くなるように、第２のｎ型ソース拡散層８ａ及び８ｂが形成される。この場合、第２のｎ型ソース拡散層８ａの長さｌｓはゲート側壁１２の膜厚Ｌｓと注入角度とで制御され、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓとゲート電極５の高さ、及び注入角度で制御される。本実施例においては、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓより短い約５０ｎｍであり、第２のｎ型ドレイン拡散層８ｂの長さｌｄは、ゲート側壁１２の膜厚Ｌｓとゲート電極５の高さ（２５０ｎｍ）のｔａｎ（７°）との和、すなわち、８０＋３０＝１１０ｎｍである。一方、垂直にイオン注入することで第１のｎ型ソース／ドレイン拡散層２及び３を形成した場合は、第２のｎ型ソース拡散層８ａの長さｌｓは、ゲート側壁１２の膜厚Ｌｓとほぼ等しく約８０ｎｍになる。従って、本実施例の第２のｎ型ソース拡散層８ａの寄生抵抗は、垂直イオン注入によって形成される第２のｎ型ソース拡散層の寄生抵抗の５／８に低減される。クオータミクロン以下のオーダの大きさを有する領域に形成されるＭＯＳ型半導体装置では、ソース拡散層の寄生抵抗は、電流値や駆動能力の劣化を引き起こす。特に本実施例のように、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂの下部にｐ型高濃度不純物拡散層９が形成される場合、ソース／ドレイン拡散層の寄生抵抗が増加する。従って、本実施例の第２のｎ型ソース拡散層８ａの寄生抵抗が低減されるので、クオータミクロン以下の大きさを有する領域に形成されるＭＯＳ型半導体装置の電流値や駆動能力が、大幅に改善される。なお、第２のｎ型ソース／ドレイン拡散層８ａ及び８ｂを形成するイオン注入工程とｐ型高濃度拡散層９を形成するイオン注入工程とは、逆の順序で行れ得る。実施例２２図３１は、本発明の第２２の実施例による半導体装置を示す断面図である。この半導体装置は、第１導電型半導体基板１の一主面に形成された絶縁膜１０と、絶縁膜１０の上に形成された第１導電型エピタキシャル半導体層と、エピタキシャル半導体層の一主面に形成された第２導電型の高濃度ソース拡散層２と、ソース拡散層から所定距離だけ離れて、エピ基板１の一主面に形成された第２導電型の高濃度ドレイン拡散層３と、ソース拡散層２とドレイン拡散層３との間の一主面にゲート酸化膜を介して設けられたゲート電極と、エピタキシャル半導体層内に形成されて、ソース拡散層２及びドレイン拡散層３との間に位置するチャネル領域と、チャネル領域内に形成されて、チャネル長方向に不均一な不純物濃度プロファイルを有し、ソース側の不純物濃度がドレイン側の不純物濃度より高い第１導電型の拡散層６と、を備えている。この半導体装置は、ソース拡散層２の下部とドレイン拡散層３の下部とが絶縁膜１０に達していることを特徴とする。そのため、ソース拡散層と基板との間の接合容量、及びドレイン拡散層と基板との間の接合容量が、小さい。従って、高速な半導体装置が得られ得る。上記の第１〜第２２の実施例では、ｎ型チャネルのＭＯＳ型半導体装置に適用されるものとして、本発明が説明されている。しかし、本発明はこれに限定されるものではなく、ｐ型チャネルのＭＯＳ型半導体装置にも適用可能である。また、ゲート酸化膜を有するＭＯＳ型半導体装置に適用されるものとして、本発明が説明されてきている。しかし、ゲート酸化膜をゲート絶縁膜と置き換えてもよい。従って、記載における「ＭＯＳ型」半導体装置は、金属−酸化物−半導体トランジスタだけではなく、金属−絶縁体−半導体トランジスタも含み得る。産業上の利用可能性本発明によると、クォータミクロン以下のオーダの大きさを有する領域に装置を形成するためのＶＬＳＩ技術における様々な要望を満たすように、低消費電力で高速動作し得て、短チャネル効果を抑制し得て、且つホットキャリア効果によって生じる劣化に対する耐性が高い、高信頼性の高性能半導体装置が提供される。さらに、本発明による半導体装置の製造方法は、上記のタイプの半導体装置の効果的で高精度な製造を可能にする方法であり、その工業的価値は極めて高い。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，ＫＲ，ＵＳ【要約の続き】

Claims

【特許請求の範囲】１．第１導電型の半導体基板と、該半導体基板の主面領域に形成された第２導電型の第１のソース拡散層と、該半導体基板の該主面領域に形成され、該第１のソース拡散層から離れている第２導電型の第１のドレイン拡散層と、該半導体基板内に形成され、該第１のソース拡散層と該第１のドレイン拡散層との間に位置するチャネル領域と、該チャネル領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該チャネル領域内に形成され、且つチャネル長方向に沿って不均一な不純物濃度プロファイルを持つ、第１導電型の単一の不純物拡散層であって、該第１のソース拡散層に隣接する領域の不純物濃度が該第１のドレイン拡散層に近い領域の不純物濃度よりも高い、第１導電型の単一の不純物拡散層と、を備えており、該第１のソース拡散層の直下における該半導体基板の不純物濃度が、該第１導電型の不純物拡散層のソース側の不純物濃度よりも低い、ＭＯＳ型半導体装置。２．前記第１導電型の不純物拡散層は、前記チャネル領域の表面領域に設けられた第１導電型の表面拡散層を備える、請求項１に記載のＭＯＳ型半導体装置。３．前記チャネル領域の両端部に形成された１対の第２導電型の第２のソース／ドレイン拡散層をさらに備えており、該一対の第２導電型の第２のソース／ドレイン拡散層は、１×１０¹⁹ｃｍ^-3以上の不純物濃度を持ち、該第１のソース／ドレイン拡散層の接合深さよりも浅い接合深さを持つ、請求項１に記載のＭＯＳ型半導体装置。４．前記チャネル領域の両端部に形成された１対の第２導電型の第２のソース／ドレイン拡散層をさらに備えており、該一対の第２導電型の第２のソース／ドレイン拡散層は、１×１０¹⁹ｃｍ^-3以上の不純物濃度を持ち、該第１のソース／ドレイン拡散層の接合深さよりも浅い接合深さを持つ、請求項２に記載のＭＯＳ型半導体装置。５．前記第１のソース／ドレイン拡散層は、それぞれ、前記ゲート電極の両端部の下の領域まで延びている、請求項３に記載のＭＯＳ型半導体装置。６．前記第１のソース／ドレイン拡散層は、それぞれ、前記ゲート電極の両端部の下の領域まで延びている、請求項４に記載のＭＯＳ型半導体装置。７．前記第２のソース／ドレイン拡散層の下に形成され、前記第１のソース拡散層の側部及び前記第１のドレイン拡散層の側部にそれぞれ接する１対の第１導電型の不純物拡散層をさらに備える、請求項３に記載のＭＯＳ型半導体装置。８．前記第２のソース／ドレイン拡散層の下に形成され、前記第１のソース拡散層の側部及び前記第１のドレイン拡散層の側部にそれぞれ接する１対の第１導電型の不純物拡散層をさらに備える、請求項４に記載のＭＯＳ型半導体装置。９．第１導電型の半導体基板の上に第１の絶縁膜、及びゲート電極として使用される導電性膜を順次堆積し、それによって多層膜を形成する工程と、該多層膜の所定部分を、該第１の絶縁膜が露出するまで選択的にエッチングし、それによって該ゲート電極を形成する工程と、第１導電型のイオン種を該ゲート電極をマスクとして使用してイオン注入し、それによって閾値ポテンシャルを制御する単一の拡散層を形成する工程と、を包含する、ＭＯＳ型半導体装置の製造方法。１０．前記イオン種は、前記イオン注入工程において、前記半導体基板の主面に垂直な直線とチャネル長方向に延びる直線とを含む平面に平行で、且つ、該半導体基板の該主面に垂直な該直線に対して７度以上傾いた方向で、該半導体基板に注入される、請求項９に記載のＭＯＳ型半導体装置の製造方法。１１．前記イオン種は、前記イオン注入工程において、前記半導体基板の主面に垂直な直線とチャネル長方向に延びる直線とを含む平面に平行で、且つ、該半導体基板の該主面に垂直な該直線に対して７度以上傾いた方向で、該半導体基板に注入され、それによって、閾値ポテンシャルを制御するための前記拡散層の不純物濃度を該チャネル長方向に沿って不均一にする、請求項９に記載のＭＯＳ型半導体装置の製造方法。１２．前記ゲート電極をマスクとして使用して第２導電型のイオン種を注入し、それによって第２導電型の第２のソース／ドレイン拡散層を形成する工程と、前記半導体基板及び該ゲート電極の上に第２の絶縁膜を堆積させる工程と、該ゲート電極の側面に該第２の絶縁膜が残るように該第２の絶縁膜を異方性エッチングする工程と、該ゲート電極及び該第２の絶縁膜をマスクとして使用して第２導電型のイオン種を注入し、それによって第２導電型の第１のソース／ドレイン拡散層を形成する工程と、を包含する、請求項１１に記載のＭＯＳ型半導体装置の製造方法。１３．前記ゲート電極をマスクとして使用し、前記半導体基板の主面に垂直でチャネル長方向に平行であって且つ該半導体基板の該主面に垂直な直線に対して７度以上傾いた方向で、第１導電型のイオン種を該半導体基板に注入して、それによって、閾値ポテンシャルを制御するための第１導電型の非対称拡散層を形成する工程と、該半導体基板の該主面に垂直で該チャネル長方向に平行であって且つ該半導体基板の該主面に垂直な直線に対して７度以上傾いた方向で、第２導電型のイオン種を該半導体基板に注入して、それによって、第２導電型の第２のソース／ドレイン拡散層を形成する工程と、該半導体基板及び該ゲート電極の上に第２の絶縁膜を堆積する工程と、該ゲート電極の側面に該第２の絶縁膜が残るように該第２の絶縁膜を異方性エッチングする工程と、該ゲート電極及び該第２の絶縁膜をマスクとして使用して第２導電型のイオン種を注入し、それによって、該第２のソース／ドレイン拡散層の接合深さよりも深い接合深さを有する第２導電型の第１のソース／ドレイン拡散層を形成する工程と、を包含しており、該第２のソース／ドレイン拡散層を形成する該イオン注入工程は、ソース側からの注入ドーズ量がドレイン側からの注入ドーズ量よりも多くなって、該第２のソース／ドレイン拡散層が非対称な濃度プロファイルを有するように、実施される、請求項１１に記載のＭＯＳ型半導体装置の製造方法。１４．第１導電型の半導体基板と、該半導体基板の主面領域に形成された第２導電型の第１のソース拡散層と、該半導体基板の該主面領域に形成され、該第１のソース拡散層から離れている第２導電型の第１のドレイン拡散層と、該半導体基板内に形成され、該第１のソース拡散層と該第１のドレイン拡散層との間に位置するチャネル領域と、該チャネル領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該第１のソース拡散層と該第１のドレイン拡散層との間に形成され、該第１のソース拡散層及び該半導体基板の該主面に接し、且つ該第１のソース拡散層の接合深さよりも浅い接合深さを有する、第２導電型の第２のソース拡散層と、該第１のソース拡散層と該第１のドレイン拡散層との間に形成され、該第１のドレイン拡散層及び該半導体基板の該主面に接し、且つ該第１のドレイン拡散層の接合深さよりも浅い接合深さを有する、第２導電型の第２のドレイン拡散層と、を備えており、該第２導電型の第２のソース拡散層のチャネル長方向に沿った長さは、該第２導電型の第２のドレイン拡散層のチャネル長方向に沿った長さよりも短い、ＭＯＳ型半導体装置。１５．第２導電型の前記第２のソース拡散層及び前記第２のドレイン拡散層の不純物濃度は、１×１０¹⁹ｃｍ^-3以上である、請求項１４に記載のＭＯＳ型半導体装置。１６．前記チャネル領域内に形成され、チャネル長方向に沿って不均一な不純物濃度プロファイルを持つ第１導電型の不純物拡散層であって、前記第１のソース拡散層に隣接する部分の不純物濃度が前記第１のドレイン拡散層により近い部分の不純物濃度よりも高い、第１導電型の不純物拡散層をさらに備えており、該第１のソース拡散層の直下における該半導体基板の不純物濃度が、該第１導電型の拡散層のソース側の不純物濃度よりも低い、請求項１４に記載のＭＯＳ型半導体装置。１７．前記第２のソース／ドレイン拡散層の下に形成され、前記第１のソース拡散層の側部及び前記ドレイン拡散層の側部にそれぞれ接する１対の第１導電型の不純物拡散層をさらに備える、請求項１４に記載のＭＯＳ型半導体装置。１８．第１導電型の半導体基板の上に第１の絶縁膜、及びゲート電極として使用される導電性膜を順次堆積し、それによって多層膜を形成する工程と、該多層膜の所定部分を、該第１の絶縁膜が露出するまで選択的にエッチングし、それによって該ゲート電極を形成する工程と、第２導電型のイオン種を該ゲート電極をマスクとして使用してイオン注入し、それによって第２導電型の第１のソース／ドレイン拡散層を形成する工程と、該ゲート電極の側面にサイドウォールスペーサを形成する工程と、該ゲート電極と該サイドウォールスペーサとをマスクとして使用して、該半導体基板の主面に垂直な直線とチャネル長方向に延びる直線とを含み且つ該半導体基板の該主面に垂直な該直線に対して７度以上傾いている平面内において、該半導体基板にソース側から第２導電型のイオン種をイオン注入し、それによって該第１のソース／ドレイン拡散層の接合深さよりも深い接合深さを有する第２導電型の第２のソース／ドレイン拡散層を形成し、該第２導電型の第２のソース拡散層の該チャネル長方向の長さを該第２導電型の第２のドレイン拡散層の該チャネル長方向の長さよりも短くする、工程と、を包含する、ＭＯＳ型半導体装置の製造方法。１９．前記ゲート電極と前記サイドウォールスペーサとをマスクとして使用して、前記半導体基板の前記主面に垂直な直線とチャネル長方向に延びる直線とを含み且つ該半導体基板の該主面に垂直な該直線に対して７度以上傾いている平面内において、該半導体基板にドレイン側から第２導電型のイオン種をイオン注入する工程をさらに包含しており、前記ソース側からのイオン注入ドーズ量が、該ドレイン側からのイオン注入ドーズ量よりも多い、請求項１８に記載のＭＯＳ型半導体装置の製造方法。２０．前記ゲート電極を形成する工程の実行後であって前記サイドウォールペーサを形成する工程の実行前において、該ゲート電極をマスクとして使用して、前記半導体基板の前記主面に垂直な直線とチャネル長方向に延びる直線とを含み且つ該半導体基板の該主面に垂直な該直線に対して７度以上傾いている平面内において、該半導体基板にソース側から第１導電型のイオン種をイオン注入することにより、不純物濃度が該チャネル長方向に沿って不均一である拡散層を形成する、請求項１８に記載のＭＯＳ型半導体装置の製造方法。２１．前記ゲート電極を形成する工程の実行後であって前記サイドウォールスペーサを形成する工程の実行前において、前記ゲート電極をマスクとして使用して第１導電型のイオン種をイオン注入し、それによって浅い接合深さを有する前記第１のソース／ドレイン拡散層の下部に第１導電型の拡散層を形成する、請求項１８に記載のＭＯＳ型半導体装置の製造方法。２２．フォトリソグラフィ及び異方性エッチングにより前記第１の絶縁膜が露出するまでエッチングして前記ゲート電極を形成する工程の実行後に、該ゲート電極をマスクとして使用して、前記半導体基板の前記主面に垂直で前記チャネル長方向に平行で且つ該半導体基板の該主面に垂直な直線に対して７度以上傾いている平面内において、該半導体基板にソース側から第１導電型のイオン種をイオン注入する工程を実行し、不純物濃度が該チャネル長方向に非対称である閾値ポテンシャルを制御する拡散層と浅い接合深さを有する前記第１のソース／ドレイン拡散層の下の第２導電型の拡散層とを同時に形成する、請求項１８に記載のＭＯＳ型半導体装置の製造方法。２３．第１導電型の半導体層と、該半導体層を支持する基板と、該半導体層の主面領域に形成された第２導電型のソース拡散層と、該半導体層の該主面領域に形成され、該ソース拡散層から離れている第２導電型のドレイン拡散層と、該半導体層内に形成され、該ソース拡散層と該ドレイン拡散層との間に位置するチャネル領域と、該チャネル領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該チャネル領域内に形成され、チャネル長方向に沿って不均一な不純物濃度プロファイルを持つ第１導電型の単一の不純物拡散層であって、該ソース拡散層に隣接する部分の不純物濃度が該ドレイン拡散層に隣接する部分の不純物濃度よりも高い、第１導電型の単一の不純物拡散層と、を備えており、該ソース拡散層の直下における該半導体層の不純物濃度が、該第１導電型の拡散層のソース側の不純物濃度よりも低い、ＭＯＳ型半導体装置。２４．前記基板が絶縁性表面を有する基板である、請求項２３に記載のＭＯＳ型半導体装置。２５．前記基板は、その表面に絶縁膜を半導体基板であり、前記半導体層は、該半導体基板の該表面の該絶縁膜の上に形成されたエピタキシャル層から形成されている、請求項２４に記載のＭＯＳ型半導体装置。