JPH04186732A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04186732A JPH04186732A JP2313875A JP31387590A JPH04186732A JP H04186732 A JPH04186732 A JP H04186732A JP 2313875 A JP2313875 A JP 2313875A JP 31387590 A JP31387590 A JP 31387590A JP H04186732 A JPH04186732 A JP H04186732A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- insulating film
- gate electrode
- side wall
- sidewall oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
Landscapes
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ等のＬＳＩにおけるＭＯＳトランジスタ
や横型バイポーラトランジスタに関する。
や横型バイポーラトランジスタに関する。
従来の装置は、ＭＯＳＦＥＴ等に使われているＬＤＤ（
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造である
。これはゲート電極を形成した後、ＮＭＯ３では不純物
濃度の低いｎ層をゲートの両脇に設けた後、側壁酸化膜
を形成しこの側壁酸化膜をマスクとし不純物濃度の高い
ｎ層を設ける。このことによりゲートとドレインの間に
不純物濃度の低いｎ層を形成しトレイン側の電界緩和に
用いられてきた。
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造である
。これはゲート電極を形成した後、ＮＭＯ３では不純物
濃度の低いｎ層をゲートの両脇に設けた後、側壁酸化膜
を形成しこの側壁酸化膜をマスクとし不純物濃度の高い
ｎ層を設ける。このことによりゲートとドレインの間に
不純物濃度の低いｎ層を形成しトレイン側の電界緩和に
用いられてきた。
また、横型バイポーラトランジスタの構造はＭＯＳＦＥ
Ｔと類似しているためＭＯＳＦＥＴのＬＤＤ構造で使わ
れていたサイドウオール（側壁酸化膜）を利用してエミ
ッタ領域とコレクタ領域はベース電極とそれに付随する
側壁酸化膜で自己整合的に形成していた。この方法でエ
ミッタとベースからコレクタまでの距離を制御し耐圧の
向上が図られた。
Ｔと類似しているためＭＯＳＦＥＴのＬＤＤ構造で使わ
れていたサイドウオール（側壁酸化膜）を利用してエミ
ッタ領域とコレクタ領域はベース電極とそれに付随する
側壁酸化膜で自己整合的に形成していた。この方法でエ
ミッタとベースからコレクタまでの距離を制御し耐圧の
向上が図られた。
同じ目的で、ベース電極からコレクタ領域を遠ざけるた
め側壁酸化膜の変わりにレジストをマスクとしてコレク
タ領域を形成しベース電極からコレクタ領域の距離を制
御していた。
め側壁酸化膜の変わりにレジストをマスクとしてコレク
タ領域を形成しベース電極からコレクタ領域の距離を制
御していた。
〔発明が解決しようとする課題〕
上記従来装置のＭＯＳＦＥＴに使われているＬＤＤ構造
はドレイン側の電解緩和をするため側壁酸化膜を広げる
ことで達成されていた。しかし、それと同時にソース側
の側壁酸化膜も拡がってしまい、ソース側の抵抗が大き
いことで起こっている電流損失を考慮していなかった。
はドレイン側の電解緩和をするため側壁酸化膜を広げる
ことで達成されていた。しかし、それと同時にソース側
の側壁酸化膜も拡がってしまい、ソース側の抵抗が大き
いことで起こっている電流損失を考慮していなかった。
本発明の目的はＭＯＳＦＥＴのドレイン側の電界緩和効
果を妨げることなくソース側の抵抗を低減する。
果を妨げることなくソース側の抵抗を低減する。
即ちドレイン側の側壁酸化膜は変えることなくソース側
の側壁酸化膜の大きさを変えることでＭＯＳＦＥＴの性
能を向上させ高速化を図ることである。
の側壁酸化膜の大きさを変えることでＭＯＳＦＥＴの性
能を向上させ高速化を図ることである。
また横型バイポーラトランジスタに於いてもコレクタ領
域を形成する際、ＭＯＳＦＥＴに使われているＬＤＤ構
造の側壁酸化膜を使用し、この長さによって形成される
領域が決定されていた。しかし、ＭＯＳＦＥＴと同様に
両側が広がってしまう点について配慮がされておらず、
耐圧を向上させるためコレクタ領域をベース電極から遠
ざけようとするとエミッタ側の側壁酸化膜も広がってし
まっていた。
域を形成する際、ＭＯＳＦＥＴに使われているＬＤＤ構
造の側壁酸化膜を使用し、この長さによって形成される
領域が決定されていた。しかし、ＭＯＳＦＥＴと同様に
両側が広がってしまう点について配慮がされておらず、
耐圧を向上させるためコレクタ領域をベース電極から遠
ざけようとするとエミッタ側の側壁酸化膜も広がってし
まっていた。
このことからエミッタ側の側壁酸化膜の厚さで決定して
いるベースの幅も同様に広がってしまいバイポーラ特性
（特に、遮断周波数）に影響を与えてしまう問題があっ
た。この点を考慮しコレクタ側だけを広げようとする方
法としてホトリソグラフィー技術がある。しかし、レジ
ストをマスクとしているため合わせずれ等の点について
配慮がされておらず、エミッターコレクタ間の耐圧がば
らつく原因となっていた。
いるベースの幅も同様に広がってしまいバイポーラ特性
（特に、遮断周波数）に影響を与えてしまう問題があっ
た。この点を考慮しコレクタ側だけを広げようとする方
法としてホトリソグラフィー技術がある。しかし、レジ
ストをマスクとしているため合わせずれ等の点について
配慮がされておらず、エミッターコレクタ間の耐圧がば
らつく原因となっていた。
本発明の目的はバイポーラ特性を損なうことなく耐圧を
向上させる。即ちコレクタ側の側壁酸化膜だけを厚く形
成することでより信頼性の高い横型バイポーラトランジ
スタを完成させることである。
向上させる。即ちコレクタ側の側壁酸化膜だけを厚く形
成することでより信頼性の高い横型バイポーラトランジ
スタを完成させることである。
〔課題を解決するための手段〕゛
上記目的を達成するためにサイドウオール形成時、ＭＯ
ＳＦＥＴではソース側から、横型バイポーラトランジス
タではエミッタ側から斜めの異方性エツチングを行なう
ことでゲート電極やベース電極の側壁酸化膜の両側の長
さを非対象にしソース側（エミッタ側）の側壁酸化膜を
薄くドレイン側（コレクタ側）の側壁酸化膜を厚くする
構造としたものである。
ＳＦＥＴではソース側から、横型バイポーラトランジス
タではエミッタ側から斜めの異方性エツチングを行なう
ことでゲート電極やベース電極の側壁酸化膜の両側の長
さを非対象にしソース側（エミッタ側）の側壁酸化膜を
薄くドレイン側（コレクタ側）の側壁酸化膜を厚くする
構造としたものである。
また、ソース側（エミッタ側）とドレイン側（コレクタ
側）の側壁酸化膜の形成膜厚を変えることでドレイン側
（コレクタ側）のみ側壁酸化膜を厚くする構造としたも
のである。
側）の側壁酸化膜の形成膜厚を変えることでドレイン側
（コレクタ側）のみ側壁酸化膜を厚くする構造としたも
のである。
本発明によりＭＯＳ）−ランジスタのソース側の低不純
物濃度層の幅を狭くできるので、ソース側の抵抗が低減
され大きな電流を流すことが出来る。
物濃度層の幅を狭くできるので、ソース側の抵抗が低減
され大きな電流を流すことが出来る。
従って、ＭＯＳトランジスタを用いた回路の高速な動作
が可能になる。またドレイン側の低不純物濃度層の幅は
従来通りに出来るので、ドレイン部での電界を緩和して
ホットエレクトロンによる素子の劣化を防ぐことが出来
る。
が可能になる。またドレイン側の低不純物濃度層の幅は
従来通りに出来るので、ドレイン部での電界を緩和して
ホットエレクトロンによる素子の劣化を防ぐことが出来
る。
また、横型のバイポーラトランジスタに本発明を適用す
ることにより、エミッタ側の側壁酸化膜を薄くしてベー
ス領域の幅を狭く形成８来るので、バイポーラトランジ
スタの性能を向上することができる。同時に、コレクタ
側の側壁酸化膜を厚くすることでコレクタ領域とベース
領域との距離を広げることが出来るので耐圧を向上でき
る。
ることにより、エミッタ側の側壁酸化膜を薄くしてベー
ス領域の幅を狭く形成８来るので、バイポーラトランジ
スタの性能を向上することができる。同時に、コレクタ
側の側壁酸化膜を厚くすることでコレクタ領域とベース
領域との距離を広げることが出来るので耐圧を向上でき
る。
以下、ＢｉＣＭＯ５の断面図を用いて第１図により説明
する。半導体基板１にＮＭＯ５，ＰＭＯＳ、横型バイポ
ーラトランジスタを形成した図を示している。ＭＯＳで
はゲート電極２、バイポーラトランジスタではベース電
極９の側壁に形成されている側壁酸化膜３，４に於いて
、側壁酸化膜４が薄く側壁酸化膜３が厚いことを特徴と
している。
する。半導体基板１にＮＭＯ５，ＰＭＯＳ、横型バイポ
ーラトランジスタを形成した図を示している。ＭＯＳで
はゲート電極２、バイポーラトランジスタではベース電
極９の側壁に形成されている側壁酸化膜３，４に於いて
、側壁酸化膜４が薄く側壁酸化膜３が厚いことを特徴と
している。
ＭＯＳトランジスタではソース６．８側の側壁酸化膜４
を薄することで低不純物濃度層１３．１４の幅を狭く抵
抗の低減を図リソース側の電流損失を緩和している。ま
たドレイン５，７側は側壁酸化膜３で反対側より厚く形
成し従来通りの厚さとし電界緩和効果を妨げないように
している。バイポーラトランジスタでは側壁酸化膜４を
制御し、ベース領域１１の幅を狭く形成することでバイ
ポーラトランジスタの性能向上に寄与している。また、
側壁酸化膜３を厚くすることでコレクタ領域１０とベー
ス領域１１との距離を広げることで耐圧向上を達成でき
た。
を薄することで低不純物濃度層１３．１４の幅を狭く抵
抗の低減を図リソース側の電流損失を緩和している。ま
たドレイン５，７側は側壁酸化膜３で反対側より厚く形
成し従来通りの厚さとし電界緩和効果を妨げないように
している。バイポーラトランジスタでは側壁酸化膜４を
制御し、ベース領域１１の幅を狭く形成することでバイ
ポーラトランジスタの性能向上に寄与している。また、
側壁酸化膜３を厚くすることでコレクタ領域１０とベー
ス領域１１との距離を広げることで耐圧向上を達成でき
た。
次に、第１図にて説明した構造のＭＯＳトランジスタの
製造方法を断面図を用いて工程順に第２図により説明す
る。まず半導体基板ｌにゲート電極２を形成した後、低
不純物濃度の層３をイオン打ち込みにより形成し通常の
ＣＶＤ法により酸化膜１５を堆積する。次に基板の角度
を変えて異方性のドライエツチングを行なうことで左右
非対象の側壁酸化膜３及び側壁酸化膜４を形成す、る。
製造方法を断面図を用いて工程順に第２図により説明す
る。まず半導体基板ｌにゲート電極２を形成した後、低
不純物濃度の層３をイオン打ち込みにより形成し通常の
ＣＶＤ法により酸化膜１５を堆積する。次に基板の角度
を変えて異方性のドライエツチングを行なうことで左右
非対象の側壁酸化膜３及び側壁酸化膜４を形成す、る。
ここにゲート電極２と側壁酸化膜３，４とをマスクとし
半導体基板１に自己整合的に高不純物濃度の層７，８を
形成する。これらのことでＭＯＳ）−ランジスタを形成
し側壁酸化膜４の狭い、即ち低抵抗化を図っている側を
ソース８とし、側壁酸化膜３を広くして電界緩和を図っ
ている側をドレイン７として、良好なＭＯＳ）−ランジ
スタを製造することが出来た。
半導体基板１に自己整合的に高不純物濃度の層７，８を
形成する。これらのことでＭＯＳ）−ランジスタを形成
し側壁酸化膜４の狭い、即ち低抵抗化を図っている側を
ソース８とし、側壁酸化膜３を広くして電界緩和を図っ
ている側をドレイン７として、良好なＭＯＳ）−ランジ
スタを製造することが出来た。
次に、本発明を実施する別の手段を第３図により説明す
る。第１図同様まず半導体基板１にゲート電極２を形成
した後、ｎ型の低不純物濃度層１３をイオン打ち込みに
より形成し通常のＣＶＤ法により酸化膜１５を堆積する
。ここで抵抗の低減を図ろうとする側の酸化膜１５を薄
くするためホトリソグラフィー技術を用いレジスト１９
をマスクとして酸化膜１５をエツチングし酸化膜１５ａ
を形成する。それからレジスト１９を除去し異方性のド
ライエツチングを施すことで左右非対象の側壁酸化膜３
及び側壁酸化膜４を形成する。ここにゲート電極２と側
壁酸化膜３及び側壁酸化膜４をマスクとし自己整合的に
ｎ型の高不純物濃度層７．８を形成する。これらのこと
でＭＯＳトランジスタ構造を形成し、側壁酸化膜４、即
ち低抵抗化を図っている側をソース８とし側壁酸化膜４
の電界緩和を図っている側をドレイン７として良好なＭ
ＯＳＦＥＴを製造することが出来た。
る。第１図同様まず半導体基板１にゲート電極２を形成
した後、ｎ型の低不純物濃度層１３をイオン打ち込みに
より形成し通常のＣＶＤ法により酸化膜１５を堆積する
。ここで抵抗の低減を図ろうとする側の酸化膜１５を薄
くするためホトリソグラフィー技術を用いレジスト１９
をマスクとして酸化膜１５をエツチングし酸化膜１５ａ
を形成する。それからレジスト１９を除去し異方性のド
ライエツチングを施すことで左右非対象の側壁酸化膜３
及び側壁酸化膜４を形成する。ここにゲート電極２と側
壁酸化膜３及び側壁酸化膜４をマスクとし自己整合的に
ｎ型の高不純物濃度層７．８を形成する。これらのこと
でＭＯＳトランジスタ構造を形成し、側壁酸化膜４、即
ち低抵抗化を図っている側をソース８とし側壁酸化膜４
の電界緩和を図っている側をドレイン７として良好なＭ
ＯＳＦＥＴを製造することが出来た。
第４図により横型バイポーラトランジスタ製造方法を断
面図を用いて工程順に説明する。まず半導体基板１に多
結晶シリコン膜１６を堆積しｐ型とするためにイオン打
ち込みを施す。次に多結晶シリコン膜１６をドライエツ
チング技術によって加工しベース電極９を形成した後、
ｎ型の低不純物濃度層１３をイオン打ち込みにより形成
する。
面図を用いて工程順に説明する。まず半導体基板１に多
結晶シリコン膜１６を堆積しｐ型とするためにイオン打
ち込みを施す。次に多結晶シリコン膜１６をドライエツ
チング技術によって加工しベース電極９を形成した後、
ｎ型の低不純物濃度層１３をイオン打ち込みにより形成
する。
ベース電極の片側のみをレジスト１７で覆いＰ型の層（
ベース領域）１１をイオン打ち込みにより形成し通常の
ＣＶＤ法により酸化膜１８を堆積する。次に基板の角度
を変えて異方性のドライエツチングを行なうことで左右
非対象の側壁酸化膜３及び側壁酸化膜４を形成する。さ
らにベース電極９の両側の半導体基板１に自己整合的に
エミッタ領域１２とコレクタ領域１０を形成する。側壁
酸化膜４の厚さでベース幅を決定しているため、これを
変えるとバイポーラトランジスタの特性が悪くなってし
まうことから側壁酸化膜３のみを厚くすることで耐圧向
上を図っている。つまり、斜め異方性ドライエツチング
で側壁酸化膜３及び側壁酸化膜４を容易に形成できるこ
とから良好なバイポーラトランジスタを製造することが
出来た。
ベース領域）１１をイオン打ち込みにより形成し通常の
ＣＶＤ法により酸化膜１８を堆積する。次に基板の角度
を変えて異方性のドライエツチングを行なうことで左右
非対象の側壁酸化膜３及び側壁酸化膜４を形成する。さ
らにベース電極９の両側の半導体基板１に自己整合的に
エミッタ領域１２とコレクタ領域１０を形成する。側壁
酸化膜４の厚さでベース幅を決定しているため、これを
変えるとバイポーラトランジスタの特性が悪くなってし
まうことから側壁酸化膜３のみを厚くすることで耐圧向
上を図っている。つまり、斜め異方性ドライエツチング
で側壁酸化膜３及び側壁酸化膜４を容易に形成できるこ
とから良好なバイポーラトランジスタを製造することが
出来た。
第５図により本発明の横型バイポーラトランジスタの別
の製造方法を断面図を用いて工程順に説明する。まず半
導体基板１に多結晶シリコン膜１６を堆積しｐ型とする
ためにイオン打ち込みを施す。次に多結晶シリコン膜１
６をドライエッチング技術によって加工しベース電極９
を形成した後、ｎ型の低不純物濃度層１３をイオン打ち
込みにより形成する。ベース電極の片側のみをレジスト
１７で覆いｐ型の層（ベース領域）１１をイオン打ち込
みにより形成し通常のＣＶＤ法により酸化膜１８を堆積
する。ここでベース領域を制御している側の酸化膜１８
を薄くするためホトリソグラフィー技術を用いレジスト
１９をマスクとして酸化膜１８をエツチングし酸化膜１
８ａを形成する。それからレジスト１９を除去し異方性
のドライエツチングを施すことで左右非対象の側壁酸化
膜３及び側壁酸化膜４を形成する。さらにベース電極９
の両側の半導体基板１に自己整合的にエミッタ領域１２
とコレクタ領域１０を形成する。側壁酸化膜４の厚さで
ベース幅を決定しているため、これを変えるとバイポー
ラトランジスタの特性が悪くなってしまうことから側壁
酸化膜３のみを厚くすることで耐圧向上を図っている。
の製造方法を断面図を用いて工程順に説明する。まず半
導体基板１に多結晶シリコン膜１６を堆積しｐ型とする
ためにイオン打ち込みを施す。次に多結晶シリコン膜１
６をドライエッチング技術によって加工しベース電極９
を形成した後、ｎ型の低不純物濃度層１３をイオン打ち
込みにより形成する。ベース電極の片側のみをレジスト
１７で覆いｐ型の層（ベース領域）１１をイオン打ち込
みにより形成し通常のＣＶＤ法により酸化膜１８を堆積
する。ここでベース領域を制御している側の酸化膜１８
を薄くするためホトリソグラフィー技術を用いレジスト
１９をマスクとして酸化膜１８をエツチングし酸化膜１
８ａを形成する。それからレジスト１９を除去し異方性
のドライエツチングを施すことで左右非対象の側壁酸化
膜３及び側壁酸化膜４を形成する。さらにベース電極９
の両側の半導体基板１に自己整合的にエミッタ領域１２
とコレクタ領域１０を形成する。側壁酸化膜４の厚さで
ベース幅を決定しているため、これを変えるとバイポー
ラトランジスタの特性が悪くなってしまうことから側壁
酸化膜３のみを厚くすることで耐圧向上を図っている。
つまり、酸化膜の厚さを変で異方性のドライエツチング
を行なうだけで側壁酸化膜３及び側壁酸化膜４を容易に
形成できることから良好なバイポーラトランジスタを製
造することが出来た。
を行なうだけで側壁酸化膜３及び側壁酸化膜４を容易に
形成できることから良好なバイポーラトランジスタを製
造することが出来た。
以上詳細に説明した如く本発明によれば、斜め異方性ド
ライエツチング技術や膜厚の差で側壁酸化膜の厚さを制
御することが容易なことから、ＭＯＳトランジスタや横
型バイポーラトランジスタの高性能化に効果大である。
ライエツチング技術や膜厚の差で側壁酸化膜の厚さを制
御することが容易なことから、ＭＯＳトランジスタや横
型バイポーラトランジスタの高性能化に効果大である。
第１図は本発明の一実施例の半導体要部を示す図、第２
図から第５図は本発明の一実施例の形成方法を示す半導
体要部を示す図である。 １・・・半導体基板、２・・・ゲート電極、３・・・側
壁酸化膜、４・・・側壁酸化膜、５・・・ドレイン、６
・・・ソース、７・・・ドレイン、８・・・ソース、９
・・・ベース電極、１０・・・コレクタ、１１・・・ベ
ース、１２・・・エミッタ、１３・・・ｎ層、１４・・
・２層、１５・・・酸化膜、１６・・・多結晶Ｓｉ、１
７・・・レジスト、１８・・・酸化膜、１９・・・レジ
スト、２０・・・バイポーラトランジスタ、第２図 ↓ ↓ ↓ ↓ ↓ ↓ 第３図 第４図 Ａ
図から第５図は本発明の一実施例の形成方法を示す半導
体要部を示す図である。 １・・・半導体基板、２・・・ゲート電極、３・・・側
壁酸化膜、４・・・側壁酸化膜、５・・・ドレイン、６
・・・ソース、７・・・ドレイン、８・・・ソース、９
・・・ベース電極、１０・・・コレクタ、１１・・・ベ
ース、１２・・・エミッタ、１３・・・ｎ層、１４・・
・２層、１５・・・酸化膜、１６・・・多結晶Ｓｉ、１
７・・・レジスト、１８・・・酸化膜、１９・・・レジ
スト、２０・・・バイポーラトランジスタ、第２図 ↓ ↓ ↓ ↓ ↓ ↓ 第３図 第４図 Ａ
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳＦＥＴで、ゲート電極の両側のＳｉ層中に低
濃度の不純物層を備えており、ゲート電極とその側面に
形成された絶縁膜により自己整合的に高濃度の不純物層
、ソース及びドレインを形成することで、ゲート電極の
下部に低濃度の不純物層を有している半導体装置に於い
て、ゲート電極のソース側の側壁絶縁膜がドレイン側の
側壁絶縁膜に比べ薄いことを特徴とする半導体装置。 ２、横型バイポーラトランジスタで少なくともベース領
域と同じ導電型を有する多結晶Ｓｉで構成されたベース
電極を有していることと、このベース電極の側面に形成
された絶縁膜により自己整合的にエミッタとコレクタを
形成している半導体装置に於いて、電極のエミッタ側の
側壁絶縁膜をコレクタ側の側壁絶縁膜に比べ薄くしてい
ることを特徴とする半導体装置。 ３、ＢｉＣＭＯＳＬＳＩに於いて少なくとも請求項１又
は請求項２のＭＯＳＦＥＴとバイポーラトランジスタを
有することを特徴とする半導体装置。 ４、側壁絶縁膜を形成するエッチング工程に於いて主た
るイオン入射角とＳｉ基板とのなす角度を９０度以外と
して、斜めからのドライエッチングを施すことを特徴と
する半導体装置の製造方法。 ５、側壁絶縁膜を形成する前の絶縁膜をエッチングによ
りあらかじめ片側だけ薄くすることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313875A JPH04186732A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313875A JPH04186732A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186732A true JPH04186732A (ja) | 1992-07-03 |
Family
ID=18046562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313875A Pending JPH04186732A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186732A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027316A1 (en) * | 1993-05-14 | 1994-11-24 | Watkins-Johnson Company | Method of manufacturing side walls and semiconductor device having side walls |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Industrial Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| JP2007501518A (ja) * | 2003-08-04 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 非対称の側壁スペーサの形成方法 |
| CN102364663A (zh) * | 2011-11-10 | 2012-02-29 | 上海华力微电子有限公司 | 栅极侧墙刻蚀方法、mos器件制造方法以及mos器件 |
| CN102364661A (zh) * | 2011-11-10 | 2012-02-29 | 上海华力微电子有限公司 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
| CN102420574A (zh) * | 2011-11-22 | 2012-04-18 | 上海华力微电子有限公司 | 一种提高共源极运算放大器频率特性的方法 |
| CN102437057A (zh) * | 2011-08-17 | 2012-05-02 | 上海华力微电子有限公司 | 一种减小半导体器件热载流子注入损伤的方法 |
| CN102543761A (zh) * | 2012-02-28 | 2012-07-04 | 上海华力微电子有限公司 | 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法 |
| CN102610527A (zh) * | 2012-03-23 | 2012-07-25 | 上海华力微电子有限公司 | 提高共源运算放大器频率特性的mos器件制造方法 |
| CN102637602A (zh) * | 2012-02-28 | 2012-08-15 | 上海华力微电子有限公司 | 一种减小半导体器件栅诱导漏极泄漏的方法 |
-
1990
- 1990-11-21 JP JP2313875A patent/JPH04186732A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027316A1 (en) * | 1993-05-14 | 1994-11-24 | Watkins-Johnson Company | Method of manufacturing side walls and semiconductor device having side walls |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Industrial Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| US6355963B1 (en) | 1994-11-16 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| US6031268A (en) * | 1996-06-21 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| JP2007501518A (ja) * | 2003-08-04 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 非対称の側壁スペーサの形成方法 |
| CN102437057A (zh) * | 2011-08-17 | 2012-05-02 | 上海华力微电子有限公司 | 一种减小半导体器件热载流子注入损伤的方法 |
| CN102364663A (zh) * | 2011-11-10 | 2012-02-29 | 上海华力微电子有限公司 | 栅极侧墙刻蚀方法、mos器件制造方法以及mos器件 |
| CN102364661A (zh) * | 2011-11-10 | 2012-02-29 | 上海华力微电子有限公司 | 栅极侧墙形成方法、mos器件制造方法以及mos器件 |
| CN102420574A (zh) * | 2011-11-22 | 2012-04-18 | 上海华力微电子有限公司 | 一种提高共源极运算放大器频率特性的方法 |
| CN102543761A (zh) * | 2012-02-28 | 2012-07-04 | 上海华力微电子有限公司 | 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法 |
| CN102637602A (zh) * | 2012-02-28 | 2012-08-15 | 上海华力微电子有限公司 | 一种减小半导体器件栅诱导漏极泄漏的方法 |
| CN102610527A (zh) * | 2012-03-23 | 2012-07-25 | 上海华力微电子有限公司 | 提高共源运算放大器频率特性的mos器件制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| JP3489871B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| US20030011009A1 (en) | Grooved channel schottky mosfet | |
| JPH04186732A (ja) | 半導体装置及びその製造方法 | |
| JPS6055665A (ja) | 半導体装置の製造方法 | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| KR100230799B1 (ko) | 절연막 터널링 트랜지스터의 제조방법 | |
| US5502322A (en) | Transistor having a nonuniform doping channel | |
| JPH06326122A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH10144922A (ja) | 電界効果トランジスタ（ｆｅｔ）および半導体電界効果トランジスタを形成する方法 | |
| JPS61255069A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| JPS6158987B2 (ja) | ||
| JPH04115538A (ja) | 半導体装置 | |
| JPH03132077A (ja) | 半導体装置とその製造方法 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| KR100390153B1 (ko) | 반도체소자및그반도체소자의제조방법 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JPH0438834A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS62130563A (ja) | 半導体装置 | |
| CN119108273A (zh) | 一种半导体结构及其制造方法 |