JP2000512406A - システム管理モード情報を他の情報と共にキャッシュに入れる方法および装置 - Google Patents

Abstract

(57)【要約】 システム管理モード（ＳＭＭ）データを他のデータと共にキャッシュに入れて、ＳＭＭハンドラ・ルーチンのパフォーマンスを向上させ、待ち時間を少なくする新規な方法および装置。この方法および装置は、実装コストを増大させる可能性のある余分なキャッシュ・バスを必要とせずにキャッシュ内でＳＭＭデータと非ＳＭＭデータを区別することを可能にする。ＳＭＭデータと非ＳＭＭデータがキャッシュ内に共存できるため、２つのモードの間で切り替えを行うときに時間のかかるキャッシュ・フラッシュ・サイクルの必要がない（１１５０）。ＳＭＭデータをキャッシュに入れることができるため、ＳＭＭルーチンのパフォーマンスが向上する。この方法および装置は、ＳＭＲＡＭアドレス範囲（１１１０）を、タグで表すことができるが、実装メイン・メモリに直接対応しないアドレスの範囲として定義する。ＳＭＲＡＭアドレスにアクセスを行うと、それらのアクセスメイン・メモリの未使用部分にリダイレクトされる。ＳＭＭ中でないときにこれらのＳＭＲＡＭアドレスへのアクセスを制限するために保護機構（１１５０）を実装することができる。

Description

【発明の詳細な説明】 システム管理モード情報を他の情報と共にキャッシュに入れる方法および装置発明の背景 １．発明の分野 本発明はコンピュータ・システムに関し、より詳細には、システム管理モード で動作可能なコンピュータ・システムに関する。 ２．関連技術の説明 システム管理モード（ＳＭＭ）を使用すると、システム開発者は、電力管理や セキュリティなどの低水準機能をオペレーティング・システムやアプリケーショ ン・プログラムに透過な方式で設けることができる。ＳＭＭでは、オペレーティ ング・システムやアプリケーション・ソフトウェアの動作に割り込んでこの種の 低水準機能を実行できる。オペレーティング・システムやアプリケーション・ソ フトウェアの動作は低水準機能の実行後割込み箇所から再開される。 低水準機能を開始するために、本明細書でシステム管理割込み（ＳＭＩ）と呼 ぶハードウェア割込みが生成される。プロセッサは、ＳＭＩを受け取ると、書込 み中のもの全てが完了するのを待つ。また、プロセッサは、外部キャッシュなど の外部装置上で書込み中のものも待つ。そのすべての継続中の書込みが完了する と、プロセッサはそのレジスタ状態の一部をシステム管理ランダム・アクセス・ メモリ（ＳＭＲＡＭ）に保存し、ＳＭＭハンドラの実行を開始する。ＳＭＭハン ドラはエラーの報告やログ、Ｉ／Ｏエミュレーション、中断または再開動作、電 力管理などの低水準機能を実行するソフトウェア・ルーチンである。 ＳＭＲＡＭは、ＳＭＭ用に予約されているメモリである。ＳＭＭハンドラはＳ ＭＲＡＭに記憶される。ＳＭＭハンドラの実行の前に、プロセッサはそのレジス タ状態の一部をＳＭＲＡＭの予約部分に自動的に記憶する。たとえば、プロセッ サは、セグメンテーション・レジスタ、汎用レジスタ、命令・ポインタ、ディス クリプタ・テーブル・レジスタ、およびモデル固有レジスタの状態を、ＳＭＲＡ Ｍの予約部分に記憶することが多い。浮動小数点レジスタなどの一部のレジスタ 状態は、ＳＭＭに入るときに自動的に記憶することができない。これは、多くの ＳＭＭハンドラはこの種のレジスタに変更を加えないためである。しかし、これ らのレジスタをＳＭＭハンドラで使用する場合、レジスタの記憶と再記憶を行う コードをＳＭＭハンドラ・ルーチンに組み込むことができる。 ＳＭＭハンドラ・ルーチンは、実モードに類似したモードで動作する。ＳＭＭ と実モードの１つの相違点は、３２ビット・プロセッサがＳＭＭ中に４ギガバイ トのアドレス空間をアドレス指定することができることである。実モード（およ び保護モード）は、Ｉｎｔｅｌアーキテクチャ・プロセッサを熟知している者お よび当業者には周知である。 割り込まれたプログラムには、ＳＭＭハンドラ・ルーチンの終わりにあるＲＳ Ｍ（再開）命令が制御を返す。ＲＳＭ命令の実行中に、プロセッサはその状態を ＳＭＲＡＭから再記憶し、割り込まれたルーチンの実行を再開する。プロセッサ の内部状態が再記憶され、すべてのメモリ・アクセスがＳＭＲＡＭに対して行わ れるため、この割込みはオペレーティング・システムとアプリケーション・ソフ トウェアの両方にとって透過である。 従来の技術では、ＳＭＭがオペレーティング・システムに透過であるように、 ＳＭＲＡＭは標準（非ＳＭＭ）メモリ空間とは異なるメモリ空間にあった。標準 メモリ空間は一般に、メイン・メモリの全部をアドレスする。ＳＭＲＡＭ用の別 個のメモリを設けるのではなく、ＳＭＲＡＭは一般に、グラフィクス・アダプタ ・メモリなどのメイン・メモリ内の未使用部分に記憶される。プロセッサによっ ては、ＳＭＲＡＭの場所が、メイン・メモリの未使用部分に対応するＳＭＲＡＭ アドレス空間内のアドレス範囲にマッピングされる。一部のＩｎｔｅｌアーキテ クチャ・プロセッサでは、初期ＳＭＲＡＭ場所は０００３００００Ｈである（ア ドレスの終わりに付加された「Ｈ」は、アドレスが１６進数で表されていること を示す）。従来の技術では、グラフィクス・アダプタ・メモリのアドレス範囲は アドレスＡ００００Ｈ〜ＢＦＦＦＦＨに対応する。したがって、３００００Ｈ〜 ４ＦＦＦＦＨのＳＭＲＡＭアドレスはＡ００００Ｈ〜ＢＦＦＦＦＨにマッピング される。ＳＭＭ中にグラフィクス・アダプタ・メモリ・アドレス範囲内のアドレ スへのアクセスが行われる場合、その要求はメモリ・コントローラを介してメイ ン・メモリに宛てて送られる（ＳＭＭデータ）。ＳＭＭ中でないときにグラフィ クス・アダプタ・メモリ・アドレス範囲内のアドレスへのアクセスが行われる場 合、その要求は周辺入出力（Ｉ／Ｏ）ブリッジを介して、ビデオ装置上のグラフ ィクス・アダプタ・メモリに宛てて送られる（非ＳＭＭデータ）。ＳＭＲＡＭに 記憶されているデータは標準アドレス空間に記憶されているデータと同じアドレ スを有することもできるが、そのアドレスに対応するＳＭＭデータと非ＳＭＭデ ータは別個のものである。キャッシュ・メモリはデータ要素をそのアドレスだけ で区別するため、特定のアドレスにあるＳＭＭデータとそれと同じアドレスにあ る非ＳＭＭデータが別個のデータを持っている場合であっても、それらのＳＭＭ データと非ＳＭＭデータを区別する機構がない。 ＳＭＭデータと非ＳＭＭデータが、それらを区別する機構のないキャッシュに 記憶された場合、データ汚損問題が起こる可能性がある。特定のアドレスにある データがキャッシュからライトバックされるとき、メモリ・サブシステムはその データがＳＭＭデータであるか非ＳＭＭであるかを区別することができない。た とえば、ライトバック・データがＳＭＭデータであった場合、メモリ・サブシス テムはそれをメイン・メモリに宛てて経路指定する必要がある。ライトバック・ データが非ＳＭＭデータであった場合、メモリ・サブシステムはそれをたとえば 周辺Ｉ／Ｏ装置に宛てて経路指定する必要がある。外部システムがライトバック ・データを誤って経路指定した場合、ＳＭＭデータが非ＳＭＭデータによって上 書きされたり、その逆の上書きが行われたりし、それによってそのアドレスにあ るデータが汚損される。 キャッシュ内のＳＭＭデータと非ＳＭＭデータを別個のものとして維持する１ つの従来技術の方法は、同じアドレスを共用するＳＭＭデータと非ＳＭＭデータ をキャッシュに入れることができないようにすることである。グラフィクス・ア ダプタ・メモリ・アドレス範囲は、このようなキャッシュ不能な非ＳＭＭメモリ の有力な候補である。表示装置に書き出される画素データはライトバック・キャ ッシュに記憶されるのではなく、グラフィクス・アダプタ・メモリに更新される 必要があるため、グラフィクス・アダプタ・メモリは通常はキャッシュ不能であ る。この方法では、同じアドレス範囲を共用するＳＭＲＡＭもキャッシュ不能で ある。この方法では、ＳＭＭデータはキャッシュに記憶されないため、ＳＭＭと 非ＳＭＭとを切り換える時にキャッシュ・フラッシュが不要である。この方法の 欠点は、キャッシュ不能バス・サイクルがキャッシュ可能バス・サイクルよりも 低速であることである。フラッシュ動作が不要なため、その待ち時間は改善され るが、キャッシュ不能サイクルのアクセス時間が低速になるために命令とデータ のスループットが低下する。 ＳＭＭデータと非ＳＭＭデータを区別しておく他の従来技術の方法は、ＳＭＭ に入るときとＳＭＭから出るときにキャッシュをフラッシュすることである。非 ＳＭＭ中には、プロセッサは一般にキャッシュ可能バス・サイクルを実行する。 ＳＭＩが認識されると、ＳＭＭに入る前にキャッシュ・フラッシュを行い、すべ ての非ＳＭＭデータのキャッシュを一掃し、ＳＭＭデータをキャッシュに入れる ことができるようにする。ＳＭＭ中には、プロセッサは一般にキャッシュ可能バ ス・サイクルを実行する。ＲＳＭを受け取ると、ＳＭＭを出る前にキャッシュ・ フラッシュが行われて、非ＳＭＭデータをキャッシュに入れることができるよう にすべてのＳＭＭデータがキャッシュから一掃される。ＳＭＭ中は、キャッシュ にはＳＭＭデータのみが入れられている。非ＳＭＭ中は、キャッシュには非ＳＭ Ｍデータのみが入れられる。この方法の利点は、ＳＭＭバス・サイクルと非ＳＭ Ｍバス・サイクルがキャッシュ可能であり、その結果、アクセス時間が高速化す ることである。しかし、ＳＭＭに入るときとＳＭＭから出るときに必要なキャッ シュ・フラッシュに長時間かかり、それによってシステム管理ハンドラの待ち時 間が長くなる。これは、迅速に応答する必要のあるＳＭＭハンドラと、２回の長 時間のキャッシュ・フラッシュの間ディスエーブルされない割込みハンドラにと っては問題である。たとえば、リアルタイム・オペレーティング・システムは、 イベントにリアルタイムで応答するために低待ち時間を必要とする。さらに、た とえば、オーディオ再生、音声認識、ディジタル同時音声およびデータ（ＤＶＳ Ｄ）を含むモデム・エミュレーション、およびビデオ会議などのリアル・タイム ・アプリケーションも低待ち時間を必要とする。待ち時間の増大の結果、ビデオ ・アプリケーションにおける「テア」や「フレーム・ドロップアウト」、音声ア プリケーションにおける音声の短縮及びその他の聴覚的影響が起こる可能性があ る。さらに、待ち時間の増大によってデータ汚損、システム・クラッシュ、重要 なサービスの損失も起こることがある。 データ汚損問題なしにＳＭＭデータと非ＳＭＭデータをキャッシュに記憶する ことができるようにすると同時に、ＳＭＭと非ＳＭＭとの切り替えの際のキャッ シュ・フラッシュ動作を回避する方法が必要である。さらに、ＳＭＭハンドラ・ ルーチンの待ち時間を少なくし、パフォーマンスを向上させる方法が必要である 。発明の概要 データ汚損問題を起こさずにキャッシュ内にＳＭＭデータと非ＳＭＭデータが 共存できるように、システム管理ランダム・アクセス・メモリ（ＳＭＲＡＭ）・ アドレスを対応するメイン・メモリ・アドレスに変換する方法および装置につい て記載する。ＳＭＲＡＭをキャッシュ内のすべてのメイン・メモリ・アドレスか ら区別することができるように、ＳＭＲＡＭアドレス範囲はメイン・メモリ・ア ドレス範囲外にある。ＳＭＲＡＭがメイン・メモリのうちの他の用途には使用さ れない部分に配置されるように、ＳＭＲＡＭアドレスを対応するメイン・メモリ ・アドレスに変換する。図面の簡単な説明 第１図は、本発明のコンピュータ・システムの一実施形態を示す図である。 第２図は、ＳＭＲＡＭアクセスを保護する装置の一実施形態を示す図である。 第３図は、ＳＭＲＡＭサイクル照合論理回路の一実施形態を示す図である。 第４図は、ＳＭＲＡＭ ＴＳＥＧアドレス照合論理回路の一実施形態を示す図 である。 第５図は、ＳＭＲＡＭ Ａ−Ｆ ＳＥＧアドレス照合論理回路の一実施形態を 示す図である。 第６図は、エイリアスＳＭＲＡＭ ＴＳＥＧアドレス照合論理回路の一実施形 態を示す図である。 第７図は、アドレス変換論理回路の一実施形態を示す図である。 第８図は、ハード・エラー生成論理回路の一実施形態を示す図である。 第９図は、ＳＭＲＡＭをメイン・メモリにマッピングすると同時に、ＳＭＭ中 でないときにエイリアスＳＭＲＡＭ空間の保護を行う方法の一実施形態を示す図 である。詳細な説明 以下の説明では、本発明をよりよく理解することができるように、特定のメモ リ構成、アドレス範囲、保護方式など、多くの特定の詳細を記載する。しかし、 当業者なら、本発明はこれらの特定の詳細がなくても実施可能であることがわか るであろう。他の場合には、本発明が不明瞭にならないように、周知の装置およ びプロセス・ステップについては詳述していない。システム管理モード 本発明は、システム管理モード（ＳＭＭ）データおよびコードを、非ＳＭＭデ ータと共にキャッシュに記憶することができるようにする。本発明では、キャッ シュに記憶されている場合にＳＭＲＡＭアドレスをすべてのメイン・メモリ・ア ドレスから区別できるように、メイン・メモリ・アドレス範囲外に１つまたは複 数のシステム管理ランダム・アクセス・メモリ（ＳＭＲＡＭ）アドレス範囲を備 えることによってこれが可能になる。ＳＭＲＡＭデータをメイン・メモリに記憶 するとき、またはメイン・メモリから取り出すとき、ＳＭＲＡＭアドレスがメイ ン・メモリの１つまたは複数の未使用部分における対応するエイリアスＳＭＲＡ Ｍアドレスに変換される。たとえば、ＳＭＲＡＭデータをキャッシュからライト バックするとき、論理回路によって、メイン・メモリ・アドレスから区別するた めに使用されるＳＭＲＡＭアドレスをＳＭＲＡＭとして使用するメイン・メモリ の部分に対応するエイリアスＳＭＲＡＭアドレスに変換する。この別個のアドレ ス範囲によって、ＳＭＲＡＭからのＳＭＭデータを非ＳＭＭデータと共にキャッ シュに記憶することが可能になり、それによってＳＭＭハンドラ・ルーチンのア クセス時間と待ち時間が短縮される。コンピュータ・システム 第１図に、本発明を使用するコンピュータ・システムの一実施形態を示す。こ のコンピュータ・システムは、プロセッサ（ＣＰＵ）１００と、プロセッサ・サ ブシステム１０５内に結合されたキャッシュ１０６とを含む。プロセッサ・サブ システム１０５はシステム・バス１３０に結合されている。バス・サイクル要求 が、たとえばプロセッサ・サブシステム１０５およびその他のバスマスタによっ て、周知の方法に従ってシステム・バス１３０上に送出される。システム・バス １３０にはメモリ・コントローラ１１０と周辺装置Ｉ／Ｏブリッジ１２０も結合 されている。システム・バス１３０上のバス・サイクル要求が、指定されたメモ リ・アドレス範囲内のアドレスを有する場合、メモリ・コントローラ１１０はそ れらのメモリ・アドレス範囲をメイン・メモリ・バス１７０を介してメイン・メ モリ１４０にリダイレクトする。本発明では、このような１つのメモリ・アドレ ス範囲はＳＭＲＡＭアドレス範囲である。システム・バス１３０上のバス・サイ クル要求が指定された周辺Ｉ／Ｏアドレス範囲内のアドレスを有する場合、周辺 Ｉ／Ｏブリッジ１２０がそれらのメモリ・アドレス範囲を周辺Ｉ／Ｏバス１８０ を介してビデオ装置１５０や基本入出力システム（ＢＩＯＳ）１６０などの周辺 Ｉ／Ｏ装置１９０に送る。１つの周辺Ｉ／Ｏアドレス範囲は、ビデオ装置１５０ 上のグラフィクス・アダプタ・メモリ（ＧＡＭ）１５５に対応するビデオ・グラ フィクス・アダプタ・メモリ・アドレス範囲である。一実施形態では、周辺Ｉ／ Ｏバス１８０とメイン・メモリ・バス１７０は単一のバスとして実装され、たと ば、周知の方法に従って、そのサイクルを周辺Ｉ／Ｏ装置１９０とメイン・メモ リ１４０のどちらで処理すべきかを制御信号を使用して示す。 メモリ・コントローラ１１０はシステム・バス１３０に結合され、システム・ バス１３０はアドレス・バス１０１とサイクル状況バス１０２とＳＭＩＡＣＴ＃ バス１０３とデータ・バス１０４とを含む。ＳＭＩＡＣＴ＃バス１０３は、プロ セッサ・サブシステム１０５がＳＭＭモードであるかどうかを示す（「＃」接尾 部は、条件が真であるときに信号が低であることを示す）。サイクル状況バス１ ０２は、システム・バス１３０がアクティブであるかどうかを示し、アクティブ の場合は、どのタイプのサイクルが実行されているかを示す。アドレス・バス１ ０１はバス要求のアドレスを示す。バス要求が書込みサイクルである場合、プロ セッサ・サブシステム１０５は、そのアドレスに関連づけられたデータをデータ ・バス１０４に書き出す。バス要求が読取りサイクルである場合、プロセッサ・ サブシステム１０５はそのデータが返されたときにデータ・バス１０４からデー タを読み取る。メモリ・コントローラ１１０は、バス要求が（たとえば周辺Ｉ／ Ｏブリッジ１２０ではなく）メモリ・コントローラ１１０によって処理されるべ きであると判断した場合、システム・バス１３０上のバス要求に対応するバス要 求をメイン・メモリ・バス１７０上に生成する。メイン・メモリ・バス１７０は 、アドレス・バス１１１とサイクル状況バス１１２とデータ・バス１１４とを含 む。メモリ・コントローラ１１０は、アドレス・バス１０１上のアドレスがＳＭ ＲＡＭアドレス範囲内にあるかどうかを判断するＳＭＲＡＭアドレス照合論理回 路と、サイクルがＳＭＲＡＭにアクセスを許可されたサイクルであるかどうかを 判断するＳＭＲＡＭサイクル照合論理回路とを含む。メモリ・コントローラ１１ ０は、ＳＭＲＡＭアドレスを対応するエイリアスＳＭＲＡＭアドレスに変換（マ ッピング）するアドレス変換論理回路４１０も含み、そのエイリアスＳＭＲＡＭ アドレスは、サイクルがＳＭＲＡＭ範囲内にあるアドレスを有する許可されたサ イクルである場合にアドレス・バス１１１上に送り出され、サイクルが許可され たサイクルでない場合、アドレス・バス１０１上のアドレスがアドレス・バス１ １１上に送り出される。サイクル状況バス１１２は、メイン・メモリ・バス１７ ０がアクティブであるかどうかを示し、アクティブである場合は、どのタイプの サイクルが行われているかを示す。サイクルのタイプが書込みサイクルである場 合、データ・バス１１４にはプロセッサ・サブシステム１０５によってデータ・ バス１０４上に書き出されたデータに対応するデータが入れられる。サイクルの タイプが読取りサイクルである場合、データ・バス１１４にはメイン・メモリ１ ４０から取り出されたデータが後で入れられ、そのデータが後でデータ・バス１ ０４上に返される。一実施形態では、メモリ・コントローラ１１０は、ＳＭＲＡ Ｍアドレス範囲内のアドレスを有する特定の許可されないバス・サイクルが検出 された場合にエラーを示すハード・エラー論理回路も含む。ＳＭＲＡＭアドレス範囲の選択 ＳＭＲＡＭアドレス範囲を選択する際に考慮すべき２つの要素は、メイン・メ モリが使用するアドレス範囲とアドレス・バスで表すことができるアドレス空間 である。本発明では、各ＳＭＲＡＭアドレス範囲を、メイン・メモリ・アドレス 範囲外にあるアドレス・バスで表すことができるアドレス範囲の一部に入るよう に定義する。メイン・メモリ・アドレス範囲は、実装メイン・メモリに（変換せ ずに）直接対応するすべてのアドレスを含む。メイン・メモリ・アドレス範囲は 、アドレス・バスで表すことができるすべてのアドレスのサブセットである。た とえば、３２ビット・アドレス・バスは、００００００００ＨからＦＦＦＦＦＦ ＦＦＨまでのアドレス（アドレスの終わりに付加された「Ｈ」はアドレスが１６ 進数で表されていることを示す）を使用して４ギガバイト（４ＧＢ）のメイン・ メモリをアドレスすることができるが、たとえば実装メイン・メモリが６４ＭＢ しかない場合がある。そのようなコンピュータでは、メイン・メモリ・アドレス 範囲は００００００００Ｈ〜０３ＦＦＦＦＦＦＨであり、ＳＭＲＡＭアドレス範 囲は０４００００００〜ＦＦＦＦＦＦＦＦＨのアドレス範囲の部分に定義するこ とができる。キャッシュはキャッシュ内のデータ要素を区別するためにアドレス の最上位ビット側を（後述する）タグ要素として使用するため、キャッシュ内で ＳＭＭデータと非ＳＭＭデータを区別することができる。キャッシュからＳＭＭ データがライトバックされると、アドレス変換論理回路はＳＭＲＡＭアドレスを メイン・メモリの未使用部分内の対応するエイリアスＳＭＲＡＭアドレスに変換 する。一実施形態では、アプリケーションがメイン・メモリ・アドレス範囲では なくＳＭＲＡＭアドレス範囲にアクセスする可能性を少なくするために、使用可 能なアドレス空間の上位部分にあるＳＭＲＡＭアドレス範囲が好ましい。 ＳＭＲＡＭアドレス範囲を選択する際に考慮すべき第３の要素は、キャッシュ 内のタグ要素によって表すことができるアドレス範囲である。タグ要素は、キャ ッシュに記憶されている関連づけられたデータ要素のアドレスの最上位ビット側 から成る。タグ要素は、データ要素のアドレスを識別するために使用される。一 実施形態では、キャッシュ内のタグ要素にはアドレスの最上位ビットから幾つか が記憶されない。このような実施形態では、各ＳＭＲＡＭアドレス範囲は、それ をメイン・メモリ・アドレス範囲と区別するのに、この記憶されないアドレス・ ビットを必要としないように選択しなければならない。たとえば、６４ＭＢのメ イン・メモリが実装されている場合、メイン・メモリ・アドレス範囲は００００ ００００Ｈから０３ＦＦＦＦＦＦＨに対応する。このようなシステムでは、メイ ン・メモリに直接アクセスする場合、アドレスの上位６ビットは常にゼロである 。キャッシュのタグ要素の最上位ビット側を、将来のメモリ・アップグレードを 見込んでも使用しないという前提のもとに記憶しないことによって、チップ面積 をある程度節約することができる。たとえば、アドレスの上位３ビットＡ３１、 Ａ３０、およびＡ２９をキャッシュに記憶しないとすれば、さらに５１２ＭＢ（ １ＦＦＦＦＦＦＦＨ）より下のすべてのアドレスを互いに区別することができる ことになる。しかし、そのようなシステムのキャッシュに１ＦＦＦＦＦＦＦＨよ り上のアドレスを記憶したとすれば、データ汚損問題が起こる可能性がある。た とえば、アドレス３ＦＦ０００００Ｈは、そのようなキャッシュ・タグ・アレイ に１ＦＦ０００００Ｈとして記憶されることになる。たとえば、３ＦＦ００００ ０Ｈに関連づけられたデータをメイン・メモリにライトバックした場合、ＩＦＦ ０００００Ｈに記憶されることになり、それによって１ＦＦ０００００Ｈに前に 記憶したデータが汚損される。データ汚損を起こさずに１ＦＦＦＦＦＦＦＨより 上のアドレスをサポートするためには、キャッシュ・タグ・アドレス範囲外にあ るすべてのアドレスに「非キャッシュ」というデフォルトのキャッシング・タイ プを割り当てる。したがって、各ＳＭＲＡＭアドレス範囲をメイン・メモリ・ア ドレス範囲外になるように定義しても、ＳＭＭデータをキャッシュに入れるパフ ォーマンス上の利点を得るために、各ＳＭＲＡＭアドレス範囲はタグ要素内で実 施されているアドレス空間の範囲内に収める必要がある。 ＳＭＲＡＭアドレス範囲を選択する際に考慮すべき第４の要素は、ＳＭＭ中の Ａ２０Ｍ＃ピンの不確定さである。Ａ２０Ｍ＃ピンは、Ｉｎｔｅｌアーキテクチ ャ・マイクロプロセッサを熟知している業者には周知である。一実施形態では、 Ａ２０Ｍ＃ピンはＳＭＭ中には不確定である。一実施形態では、論理回路を不確 定なＡ２０Ｍ＃信号から独立させるために、アドレスがＳＭＲＡＭアドレス範囲 内にあるかどうかを判断する際にＡ２０ビットは検査されない。したがって、た とえばアドレス１ＦＦＸＸＸＸＸＨがアドレス範囲１ＦＥＸＸＸＸＸＨとも一致 することになる。 これは、ＳＭＲＡＭアドレス範囲が偶数メガバイトのアドレス境界上にくるよ うにすることによって行う。算術的に示すと、ＳＭＲＡＭアドレス範囲は、任意 のアドレスとＦＦＥＦＦＦＦＦＨとの論理ＡＮＤをとることによって形成される 境界にある。実際上の効果は、Ａ２０Ｍ＃が無視されることである。他の実施形 態では、Ａ２０Ｍ＃信号が不確定であっても、ソフトウェアに頼ってＳＭＲＡＭ アドレス範囲を偶数メガバイト範囲（Ａ２０はゼロである）に割り当てることに よってＡ２０ビットが照合される。このような実施形態では、対応する奇数メガ バイト（Ａ２０は１である）を他の機能に割り当てることができる。エイリアスＳＭＲＡＭアドレス範囲の選択 エイリアスＳＭＲＡＭアドレス範囲を選択する際の１つの考慮すべき点は、メ モリの未使用部分の場所である。本発明では、各エイリアスＳＭＲＡＭアドレス 範囲をメイン・メモリの未使用部分に対応するアドレス範囲になるように定義す る。一実施形態では、１つのエイリアスＳＭＲＡＭアドレス範囲はグラフィクス ・アダプタ・メモリ・アドレス範囲に対応する。一実施形態では、グラフィクス ・アダプタ・メモリ・アドレス範囲は、アドレス範囲Ａ００００Ｈ〜ＢＦＦＦＦ Ｈに対応する。第１図を参照すると、システム・バス１３０上のグラフィクス・ アダプタ・メモリ・アドレス範囲内のすべてのアドレスが周辺Ｉ／Ｏブリッジ１ ２０によってビデオ装置１５０上のグラフィクス・アダプタ・メモリ１５５にリ ダイレクトされるため、ビデオ装置１５０はこれらのアドレスに対応するメイン ・メモリ・データ要素を使用しない。本発明では、システム・バス１３０上のＳ ＭＲＡＭアドレスはビデオ装置によって使用されないまま残されたメイン・メモ リの部分内にある対応するエイリアスＳＭＲＡＭアドレスを使用して、メモリ・ コントローラ１１０によってメイン・メモリ・バス１７０にリダイレクトされる 。一実施形態では、１つのエイリアスＳＭＲＡＭアドレス範囲はグラフィクス・ アダプタ・メモリと業界標準アーキテクチャ（ＩＳＡ）拡張アドレス範囲に対応 する。ＩＳＡ拡張領域は、アドレス範囲Ｃ００００Ｈ〜ＤＦＦＦＦＨに対応する 。 ＩＳＡ拡張領域は、メモリまたは装置に独立して割り振ることができる８個の１ ６Ｋブロックに分けられている。装置にブロックを割り振ると、グラフィクス・ アダプタ・メモリのように、エイリアスＳＭＲＡＭアドレス範囲で使用すること ができる。ブロックをメモリに割り振ると、エイリアスＳＭＲＡＭアドレス範囲 で使用することができない。一実施形態では、プログラマがＳＭＭコードを、た とえば周辺Ｉ／Ｏ装置に割り振られたセグメントを含まないＳＭＲＡＭ範囲の部 分に入れる責任を負う。他の実施形態では、エイリアスＳＭＲＡＭ範囲は、ＳＭ ＲＡＭ用に予約されたメイン・メモリの部分に対応する。一実施形態では、エイ リアスＳＭＲＡＭ範囲はメイン・メモリ・アドレス範囲の最後の（最上位）１２ ８Ｋアドレスのブロックに対応する。一実施形態では、エイリアスＳＭＲＡＭ範 囲は、メイン・メモリ・アドレス範囲の最後の２５６Ｋアドレスのブロックに対 応する。当業者なら、メイン・メモリ・アドレス範囲の他の部分にあるエイリア スＳＭＲＡＭアドレス範囲や異なるサイズのＳＭＲＡＭアドレス範囲も実施可能 であることがわかるであろう。 エイリアスＳＭＲＡＭアドレス範囲を選択する際の他の考慮すべき点は、プロ セッサの下位アドレス・ピンからメイン・メモリ上のアドレス・ピンまでの経路 によって、最高速の動作タイミング（速度経路とも呼ぶ）が制限されることであ る。ＳＭＲＡＭアドレスおよびそれに対応するエイリアスＳＭＲＡＭアドレスを 、同じ下位アドレス・ビットを有するように選択することによって、速度経路に 余分な回路を追加するのを回避することができる。当業者なら、デコードする上 位ビット用のデコーダ回路の設計は、新たな速度経路が生じないように行う必要 があることがわかるであろう。ＳＭＲＡＭ Ａ−Ｆアドレス範囲 一実施形態では、ＳＭＲＡＭ Ａ−Ｆアドレス範囲は、グラフィクス・アダプ タ・メモリなど、メイン・メモリ・アドレス範囲の未使用部分にあるエイリアス ＳＭＲＡＭ Ａ−Ｆアドレス範囲に対応する。一実施形態では、キャッシュ・タ グ・アレイに実施された最上位側のアドレス・ビットを使用して、各ＳＭＲＡＭ アドレス範囲を、エイリアスＳＭＲＡＭアドレス範囲を含むメイン・メモリ・ア ドレス範囲から区別する。一実施形態では、ＳＭＲＡＭ Ａ−Ｆアドレス範囲は 、１００ＸＸＸＸＸＨであり、エイリアスＳＭＲＡＭ Ａ−Ｆ範囲は０００ＸＸ ＸＸＸＨである。ただし、各Ｘは任意の独立した４ビットの組合せを表す。他の 実施形態では、上位アドレス・ビットの他の組合せを使用してＳＭＲＡＭアドレ ス範囲を、エイリアスＳＭＲＡＭアドレス範囲を含むメイン・メモリ・アドレス 範囲から区別することもできる。一実施形態では、ＳＭＲＡＭアドレス範囲１Ｆ ＥＡ００００Ｈ〜１ＦＥＤＦＦＦＦＨは、エイリアスＳＭＲＡＭアドレス範囲０ ００Ａ００００Ｈ〜０００ＤＦＦＦＦＨにマッピングされる。この実施形態では 、マッピングされたすべてのアドレスはグラフィクス・アダプタ・メモリまたは ＩＳＡ領域内のエイリアスを有する。他の実施形態では、認識されたＳＭＲＡＭ アドレス範囲の一部だけがエイリアスＳＭＲＡＭアドレス範囲のターゲット部分 に変換される。たとえば、一実施形態では、ＳＭＲＡＭアドレス範囲１ＦＥＸＸ ＸＸＸＨはエイリアスＳＭＲＡＭアドレス範囲０００ＸＸＸＸＸＨにマッピング される。この場合、たとえばアドレス１ＦＥ０００００Ｈは、グラフィクス・ア ダプタ・メモリまたはＩＳＡ領域内のエイリアスＳＭＲＡＭアドレス範囲のター ゲット部分内になく、別の目的のために使用されるメイン・メモリの部分に対応 させることができる００００００００Ｈにマッピングされる。この実施形態では 、ＳＭＭハンドラは、エイリアスＳＭＲＡＭアドレス範囲のターゲット部分に対 応するＳＭＲＡＭアドレス範囲の部分のみを使用しなければならない。一実施形 態では、ＩＳＡ拡張領域の一部がメイン・メモリに割り振られる。この実施形態 では、ＩＳＡ拡張領域のそれらの部分はエイリアスＳＭＲＡＭアドレス範囲のタ ーゲット部分から除外される。ＳＭＲＡＭ上位セグメント（ＴＳＥＧ）アドレス範囲 一実施形態では、ＳＭＲＡＭ上位セグメント（ＴＳＥＧ）アドレス範囲は、メ イン・メモリ・アドレス範囲の予約部分にあるエイリアスＳＭＲＡＭ ＴＳＥＧ アドレス範囲に対応する。たとえば、６４ＭＢの実装メイン・メモリを備えたコ ンピュータでは、メイン・メモリ・アドレス範囲は前述のように０００００００ ０Ｈ〜０３ＦＦＦＦＦＦＨである。一実施形態では、ＳＭＲＡＭ ＴＳＥＧアド レス範囲は１３ＦＣＸＸＸＸＨ〜１３ＦＦＸＸＸＸＨであり、エイリアスＳＭＲ ＡＭ ＴＳＥＧアドレス範囲は０３ＦＣＸＸＸＸＨ〜０３ＦＦＸＸＸＸＨ（メイ ン・メモリ・アドレス範囲の最後の２５６Ｋアドレスに対応する）である。他の 実施形態では、ＳＭＲＡＭ ＴＳＥＧアドレス範囲は、１３ＦＥＸＸＸＸＨ〜１ ３ＦＦＸＸＸＸＨであり、エイリアスＳＭＲＡＭ ＴＳＥＧアドレス範囲は０３ ＦＥＸＸＸＸＨ〜０３ＦＦＸＸＸＸＨ（メイン・メモリ・アドレス範囲の最後の １２８Ｋアドレスに対応する）である。エイリアスＳＭＲＡＭ ＴＳＥＧアドレ ス範囲に含めるアドレスはこれより多くても少なくてもよい。さらに、エイリア スＳＭＲＡＭ ＴＳＥＧアドレス範囲は、メイン・メモリ・アドレス範囲の他の 部分に対応させることもできる。当業者なら、他のビットを使用してＳＭＲＡＭ アドレス範囲をそれに対応するエイリアスＳＭＲＡＭアドレス範囲と区別するこ ともできることがわかるであろう。また、当業者なら、他のアドレス範囲も使用 可能であることがわかるであろう。ＳＭＲＡＭアドレス範囲の他の実施形態 １つまたは複数のＴＳＥＧアドレス範囲と１つまたは複数のＡ−Ｆアドレス範 囲を使用することができることは明らかであろう。他の実施形態では、１つまた は複数のＴＳＥＧアドレス範囲か、あるいは１つまたは複数のＡ−Ｆアドレス範 囲を使用する。当業者なら、上記のようにして、またはその他の方法で、アドレ スを恣意的なアドレス範囲にマッピングすることができることがわかるであろう 。そのようなアドレスには固定値が与えられることに留意されたい。また、当業 者なら、このような恣意的なアドレス範囲はプログラム制御によって修正可能で あることがわかるであろう。一実施形態では、ＳＭＲＡＭ ＴＳＥＧアドレス照 合論理回路またはＳＭＲＡＭ Ａ−Ｆアドレス照合論理回路あるいはその両方に 、任意選択の範囲選択バスを結合して、指定されたＳＭＲＡＭアドレス範囲内の ビットの一部を外部から定義することができるようにする。一実施形態では、Ｓ ＭＲＡＭアドレスはアドレス範囲ＩＳＥＸＸＸＸＸＨにあり、ＳはＳＭＲＡＭア ドレス範囲を再配置するために外部的に選択可能な４ビットのターゲット・ビッ トを表す。各ターゲット・ビットによって、対応するアドレス・ビットが一致を 構 成するためにどのようなアドレス・ビットでなければならないかが決まる。他の 実施形態では、ＳＭＲＡＭアドレス範囲は、将来容易に再配置することができる ようにパラメータ化される。たとえば、メイン・メモリを２ＧＢ（３ＦＦＦＦＦ ＦＦＨ）に拡張する場合、ＳＭＲＡＭアドレス範囲を７ＦＥＸＸＸＸＸＨに再配 置する。このようなシステムで使用されるキャッシュは、より大きなＳＭＲＡＭ アドレスを表すためにより多くのタグ・ビットを有する。当業者なら、他のシス テム構成のために他のメモリ範囲も選択可能であることがわかるであろう。ＳＭＲＡＭアドレス範囲の予約 適切なＳＭＲＡＭアドレス範囲を選択した後は、それらを他の目的に使用しな いように予約しなければならない。第１図を参照すると、オペレーティング・シ ステムとＢＩＯＳ１６０は周辺Ｉ／Ｏブリッジ１２０に対して、どのアドレスが 周辺Ｉ／Ｏ装置１９０にマッピングされるかを示すことが多い。オペレーティン グ・システムは、周辺Ｉ／Ｏ装置１９０のためにＳＭＲＡＭアドレス範囲内のア ドレスを選択してはならない。たとえば、オペレーティング・システムがＳＭＲ ＡＭアドレス範囲内のアドレスを周辺Ｉ／Ｏ装置に割り当てた場合、周辺Ｉ／Ｏ ブリッジ１２０とメモリ・コントローラ１１０の両方が、そのアドレスにあるバ ス・サイクルをそれぞれのバスに送るように構成されることになる。周辺Ｉ／Ｏ ブリッジ１２０がメモリ・コントローラ１１０よりも優先順位が高い場合、その アドレスへのすべてのアクセスは周辺Ｉ／Ｏ装置に向けられることになり、それ によってＳＭＭハンドラへのアクセスが不可能になる。メモリ・コントローラ１ １０の優先順位が周辺Ｉ／Ｏブリッジ１２０よりも高い場合、そのアドレスへの すべてのアクセスはＳＭＲＡＭに向けられることになり、それによって周辺Ｉ／ Ｏ装置へのアクセスが不可能になる。一実施形態では、プラグ・アンド・プレイ ＢＩＯＳにおけるシステム装置構成リストに３２ビットの固定場所メモリ範囲デ ィスクリプタを付加することによって、ＳＭＲＡＭアドレス範囲を予約する。他 の実施形態は、周知のＢＩＯＳ ＩＮＴ１５／Ｅ８０１サービスが実装メモリの 上位を、実装メモリの実際の上位より下に延びるものとして報告し、それによっ てオペレーティング・システムが実装メモリのうちの報告されたメイン・メモリ の上位と実際のメイン・メモリ上位との間の部分を使用しないようにする。この 報告されないメモリがＳＭＲＡＭに使用される。他の実施形態では、ＳＭＲＡＭ アドレス範囲を予約する他の方法も使用可能である。ＳＭＲＡＭ保護モード 重要なＳＭＭハンドラ・ルーチンの無許可の変更を防止するために、プロセッ サがＳＭＭ中でない場合、ＳＭＲＡＭへのアクセスに制限を加えることが望まし い。ＳＭＭハンドラ・ルーチンはＳＭＭで呼び出されると実モード特権レベルで 実行されるため、特権データおよび特権命令への無許可のアクセスを可能にする 可能性がある。このような無許可のアクセスは、熱制御、エラー回復、エミュレ ーションなどの重要なシステム制御を損なう可能性があり、たとえばウィルスに 対する保護を損なう可能性がある。一実施形態では、ＳＭＲＡＭアドレス範囲内 のアドレスへの無許可のアクセスの防止をオペレーティング・システムに任せる 。上位メモリへのアクセスは、オペレーティング・システムや、オペレーティン グ・システムによってアクセスが認められたアプリケーションなどの特権プログ ラムのみが行うことができるため、オペレーティング・システムによる対応がな い限りアプリケーションはＳＭＲＡＭアドレス範囲へのアクセスを獲得すること ができない。したがって、システム・バス１３０上のすべてのＳＭＲＡＭバス要 求は、オペレーティング・システムによって許可されているものとみなされ、し たがってメイン・メモリ・バス１７０に送られる。 他の実施形態では、メモリ・コントローラ１１０（第１図を参照）は、システ ム・バス１３０上の特定のＳＭＲＡＭバス要求がメイン・メモリ・バス１７０に 送られるのを防止する保護論理回路を含む。一実施形態では、保護論理回路は非 ＳＭＭでＳＭＲＡＭに対して非ライトバック・サイクルが発行されると、任意選 択のハード・エラー・バス上でハード・エラー信号を発生する。一実施形態では 、このハード・エラー信号は、エラー・ハンドラを開始するためにプロセッサ・ サブシステム１０５に結合される。一実施形態では、メモリ・コントローラ１１ ０は非ＳＭＭでＳＭＲＡＭへのライトバック・サイクルを可能にして、キャッシ ュに入れられたＳＭＭデータを更新することができるようにする。他の実施形態 で は、メモリ・コントローラ１１０は、ＳＭＭハンドラ・ルーチンの終了時にキャ ッシュに残されているのは重要でないＳＭＭデータのみであるという前提のもと に、非ＳＭＭでのＳＭＲＡＭへのライトバック・サイクルを無視する。メモリ・ コントローラ１１０が非ＳＭＭ中にＳＭＲＡＭへのライトバック・サイクルを無 視する場合、プロセッサが非ＳＭＭに戻る前にキャッシュからＳＭＲＡＭに重要 なデータがライトバックされるように保証することが重要である。一実施形態は 、ＳＭＲＡＭ範囲全体をライトスルーとして割り振る。キャッシュ内のライトス ルー・データが変更されると、メイン・メモリを更新するバス・サイクルが開始 される。データが変更されるたびにバス・サイクルを行わなければならないため 、ライトスルー・サイクルによってパフォーマンスが低下する。他の実施形態で は、重要なデータを含むＳＭＲＡＭの領域をライトスルーとして割り振り、重要 でないデータを含む領域をライトバックとして割り振る。これによって、可能な 場合にライトバック・キャッシングのパフォーマンス上の利点を利用することが できると同時に、重要なデータがＳＭＲＡＭに合わせてただちに更新されるよう に強制することができる。当業者なら他の保護方式も実施可能であることがわか るであろう。ＳＭＲＡＭ論理回路 第２図に、システム・バス１３０上の適切なバス・サイクルを検出し、そのサ イクルがメイン・メモリ・バス１７０で発行されたことを示す信号をメイン・メ モリ発行バス４４１上で発行する装置の一実施形態を示す。 オープン・バス４３０と、ＳＭＩＡＣＴ＃バス１０３（「＃」接尾部は条件が 真の場合に信号が低であることを示す）と、ライトバック・バス４２８と、バス マスタ・バス４２７とが、サイクル照合論理回路４０２に結合され、サイクル照 合論理回路４０２はサイクル・タイプ照合バス４３３上で、システム・バス１３ ０上で発行されたサイクル・タイプがＳＭＲＡＭへのアクセスを許可されている かどうかを示す。オープン・バス４３０は、ＳＭＭ外でＳＭＲＡＭへのアクセス が許可されているかどうかを示す。これは、たとえばＳＭＲＡＭ初期設定のため に使用される。ライトバック・バス４２８は、システム・バス１３０上で発行さ れたサイクルがライトバック・サイクルであるかどうかを示す。オープン信号は 、たとえば周知の方法に従ってサイクル状況バス１０２から判断することができ る。バスマスタ・バス４２７は、システム・バス１３０上で発行されたサイクル が、周辺構成要素相互接続（ＰＣＩ）装置などの非ＣＰＵバスマスタによって生 成されたものであるかどうかを示す。バスマスタ信号は、たとえば周知の方法に 従ってサイクル状況バス１０２から判断することができる。アドレス・バス１０ １は、アドレス・ビット１７（Ａ１７）バス４２０と、アドレス・ビット１９お よびアドレス・ビット１８（Ａ１９〜Ａ１８）バス４２１と、アドレス・ビット ２１およびアドレス・ビット２０（Ａ２１〜Ａ２０）バス４２２と、アドレス・ ビット２７からアドレス・ビット２２まで（Ａ２７〜Ａ２２）のバス４２３と、 アドレス・ビット２８（Ａ２８）バス４２４と、アドレス・ビット３２からアド レス・ビット２９まで（Ａ３１〜Ａ２９）までのバス４２５とを含む。 ［ＤＲＢ４−１］バス４６２は、周知の方法に従って実装メイン・メモリの最 後の（最上位）４メガバイトに対応する上位アドレス・ビットを示す。２５６Ｋ ／１２８Ｋ＃バス４２６は、ＳＭＲＡＭ ＴＳＥＧアドレス範囲が２５６Ｋアド レスと１２８Ｋアドレスのいずれを含むかを示す。アドレス・バス１０１と、［ ＤＲＢ４−１］バス４６２と、２５６Ｋ／１２８Ｋ＃バス４２６は、ＳＭＲＡＭ 上位セグメント（ＴＳＥＧ）アドレス照合論理回路４０１に結合され、論理回路 ４０１はＳＭＲＡＭ ＴＳＥＧアドレス照合バス４３２上でアドレスがＳＭＲＡ Ｍ ＴＳＥＧアドレス範囲内にあるかどうかを示す。ＳＭＲＡＭ ＴＳＥＧアド レス照合バス４３２とサイクル・タイプ照合バス４３３はＡＮＤゲート４５０に 結合され、ＡＮＤゲート４５０はＴＳＥＧ発行サイクル・バス４３８上でＴＳＥ Ｇサイクルを許可するかどうかを示す。 Ａ２８バス４２４とＡ３１−Ａ２９バス４２５はＳＭＲＡＭ Ａ−Ｆアドレス 照合論理回路４０３に結合され、ＳＭＲＡＭ Ａ−Ｆアドレス照合論理回路４０ ３はＳＭＲＡＭ Ａ−Ｆアドレス照合バス４３４上でアドレスがＳＭＲＡＭ Ａ −Ｆアドレス範囲内にあるかどうかを示す。ＳＭＲＡＭ Ａ−Ｆアドレス照合バ ス４３４とサイクル・タイプ照合バス４３３はＡＮＤゲート４５１に結合され、 ＡＮＤゲート４５１はＡ−Ｆサイクル発行バス４３９上でＡ−Ｆサイクルを許可 するかどうかを示す。 ＤＲＢ４バス４６１は、周知の方法に従って、アンインストール・メモリ・ア ドレス空間の最初の（最下位）４ＭＧに対応する上位アドレス・ビットを示す。 Ａ２７−Ａ２２バス４２３と、Ａ２８バス４２４と、Ａ３１−Ａ２９バス４２５ と、ＤＲＢ４バス４６１とは、メイン・メモリ・アドレス照合論理回路４０４に 結合され、メイン・メモリ・アドレス照合論理回路４０４は、周知の方法に従っ てメイン・メモリ・サイクル発行バス４３５上でメイン・メモリ（非ＳＭＲＡＭ ）アクセスを許可するかどうかを示す。一実施形態では、メイン・メモリ照合論 理回路は、ＤＲＢ４バス４６１によって示されたアドレス以外のすべてのアドレ スについてメイン・メモリ・アクセスを許可する。当業者なら、メイン・メモリ 照合論理回路の他の実施形態も実施可能であることがわかるであろう。 アドレス・ホール＃バス４４０は、アドレスが周辺Ｉ／Ｏ装置に割り当てられ ているメモリ空間の部分の外部、またはたとえばエイリアスＳＭＲＡＭ ＴＳＥ Ｇアドレス範囲の外部にあることを示す。Ｉ／Ｏ装置アドレス照合論理回路４０ ５は、周知の方法に従ってＩ／Ｏアドレス照合バス４３６上でアドレスがＩ／Ｏ アドレス範囲内にあることを示す。エイリアスＳＭＲＡＭ ＴＳＥＧアドレス照 合論理回路４０６は、エイリアスＳＭＲＡＭ ＴＳＥＧアドレス照合バス４３７ 上で、アドレスがエイリアスＳＭＲＡＭ ＴＳＥＧアドレス範囲内にあることを 示す。Ｉ／Ｏアドレス照合バス４３６とエイリアスＳＭＲＡＭ ＴＳＥＧアドレ ス照合バス４３７はＮＯＲゲート４５２の入力端子に結合され、ＮＯＲゲート４ ５２はアドレス・ホール＃バス４４０上でアドレスが周辺Ｉ／Ｏ装置に割り当て られたメモリ空間の部分の外部またはエイリアスＳＭＲＡＭ ＴＳＥＧアドレス 範囲の外部にあることを示す。 ＴＳＥＧサイクル発行バス４３８と、Ａ−Ｆサイクル発行バス４３９と、メイ ン・メモリ・サイクル発行バス４３５とはＯＲゲート４５３に結合され、ＯＲゲ ート４５３は、アドレス・ホール＃バス４４０上の信号がアサートされていない 場合、条件付き発行バス４４２上でサイクルを発行する必要があることを示す。 条件付き発行バス４４２とアドレス・ホール＃バス４４０はＡＮＤゲート４５４ の入力端子に結合され、ＡＮＤゲート４５４はメイン・メモリ発行バス４４１上 で、サイクルがメイン・メモリに対して発行されていることを示す。一実施形態 では、周知の方法に従って、この信号を使用してサイクル状況バス１１２の発行 信号を発生させるサイクル状況信号を生成する。他の実施形態では、発光信号は 、独立して生成され、この信号は、発行されたバス・サイクルをメイン・メモリ と、たとえばＩ／Ｏ装置とのうちのどちらに送るべきかを示す。サイクル照合論理回路 第３図に、サイクル照合論理回路４０２の一実施形態を示す。ＳＭＩＡＣＴ＃ バス１０３はインバータ５５０に結合され、インバータはＳＭＩＡＣＴバス５４ ２上でＳＭＭがアクティブかどうかを示す。ＳＭＩＡＣＴ＃バス１０３とライト バック・バス４２８はＡＮＤゲート５５１に結合され、ＡＮＤゲート５５１は非 ＳＭＭライトバック・バス５４３上で、ＳＭＭ中でないときにサイクルがライト バック・サイクルであるかどうかを示す。オープン・バス４３０とＳＭＩＡＣＴ バス５４２と非ＳＭＭライトバック・バス５４３とはＯＲゲート５５２の入力端 子に結合され、ＯＲゲート５５２は条件付きサイクル・タイプ照合バス５４４上 で、サイクル・タイプがバスマスタ・バス４２７上の信号を条件としてＳＭＲＡ Ｍへのアクセスを許可されているかどうかを示す。条件付きサイクル・タイプ照 合バス５４４とバスマスタ・バス４２７はＡＮＤゲート５５３に結合され、ＡＮ Ｄゲート５５３はサイクル・タイプ照合バス４３３上でサイクル・タイプがＳＭ ＲＡＭへのアクセスを許可されているかどうかを示す。 第３図に示すサイクル照合論理回路４０２の実施形態では、ＳＭＲＡＭへのサ イクルは、（オープン・ビットが設定されていない限り）ＳＭＭ中でないときに ライトバックのためにのみ発行される。これによって、ＳＭＲＡＭが非ＳＭＭア クセスから保護されると同時に、ＳＭＭ中にキャッシュに書き込まれたがＳＭＭ 中にメイン・メモリに再記憶されていないＳＭＭデータを、ＳＭＭ中でないとき に再記憶することが可能になる。他の実施形態では、ライトバック・バス４２８ は、ＳＭＭ中に許可されている他のサイクルのためにもアサートされる。他の実 施形態では、ＳＭＲＡＭへのすべての非ＳＭＭバス・サイクルが無視される。こ のような保護は、適切にプログラムされたＳＭＭコードによってサポートしなけ ればならない。このようなＳＭＭコードは、ＳＭＭ中に読み取る前に書き込む変 数をキャッシュから強制的に追い出してメイン・メモリに入れなければならない 。ＳＭＭコードでこれを行うことが可能な１つの方法は、アクセスする変数のた めに十分なキャッシュ時エイリアスにアクセスし、それによってそれらの変数が キャッシュから追い出されるようにすることである。キャッシュ時エイリアスは 、ターゲット・データと同じセットに対応するアドレスである。そのセットに対 応するすべてのデータ記憶場所がいっぱいになると、キャッシュは周知の方法に 従ってデータをライトバックし、より最近にアクセスされたデータのための空き を作る。他の実施形態では、保護モード信号に応じて非ＳＭＭバス・サイクルが 無視されたり許可されたりする。これらの保護モードのそれぞれの実施態様は、 当業者には明らかである。当業者なら、サイクル照合論理回路４０２の他の実施 形態も実施可能であることがわかるであろう。ＳＭＲＡＭ ＴＳＥＧ照合論理回路 第４図に、ＳＭＲＡＭ ＴＳＥＧアドレス照合論理回路４０１の一実施形態を 示す。Ａ３１−Ａ２９バス４２５は１組のインバータ６５０の入力端子に結合さ れ、インバータ６５０はＡ３１−Ａ２９＃バス６０１上でＡ３１−Ａ２９が高で あるかどうかを示す。［ＤＲＢ４−１］バス４６２およびＡ２７−Ａ２２バス４ ２３は比較器６５１の入力端子に結合され、比較器６５１は最後の４ＭＧバス６ ０２上で、これらのアドレス・ビットが実装メイン・メモリの最後の４ＭＧのア ドレス・ビットに対応しているかどうかを示す。Ａ１７バス４２０と２５６Ｋ／ １２８Ｋ＃バス４２６はＯＲゲート６５２に結合され、ＯＲゲート６５２はＡ１ ７照合バス６０３上でＡ１７バスがＳＭＲＡＭ ＴＳＥＧアドレス範囲内に入る 必要があるアドレス・ビット１７の値に対応しているかどうかを示す。ＳＭＲＡ Ｍ ＴＳＥＧアドレス範囲には１２８Ｋのアドレスしか含まれないため、２５６ Ｋ／１２８Ｋ＃バス４２６上の信号が低の場合、照合のためにＡ１７バス４２０ 上の信号は高でなければならない。２５６Ｋ／１２８Ｋ＃バス４２６上の信号が 高の場合、ＳＭＲＡＭ ＴＳＥＧアドレス範囲はＡ１７高とＡ１７低の両方に対 応する２５６Ｋアドレスを含む。Ａ３１−Ａ２９＃バス６０１、Ａ２８バス、最 後の４ＭＧバス６０２、Ａ２１−Ａ２０バス４２２、Ａ１９−Ａ１８バス４２１ 、およびＡ１７照合バス６０３はＡＮＤゲート６５３に結合され、ＡＮＤゲート ６５３はＳＭＲＡＭ ＴＳＥＧアドレス照合バス４３２上で、アドレスがＳＭＲ ＡＭ ＴＳＥＧアドレス範囲内にあるかどうかを示す。ＳＭＲＡＭ Ａ−Ｆ照合論理回路 第５図に、ＳＭＲＡＭ Ａ−Ｆアドレス照合論理回路４０３の一実施形態を示 す。Ａ３１−Ａ２９バス４２５が１組のインバータ７５０の入力端子に結合され 、インバータ７５０はＡ３１−Ａ２９＃バス７０１上で、Ａ３１−Ａ２９ビット が高であるかどうかを示す。Ａ２７−Ａ２２バス４２３は１組のインバータ７５ １の入力端子に結合され、Ａ２７−Ａ２２＃バス７０２上で、Ａ２７−Ａ２２ビ ットが高であるかどうかを示す。Ａ２１−Ａ２０バス４２２は１組のインバータ ７５２の入力端子に結合され、インバータ７５２はＡ２１−Ａ２０＃バス７０３ 上でＡ２１−Ａ２０ビットが高であるかどうかを示す。Ａ３１−Ａ２９＃バス７ ０１、Ａ２８バス４２４、Ａ２７−Ａ２２＃バス７０２、およびＡ２１−Ａ２０ ＃バス７０３がＡＮＤゲート７５３の入力端子に結合され、ＡＮＤゲート７５３ はＳＭＲＡＭ Ａ−Ｆアドレス照合バス４３４上でアドレスがＳＭＲＡＭアドレ ス範囲内にあるかどうかを示す。エイリアスＳＭＲＡＭ ＴＳＥＧアドレス照合論理回路 第６図に、エイリアスＳＭＲＡＭ ＴＳＥＧアドレス照合論理回路４０６の一 実施形態を示す。Ａ３１−Ａ２９バス４２５は１組のインバータ８５０の入力端 子に結合され、インバータ８５０はＡ３１−Ａ２９＃バス８０１上でＡ３１−Ａ ２９が高であるかどうかを示す。Ａ２８バス４２４はインバータ８５１の入力端 子に結合され、インバータ８５１はＡ２８＃バス８０２上でＡ２８が高であるか どうかを示す。［ＤＲＢ４−１］バス４６２とＡ２７−Ａ２２バス４２３は比較 器８５２の入力端子に結合され、比較器８５２は最後の４ＭＧバス８０３上でこ れらのアドレス・ビットが実装メイン・メモリの最後の４ＭＧのアドレス・ビッ トに対応しているかどうかを示す。Ａ１７バス４２０と２５６Ｋ／１２８Ｋ＃バ ス ４２６はＯＲゲート８５３に結合され、ＯＲゲート８５３はＡ１７照合バス８０ ４上でＡ１７バスがＳＭＲＡＭ ＴＳＥＧアドレス範囲内に入る必要のあるアド レス・ビット１７値に対応しているかどうかを示す。ＳＭＲＡＭ ＴＳＥＧアド レス範囲は１２８Ｋアドレスしか含まないため、２５６Ｋ／１２８Ｋ＃バス４２ ６上の信号が低の場合、一致のためにＡ１７バス４２０上の信号は高でなければ ならない。２５６Ｋ／１２８Ｋ＃バス４２６上の信号が高の場合、ＳＭＲＡＭＴ ＳＥＧアドレス範囲には、Ａ１７高とＡ１７低の両方に対応する２５６Ｋアドレ スが含まれる。Ａ３１−Ａ２９＃バス８０１、Ａ２８＃バス８０２、最後の４Ｍ Ｇバス８０３、Ａ２１−Ａ２０バス４２２、Ａ１９−Ａ１８バス４２１、および Ａ１７照合バス８０４は、ＡＮＤゲート８５４に結合され、ＡＮＤゲート８５４ はエイリアスＳＭＲＡＭ ＴＳＥＧアドレス照合バス４３７上でアドレスがエイ リアスＳＭＲＡＭ ＴＳＥＧアドレス範囲内にあるかどうかを示す。アドレス変換論理回路 第７図に、アドレス・バス１０１上のシステム・バス・アドレスをアドレス・ バス１１１上のメイン・メモリ・バス・アドレスに変換するアドレス変換論理回 路４１０の一実施形態を示す。システム・バス・アドレスがＳＭＲＡＭアドレス 範囲内にある場合、アドレスはそれに対応するエイリアスＳＭＲＡＭアドレスに 変換される。システム・バス・アドレスがシステム・バス・アドレスの範囲外に ある場合、メイン・メモリ・アドレスがシステム・バス・アドレスである。ＳＭ ＲＡＭ ＴＳＥＧアドレス照合バス４３２とＳＭＲＡＭ Ａ−Ｆアドレス照合バ ス４３４はＯＲゲート１０５０の入力端子に結合され、ＯＲゲート１０５０はＳ ＭＲＡＭアドレス照合バス１００１上でアドレス・バス１０１上のアドレスがＳ ＭＲＡＭアドレス範囲内にあるかどうかを示す。ＳＭＲＡＭアドレス照合バス１ ００１とサイクル・タイプ照合バス４３３はＮＡＮＤゲート１０５７の入力端子 に結合され、ＮＡＮＤゲート１０５７はＳＭＲＡＭサイクル＃バス１００２上で サイクルが許可されているＳＭＲＡＭサイクルであるかどうかを示す。Ａ２８バ ス４２４とＳＭＲＡＭサイクル＃バス１００２はＡＮＤゲート１０５２の入力端 子に結合され、ＡＮＤゲート１０５２はＡ２８出力バス１１６上でメイン・メモ リ・バス上のＡ２８ビットの値を示す。Ａ３１−Ａ２９バス４２５、Ａ２７−Ａ ２２バス４２３、Ａ２１−Ａ２０バス４２２、Ａ１９−Ａ１８バス４２１、およ びＡ１７バス４２０を含む他のアドレス・ビットは、アドレス・バス１０１とア ドレス・バス１１１の両方に共通である。ハード・エラー論理回路 第８図に、任意選択のハード・エラー論理回路４０９の一実施形態を示す。オ ープン・バス４３０がインバータ９５１の出力端子に結合され、インバータ９５ １はオープン＃バス９０１上でＳＭＲＡＭ空間が無条件に使用可能であるかどう かを示す。ライトバック・バス４２８がインバータ９５２に結合され、インバー タ９５２はライトバック＃バス上でサイクルがライトバックであるかどうかを示 す。ＳＭＲＡＭ ＴＳＥＧアドレス照合バス４３２とＳＭＲＡＭ Ａ−Ｆアドレ ス照合バス４３４がＯＲゲート９５３の入力端子に結合され、ＯＲゲート９５３ はＳＭＲＡＭアドレス・バス９０３上でアドレスがＳＭＲＡＭアドレス範囲内に あるかどうかを示す。オープン＃バス９０１、ＳＭＩＡＣＴ＃バス１０３、ライ トバック＃バス９０２、およびＳＭＲＡＭアドレス・バス９０３がＡＮＤゲート ９５４の入力端子に結合され、ＡＮＤゲート９５４はハード・エラー・バス１１ ５上で、ハード・エラーが発生したかどうかを示す。一実施形態では、ハード・ エラー信号は、ライトバック・サイクル以外のＳＭＲＡＭアドレス範囲へのバス ・サイクルが非ＳＭＭで開始されたことを示す。一実施形態では、非ライトバッ ク・サイクルには、読取りサイクル、所有権読取りサイクル、キャッシュ・フィ ル・サイクル、非ライトバック書込みサイクルなどの周知のサイクル・タイプが 含まれる。当業者なら、他のサイクル・タイプを含むものや上記のサイクル・タ イプの一部を含まないものなどのバス・サイクルのいくつかのセットについてエ ラー信号を発生させることができることがわかるであろう。一実施形態では、ハ ード・エラー信号を使用してレジスタにビットを設定する。他の実施形態では、 ハード・エラー信号を使用して、エラー処理ルーチンを開始するために使用可能 な割込み信号を発生させる。アドレス変換およびＳＭＲＡＭ保護方法 第９図に、ＳＭＲＡＭアドレスをエイリアスＳＭＲＡＭアドレスに変換し、Ｓ ＭＭ中でないときにＳＭＲＡＭを特定のアクセスから保護する本発明の方法のい くつかの実施形態を示す。以下のステップでは第１図も参照する。ステップ１１ ００で、アドレス照合論理回路（たとえば、ＳＭＲＡＭ ＴＳＥＧアドレス照合 論理回路４０１またはＳＭＲＡＭ Ａ−Ｆアドレス照合論理回路４０３）がシス テム・バス１３０から第１のアドレスを受け取る。ステップ１１０５で、サイク ル照合論理回路４０２が、システム・バス１３０からサイクル状況信号を受け取 る。ステップ１１１０で、アドレス照合論理回路は、第１のアドレスがＳＭＲＡ Ｍ範囲内にあるかどうかを判断する。第１のアドレスがＳＭＲＡＭ範囲内にない 場合、ステップ１１１５でサイクルはメイン・メモリ・バス１７０で発行され、 この方法は終了する。第１のアドレスがＳＭＲＡＭ範囲内にある場合、ステップ １１２０でアドレス変換論理回路４１０が第１のアドレスをエイリアスＳＭＲＡ Ｍ範囲内の対応する第２のアドレスに変換（マッピング）する。ステップ１１２ ５でサイクル照合論理回路４０２がＳＭＭ状況信号を受け取る。ステップ１１３ ０で、サイクル照合論理回路４０２はＳＭＭがアクティブか否かを判断する。Ｓ ＭＭがアクティブの場合、ステップ１１１５でサイクルがメイン・メモリ・バス １７０で発行され、この方法は終了する。ＳＭＭがアクティブでない場合、ステ ップ１１４０でサイクル照合論理回路４０２はサイクルがライトバック・サイク ルかどうかを判断する。サイクルがライトバック・サイクルでない場合、ステッ プ１１４５で任意選択のハード・エラー論理回路４０９がハード・エラーを発行 し、この方法は終了する。サイクルがライトバック・サイクルの場合、実施形態 によって異なる応答がある。一実施形態では、ステップ１１５５でサイクル照合 論理回路４０２がメイン・メモリ・バス１７０上でサイクルを発行する。他の実 施形態では、サイクル照合論理回路４０２はそのサイクルを無視する。さらに他 の実施形態では、ステップ１１５０でサイクル照合論理回路４０２がどの保護モ ードがイネーブルになっているかを判断する。そのモードでライトバックが可能 な場合、ステップ１１５５でサイクル照合論理回路４０２はそのサイクルをメイ ン・メモリ・バス１７０で発行する。その保護モードでライトバックが許可され ていない場合、サイクル照合論理回路４０２はそのサイクルを無視する。その他の実施形態 本発明の他の実施形態も実施可能である。たとえば、コンピュータ・システム は複数プロセッサ・サブシステム、またはシステム・バスにデータを送り出すそ の他の装置を含むことができる。さらに、Ｐｅｎｔｉｕｍ^(R)プロセッサなどの Ｉｎｔｅｌアーキテクチャ・マイクロプロセッサを参照しながら説明したが、Ｐ ｏｗｅｒＰＣ^TMやＡｌｐｈａ^TMなど他のマイクロプロセッサ・アーキテクチャも 本発明によって使用することができる。（Ｐｅｎｔｉｕｍ^(R)はＩｎｔｅｌ Ｃ ｏｒｐｏｒａｔｉｏｎの登録商標である。ＰｏｗｅｒＰＣ^TMはＩＢＭ、ＡＰＰＬ Ｅ ＣＯＭＰＵＴＥＲ、およびＭＯＴＯＲＯＬＡの商標である。Ａｌｐｈａ^TMは Ｄｉｇｉｔａｌ Ｅｑｕｉｐｍｅｎｔ Ｃｏｒｐｏｒａｔｉｏｎの商標である。 ）

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，Ｄ Ｋ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＧＨ ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ (72)発明者 ホリガン，ジョン・ダブリュ アメリカ合衆国・94041・カリフォルニア 州・マウンテンビュー・ヴィラ ストリー ト・1209 (72)発明者 ソンガー，ニール アメリカ合衆国・95051・カリフォルニア 州・サンタ クララ・キャピトラ ウェ イ・996 (72)発明者 グルー，アンドリュー・エフ アメリカ合衆国・53715・ウィスコンシン 州・マディソン・ウエスト ショア ドラ イブ・4112 【要約の続き】 できる。

Claims (1)

1. 【特許請求の範囲】 １．第１のデータ要素と対応する第１のタグ・アドレスおよび第２のデータ要素 と対応する第２のタグ・アドレスを含み、前記第１のタグ・アドレスがＳＭＲＡ Ｍアドレス範囲内の第１のアドレスに対応し、前記第２のタグ・アドレスが前記 ＳＭＲＡＭアドレス範囲外の第２のアドレスに対応し、前記ＳＭＲＡＭアドレス 範囲がメイン・メモリ・アドレス範囲外にあるキャッシュ・メモリ。 ２．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでであ り、Ｚが少なくとも１ビットからなる順列を表す請求項１に記載のキャッシュ・ メモリ。 ３．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでであ り、Ｚが少なくとも１ビットからなる順列を表す請求項１に記載のキャッシュ・ メモリ。 ４．前記ＳＭＲＡＭアドレス範囲内のすべてのアドレスが、ゼロであるＡ２０ビ ットを有する請求項１に記載のキャッシュ・メモリ。 ５．前記第２のアドレスが前記メイン・メモリ・アドレス範囲内にある請求項１ に記載のキャッシュ・メモリ。 ６．第１のアドレスを有するバス・サイクルを処理する回路であって、 前記第１のアドレスが、メイン・メモリ・アドレス範囲外にあるシステム管理 ランダム・アクセス・メモリ（ＳＭＲＡＭ）のアドレス範囲内にあるか否かを判 断するアドレス照合論理回路と、 前記第１のアドレスが前記ＳＭＲＡＭアドレス範囲内にある場合に、前記第１ のアドレスを前記メイン・メモリ・アドレス範囲内の対応する第２のアドレスに 変換するアドレス変換論理回路と を含む回路。 ７．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでであ り、Ｚが少なくとも１ビットからなる順列を表す請求項６に記載の回路。 ８．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでであ り、Ｚが少なくとも１ビットからなる順列を表す請求項６に記載の回路。 ９．範囲選択バスをさらに含み、前記ＳＭＲＡＭアドレス範囲が前記範囲選択バ ス上の値によって少なくとも部分的に決まる請求項６に記載の回路。 １０．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列を表し、前記少なくとも１ビットの 少なくとも一部が前記値によって決まる請求項９に記載の回路。 １１．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでの 範囲であり、Ｚが少なくとも１ビットからなる順列を表し、前記少なくとも１ビ ットの少なくとも一部が前記値によって決まる請求項９に記載の回路。 １２．前記ＳＭＲＡＭアドレス範囲内のすべてのアドレスが、ゼロであるＡ２０ ビットを有する請求項６に記載の回路。 １３．前記対応する第２のアドレスがグラフィクス・アダプタ・メモリ・アドレ ス範囲内にある請求項６に記載の回路。 １４．前記対応する第２のアドレスが業界標準アーキテクチャ（ＩＳＡ）領域ア ドレス範囲内にある請求項６に記載の回路。 １５．前記対応する第２のアドレスが前記メイン・メモリ・アドレス範囲の予約 部分内にある請求項６に記載の回路。 １６．前記予約部分が前記メイン・メモリ・アドレス範囲の最上位（最後）部分 を含む請求項１５に記載の回路。 １７．前記バス・サイクルを選択的に処理する保護論理回路をさらに含み、前記 保護論理回路は、 ＳＭＭ中でないときに前記バス・サイクルが第１のセットのバス・サイクル・ タイプのうちの１つであるか否かを判断するサイクル照合論理回路と、 前記サイクル照合論理回路に結合され、ＳＭＭ中でないときに、前記第１のア ドレスが前記ＳＭＲＡＭアドレス範囲内にあり、前記バス・サイクルが前記第１ のセットのバス・サイクル・タイプの１つである場合、前記バス・サイクルを実 行すべきであることを示し、ＳＭＭ中でないときに、前記第１のアドレスが前記 ＳＭＲＡＭアドレス範囲内にあり、バス・サイクルが前記第１のセットのバス・ サイクル・タイプの１つでない場合、ＳＭＲＡＭバス・サイクルを実行すべきで ないことを示す第１の出力とを含む請求項６に記載の回路。 １８．前記第１のセットのバス・サイクル・タイプがライトバック・サイクルを 含む請求項１７に記載の回路。 １９．前記バス・サイクルを処理するエラー論理回路をさらに含み、前記エラー 論理回路は、 ＳＭＭ中でないときに前記バス・サイクルが第２のセットのバス・サイクル・ タイプのうちの１つであるか否かを判断するハード・エラー論理回路と、 前記ハード・エラー論理回路に結合され、ＳＭＭ中でないときに、前記第１の アドレスが前記ＳＭＲＡＭアドレス範囲内にあり、前記バス・サイクルが前記第 ２のセットのバス・サイクル・タイプのうちの１つである場合、前記バス・サイ クルが要求されたことを示す第２の出力とを含む請求項１７に記載の回路。 ２０．前記第２のセットのバス・サイクル・タイプが読取りサイクルを含む請求 項１９に記載の回路。 ２１．前記第２のセットのバス・サイクル・タイプが所有権読取りサイクルを含 む請求項１９に記載の回路。 ２２．前記第２のセットのバス・サイクル・タイプがキャッシュ・フィル・サイ クルを含む請求項１９に記載の回路。 ２３．前記第２のセットのバス・サイクル・タイプが書込みサイクルを含み、前 記書込みサイクルがライトバック・サイクルでない請求項１９に記載の回路。 ２４．バス・サイクルを発行するＳＭＲＡＭを備えたコンピュータ・システムで あって、 プロセッサがＳＭＭ中であるか否かを示すＳＭＭ状況バスを含むプロセッサと 、 前記プロセッサに結合されたキャッシュ・メモリと、 前記キャッシュ・メモリに結合され、サイクル・タイプを示すサイクル・タイ プ・バスと、 前記キャッシュ・メモリに結合され、前記バス・サイクルの第１のアドレスを 示す第１のアドレス・バスと、 前記第１のアドレス・バスに結合され、前記第１のアドレスがＳＭＲＡＭアド レス範囲内にあり、前記サイクル・タイプが第３のセットのサイクル・タイプの １つであり、前記ＳＭＲＡＭアドレス範囲がメイン・メモリ・アドレス範囲外に ある場合、前記第１のアドレスを対応する第２のアドレスに変換するアドレス変 換論理回路と、 前記アドレス変換論理回路に結合され、前記バス・サイクルの前記第２のアド レスを示す第２のアドレス・バスと、 前記第２のアドレス・バスに結合されたメイン・メモリとを含み、前記第２の アドレスが前記メイン・メモリ・アドレス範囲内にある コンピュータ・システム。 ２５．前記キャッシュ・メモリがＳＭＭ中に記憶されたデータ要素と非ＳＭＭ中 に記憶されたデータ要素とを含む請求項２４に記載のコンピュータ・システム。 ２６．前記キャッシュ・メモリがＳＭＭ中に記憶された前記データ要素に対応す るタグ・アドレスを含み、前記タグ・アドレスが前記メイン・メモリ・アドレス 範囲外にあるアドレスに対応する請求項２５に記載のコンピュータ・システム。 ２７．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列を表す請求項２４に記載のコンピュ ータ・システム。 ２８．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列を表す請求項２４に記載のコンピュ ータ・システム。 ２９．前記アドレス変換論理回路が範囲選択バスをさらに含み、前記ＳＭＲＡＭ アドレス範囲が範囲選択バス上の値によって少なくとも部分的に決まる請求項２ ４に記載のコンピュータ・システム。 ３０．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列を表し、前記少なくとも１ビットの 少なくとも一部が前記値によって決まる請求項２９に記載のコンピュータ・シス テム。 ３１．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列を表し、前記少なくとも１ビットの 部分が前記値によって決まる請求項２９に記載のコンピュータ・システム。 ３２．ＢＩＯＳをさらに含み、前記ＢＩＯＳが前記値を供給する請求項２９に記 載のコンピュータ・システム。 ３３．前記値を使用して前記ＳＭＲＡＭアドレス範囲の最上位ビットが判断され る請求項２９に記載のコンピュータ・システム。 ３４．プラグ・アンド・プレイＢＩＯＳをさらに含み、前記ＳＭＲＡＭアドレス 範囲が３２ビット固定記憶場所メモリ範囲ディスクリプタによって予約される請 求項２４に記載のコンピュータ・システム。 ３５．前記ＳＭＲＡＭアドレス範囲内のすべてのアドレスがゼロに等しいＡ２０ ビットを有する請求項２４に記載のコンピュータ・システム。 ３６．前記対応する第２のアドレスがグラフィクス・アダプタ・メモリ・アドレ ス範囲内にある請求項２４に記載のコンピュータ・システム。 ３７．前記対応する第２のアドレスが業界標準アーキテクチャ（ＩＳＡ）領域ア ドレス範囲内にある請求項２４に記載のコンピュータ・システム。 ３８．前記対応する第２のアドレスが前記メイン・メモリ・アドレス範囲の予約 部分内にあり、前記予約部分が前記メイン・メモリ・アドレス範囲の最上位（最 後）部分を含む請求項２４に記載のコンピュータ・システム。 ３９．前記予約部分が前記メイン・メモリ・アドレス範囲の最上位（最後）部分 を含む請求項３８に記載のコンピュータ・システム。 ４０．ＳＭＭが非アクティブであるときに前記ＳＭＲＡＭバス・サイクル・タイ プの第１のグループを処理する保護論理回路をさらに含み、前記保護論理回路が 、 ＳＭＭ中でないときに前記バス・サイクルが第１のセットのバス・サイクル・ タイプの１つであるか否かを判断するサイクル照合論理回路と、 前記サイクル照合論理回路に結合され、ＳＭＭ中でないときに前記第１のアド レスが前記ＳＭＲＡＭアドレス範囲内にあり、前記バス・サイクルが前記第１の セットのバス・サイクル・タイプの１つである場合、前記バス・サイクルを実行 すべきであることを示し、ＳＭＭ中でないときに前記第１のアドレスが前記ＳＭ ＲＡＭアドレス範囲内にあり、バス・サイクルが前記ＳＭＲＡＭバス・サイクル ・タイプの前記第１のグループの１つでない場合、ＳＭＲＡＭバス・サイクルを 実行すべきでないことを示すサイクル・イネーブル出力とを含む請求項２４に記 載のコンピュータ・システム。 ４１．前記第１のセットのバス・サイクル・タイプがライトバック・サイクルを 含む請求項４０に記載のコンピュータ・システム。 ４２．ＳＭＭが非アクティブであるときに第２のセットのバス・サイクル・タイ プを処理するエラー論理回路をさらに含み、前記エラー論理回路が、 前記ＳＭＭ状況バスと前記サイクル・タイプ・バスとに結合され、前記バス・ サイクルが前記第２のセットのバス・サイクル・タイプの１つであるか否かを判 断するハード・エラー論理回路と、 前記ハードエラー・論理回路に結合され、前記第１のアドレスが前記ＳＭＲＡ Ｍアドレス範囲内にあり、前記バス・サイクル・タイプが前記第２のセットのバ ス・サイクル・タイプの１つである場合、前記バス・サイクルが要求されたこと を示すハード・エラー出力とを含む請求項４０に記載のコンピュータ・システム 。 ４３．前記第２のセットのバス・サイクル・タイプが読取りサイクルを含む請求 項４２に記載のコンピュータ・システム。 ４４．前記第２のセットのバス・サイクル・タイプが所有権読取りサイクルを含 む請求項４２に記載のコンピュータ・システム。 ４５．前記第２のセットのバス・サイクル・タイプがキャッシュ・フィル・サイ クルを含む請求項４２に記載のコンピュータ・システム。 ４６．前記第２のセットのバス・サイクル・タイプが書込みサイクルを含み、前 記書込みサイクルがライトバック・サイクルではない請求項４２に記載のコンピ ュータ・システム。 ４７．バス・サイクルを実行するためのシステム管理メモリを保護するようにバ ス・サイクルを処理する方法であって、 前記バス・サイクルの第１のアドレスを受け取るステップと、 前記第１のアドレスがＳＭＲＡＭアドレス範囲内にあるか否かを判断するステ ップと、 前記ＳＭＲＡＭアドレス範囲がメイン・メモリ・アドレス範囲外にあり、前記 第１のアドレスに対応する、メイン・メモリ・アドレス範囲内にある第２のアド レスを生成するステップとを含む方法。 ４８．少なくとも１つの範囲選択ビットを受け取るステップと、 前記少なくとも１つの範囲選択ビットを使用して前記ＳＭＲＡＭアドレス範囲 の少なくとも一部を判断するステップとをさらに含む請求項４７に記載の方法。 ４９．ＳＭＭ状況を受け取るステップと、 バス・サイクル・タイプを受け取るステップと、 ＳＭＭ中でないときに前記バス・サイクル・タイプが第１のセットのバス・サ イクル・タイプの１つであるか否かを判断するステップと、 ＳＭＭ中でないときに前記第１のアドレスが前記ＳＭＲＡＭアドレス範囲内に あり、前記バス・サイクル・タイプが前記第１のセットのバス・サイクル・タイ プである場合に、前記バス・サイクルを実行すべきであることを示すステップと を含む請求項４７に記載の方法。 ５０．前記ＳＭＲＡＭバス・サイクル・タイプの前記第１のグループがライトバ ック・サイクルを含む請求項４９に記載の方法。 ５１．ＳＭＭ状況を受け取るステップと、 バス・サイクル・タイプを受け取るステップと、 ＳＭＭ中でないときに前記バス・サイクル・タイプが第２のセットの前記バス ・サイクル・タイプの１つであるか否かを判断するステップと、 ＳＭＭ中でないときに、前記第１のアドレスが前記ＳＭＲＡＭアドレス範囲内 にあり、前記バス・サイクルが前記第２のセットのバス・サイクル・タイプの１ つである場合、エラーを示すステップとを含む請求項４９に記載の方法。 ５２．前記第２のセットのバス・サイクル・タイプが読取りサイクルを含む請求 項５１に記載の方法。 ５３．前記第２のセットのバス・サイクル・タイプが所有権読取りサイクルを含 む請求項５１に記載の方法。 ５４．前記第２のセットのバス・サイクル・タイプがキャッシュ・フィル・サイ クルを含む請求項５１に記載の方法。 ５５．前記第２のセットのバス・サイクル・タイプが書込みサイクルを含む請求 項５１に記載の方法。 ５６．第１のアドレスを有するバス・サイクルを処理するサイクル処理手段であ って、 前記第１のアドレスが、メイン・メモリ・アドレス範囲外にあるシステム管理 ランダム・アクセス・メモリ（ＳＭＲＡＭ）のアドレス範囲内にあるか否かを判 断するアドレス照合手段と、 前記第１のアドレスが前記ＳＭＲＡＭアドレス範囲内にある場合、前記第１の アドレスを前記メイン・メモリ・アドレス範囲内の対応する第２のアドレスに変 換する変換手段と を含むサイクル処理手段。 ５７．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列を表す請求項５６に記載のサイクル 処理手段。 ５８．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列である請求項５６に記載のサイクル 処理手段。 ５９．範囲入力手段をさらに含み、前記ＳＭＲＡＭアドレス範囲が前記範囲選択 手段によって少なくとも部分的に決まる請求項５６に記載のサイクル処理手段。 ６０．前記ＳＭＲＡＭアドレス範囲がＺ０００００ＨからＺＦＦＦＦＦＨまでで あり、Ｚが１つまたは複数ビットの順列を表し、前記少なくとも１ビットの少な くとも一部が前記範囲選択手段によって決まる請求項５９に記載のサイクル処理 手段。 ６１．前記ＳＭＲＡＭアドレス範囲がＺＡ００００ＨからＺＤＦＦＦＦＨまでで あり、Ｚが少なくとも１ビットからなる順列であり、前記少なくとも１ビットの 部分が前記範囲選択手段によって決まる請求項５９に記載のサイクル処理手段。 ６２．前記ＳＭＲＡＭアドレス範囲内のすべてのアドレスがゼロであるＡ２０ビ ットを有する請求項５６に記載のサイクル処理手段。 ６３．前記メイン・メモリ・アドレス範囲が００００００００Ｈから最大０ＦＦ ＦＦＦＦＦＨまでである請求項５６に記載のサイクル処理手段。 ６４．前記バス・サイクルを選択的に処理する保護論理回路をさらに含み、前記 保護論理回路は、 前記バス・サイクル・タイプが第１のセットのバス・サイクル・タイプの１つ であるか否かを判断するサイクル照合手段と、 前記サイクル照合手段に結合され、ＳＭＭ中でないときに、前記第１のアドレ スが前記ＳＭＲＡＭアドレス範囲内にあり、前記バス・サイクル・タイプが前記 第１のセットのバス・サイクル・タイプの１つである場合、前記バス・サイクル を実行すべきであることを示し、ＳＭＭ中でないときに、前記第１のアドレスが 前記ＳＭＲＡＭアドレス範囲内にあり、バス・サイクルが前記第１のセットのバ ス・サイクル・タイプの１つでない場合、ＳＭＲＡＭバス・サイクルを実行すべ きでないことを示す、サイクル・イネーブル出力手段とを含む請求項５６に記載 のサイクル処理手段。 ６５．前記第１のセットのバス・サイクル・タイプがＳＭＲＡＭへのライトバッ ク・サイクルを含む請求項６４に記載のサイクル処理手段。 ６６．前記バス・サイクルを処理するエラー論理回路をさらに含み、前記エラー 論理回路が、 前記バス・サイクルが第２のセットのバス・サイクル・タイプの１つであるか 否かを判断するエラー検出手段と、 前記エラー検出手段に結合され、前記第１のアドレスが前記ＳＭＲＡＭアドレ ス範囲内にあり、前記バス・サイクルが前記第２のセットのバス・サイクル・タ イプの１つである場合、前記バス・サイクルが要求されたことを示すエラー出力 手段とを含む請求項６４に記載のサイクル処理手段。 ６７．前記第２のセットのバス・サイクル・タイプが読取りサイクルを含む請求 項６６に記載のサイクル処理手段。 ６８．前記第２のセットのバス・サイクル・タイプが所有権読取りサイクルを含 む請求項６６に記載のサイクル処理手段。 ６９．前記第２のセットのバス・サイクル・タイプがキャッシュ・フィル・サイ クルを含む請求項６６に記載のサイクル処理手段。 ７０．前記第２のセットのバス・サイクル・タイプが書込みサイクルを含み、前 記書込みサイクルがライトバック・サイクルではない請求項６６に記載のサイク ル処理手段。