JP2000513505A - 集積半導体回路 - Google Patents

Abstract

(57)【要約】 本発明は、半導体チップ（１）を有し、この半導体チップを収容するハウジング（５）を有し、さらにこの半導体チップ（１）の接点面（２）と集積半導体回路の外部端子（７）との間を電気的に接続するための個々のリード（３）から成るリードフレーム（４）を有する集積半導体回路に関する。このリードフレームのリードは、この場合ハウジング（５）の周縁と半導体チップ（１）との間の間隔が比較的大きいこのハウジング（５）の領域において、このハウジング（５）の領域の中心面（９）まで低下されており、この結果この領域ではリードフレーム（４）のリード（３）は低下部分（８）を有する。

Description

【発明の詳細な説明】 集積半導体回路 本発明は、集積半導体回路、例えば半導体メモリであって、半導体チップを有 し、この半導体チップを収容するハウジングを有し、さらに半導体チップの接点 面と集積半導体回路の外部端子との間を接続するための個々のリードから成るリ ードフレームを有し、接点面に接続されるリードフレームの第１の領域と外部端 子に接続されるリードフレームの第２の領域とが実質的に同一平面に存在する、 集積半導体回路、例えば半導体メモリに関する。 半導体メモリ、例えば１６メガビット半導体メモリにはほぼ１ｍｍのハウジン グ厚を有するいわゆるＴＳＯＰハウジング（ＴＳＯＰ=Thin small outline pack age）か又はほぼ２．５ｍｍのハウジング厚を有するいわゆるＳＯＪハウジング （ＳＯＪ=Small Outline J-Bend）が使用される。これらのハウジングがＬＯＣ 技術（ＬＯＣ=Lead-On-Chip）で構成される場合、ハウジング端子はハウジング において点対称に乃至は中心に設けられる。同じことはリードフレームのリード のガイドにも妥当する。これらのリードは半導体チップのそれぞれの接点面乃至 は接合箇所をハウジング端子に接続する。この場合接点面はリードフレームにお け る半導体チップの機械的固定のために使用され、他方で例えばゴールドワイヤを 介してボンディングパッドへの電気的接続が行われる。 これはすでに存在するハウジングが相当小さい半導体チップのために使用され る場合にいえることだが、半導体チップがハウジングよりもはるかに小さい場合 には、半導体チップが存在しない比較的大きな領域がハウジング内に残ってしま う。 図３には既存の集積半導体回路の平面図を示しており、この集積半導体回路の 断面図が図４に図示されている。この集積半導体回路は、半導体チップ１、この 半導体チップ１の上に配置された接点面２、これら接点面２に機械的に接続され たリードフレーム４のリード３、リード３と電気的接点（「ボンディングパッド 」）９との間を電気的に接続するために使用される例えば金から成るボンディン グワイヤ１０ならびに可塑材料、例えばエポキシ樹脂から成るハウジング５を有 する。図面を簡略化するために接点面２は図４にのみ図示されており、この図４ はその他にリード３をハウジング５があたかも取り去られているかのように示し ている。図３及び４から見て取れるように、ここでは比較的小さい半導体チップ １がこの半導体チップ１に比べて大きなハウジング５の中に収容されている。ゾ ーンＡがあり、このゾーンＡには側面を向けて半導体チップ１及びハウジング５ があり、他方で半導体チッ プ１の領域の外側にあるゾーンＢにはリードフレーム４のリード３ならびにハウ ジング５の可塑材料が存在する。図３及び４は半導体チップ１がハウジング５の 中心に配置されている事例を示しているにもかかわらず、図３及び４の半導体チ ップの右側及び左側に存在するこれらのゾーンＢは比較的大きい。ハウジング５ の中心からずらして半導体チップ１を配置した場合、すなわち図３及び４におい てハウジング５の中でほぼ半導体チップ１の収容箇所を左へとずらした場合、こ れらのゾーンＢのうちの一方、つまりこの事例では図３及び４で右側に位置する ゾーンＢがその寸法においてさらに大きくなってしまう。 これは、この図示された集積半導体回路においてゾーンＡには半導体チップ１ 及びハウジング５が存在し、他方でゾーンＢにはハウジング５及びリード３が存 在することを意味する。半導体チップ１の半導体材料及びリード３の熱膨張係数 は比較的近接している。しかし、ハウジング５の可塑材料の熱膨張係数は半導体 材料及びリードの熱膨張係数とはかなり異なる。従って、この集積半導体回路は ゾーンＡにおいて熱的に調整され（balanced package）、他方でこのような熱的 な調整はゾーンＢでは起こらない（non-balanced package）。この集積半導体回 路では図４において破線で示されているようなたわみが発生する。ハウジング５ の厚みが小さければ小さいほど、そしてゾーンＢがゾ ーンＡよりも膨張すればするほど、このようなたわみが大きくなる。集積半導体 回路の取り付けにおいてこのようなたわみはきわめて望ましくない。というのも 、このようなたわみによって集積半導体回路のハウジング寸法が変化し、場合に よっては他の構成部材との同一平面性（coplanarity）が失われる。これは製品 の機械的特性に対しても電気的特性に対してもネガティブな影響を及ぼす。 本発明の課題は次のような集積半導体回路を提供することである。すなわち、 ハウジング内で実際の半導体チップが比較的小さい空間しか占めず、リードが非 中心的にガイドされていても、このハウジングのたわみが確実に回避される集積 半導体回路を提供することである。 上記課題は本発明では請求項１の上位概念記載の集積半導体回路において、リ ードフレームのリードは第３の領域において第１及び第２の領域のレベルから接 点面に対向配置された半導体チップの上側表面へと低下されており、この第３の 領域は第１の領域と第２の領域との間に存在し半導体チップの周囲の外側に設け られていることによって解決される。この場合、リードの相応の部分がほぼ集積 半導体回路の中心面乃至はこの集積半導体回路のハウジングの中心面に設けられ るまで、この低下は行われる。第３の領域におけるリードフレームのリードの低 下によってここでも簡単な やり方でへ熱的調整が達成され、この結果たわみが確実に回避される。この低下 自体は、リードフレームがその製造の際に相応にエンボシングされることによっ て簡単なやり方で達成される。このようなエンボシングによって相応に形成され 低下された部分を設けられたリードフレームは次いで通常のやり方で半導体チッ プに接続され、ハウジングの中に接合される。 本発明の改善実施形態では、第３の領域の低下がほぼハウジングの中心面にま で達する。すなわち、第３の領域において、リードフレームのリードは、ほぼ集 積半導体回路乃至はこの集積半導体回路のハウジングの上側表面及び下側表面か ら同じ距離に存在するならば、この場合簡単に熱的調整が達成される。 本発明はリードフレーム及びハウジングのための特殊な材料に限定されないが 、熱的調整が行われるので、リードフレームはほぼハウジングの上側表面及び下 側表面から同じ距離に配置される場合、リードフレームの有利な材料はニッケル /鉄及び銅合金でありハウジングの有利な材料はエポキシベースの可塑材料であ る。 本発明の他の改善実施例では、第３の領域は、半導体チップとハウジングの周 縁との間の間隔が最大であるような集積半導体回路のゾーンに存在する。このよ うにしてとりわけハウジングの大きなたわみが確実に回避される。 最後に本発明の改善実施形態は、集積半導体回路の製造方法に存する。この場 合、第３の領域における低下はリードフレームの製造の際に下方へのエンボシン グによって形成され、さらに半導体チップはリードフレームに接続されてハウジ ングにモールドされる。このようにしてリードフレームのとりわけ簡単な低下が 可能である。 本発明を次に図面に基づいて詳しく説明する。 図１は本発明の集積半導体回路の側面図である。 図２は図１の半導体回路の平面図である。 図３は既存の集積半導体回路の平面図である。 図４は図３の半導体回路の側面図である。 図１〜図４には半導体チップ及びリードフレームのリードが本発明をわかりや すくするために図示されている。ただしこれら自体はハウジング５によって大き く被覆されている。さらに全ての図面において互いに対応する部分は同一の参照 符号が付けられている。 図１及び図２に示されているように、ここには半導体チップ１の接点面２を集 積半導体回路の外部端子７に接続するリードフレーム４のリード３は、領域６に おいて低下されている。この領域６は図２では破線で示されており、とりわけ半 導体チップ１とハウジング５の周縁との間の間隔が比較的大きな集積半導体回路 の部分に存在する。このようにして領域６のリード３において低下部分８（図１ 参照）が成立する。この低 下部分８はハウジング５のほぼ中心面９に存在する。これによって、この集積半 導体回路は領域６において熱的に調整される。というのも、ハウジング５の上側 表面及び下側表面からこの低下部分８までの距離がほぼ同一であることによって 、熱が加えられた際にたわみが確実に回避されるからである。わかりやすく図示 するために図１及び２では接点９及びボンディングワイヤ１０は示されていない 。 本発明は有利には、リードフレームのリードが簡単な手段によって調整された 状態にもたらされなければならないＬＯＣ技術乃至はＣＤＬ技術の全ての集積半 導体回路に適用可能である。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年６月１６日（１９９８．６．１６） 【補正内容】 明細書 集積半導体回路 本発明は、集積半導体回路、例えば半導体メモリであって、半導体チップを有 し、この半導体チップを収容するハウジングを有し、さらに半導体チップの接点 面と集積半導体回路の外部端子との間を接続するための個々のリードから成るリ ードフレームを有し、接点面に接続されるリードフレームの第１の領域と外部端 子に接続されるリードフレームの第２の領域とが実質的に同一平面に存在する、 集積半導体回路、例えば半導体メモリに関する。 半導体メモリ、例えば１６メガビット半導体メモリにはほぼ１ｍｍのハウジン グ厚を有するいわゆるＴＳＯＰハウジング（ＴＳＯＰ=Thin small outline pack age）か又はほぼ２．５ｍｍのハウジング厚を有するいわゆるＳＯＪハウジング （ＳＯＪ=Small Outline J-Bend）が使用される。これらのハウジングがＬＯＣ 技術（ＬＯＣ=Lead-On-Chip）で構成される場合、ハウジング端子はハウジング において点対称に乃至は中心に設けられる。同じことはリードフレームのリード のガイドにも妥当する。これらのリードは半導体チップのそれぞれの接点面乃至 は接点箇所をハウジング端子に接続する。この場合、接点面はリードフレームで の 半導体チップの機械的固定のために使用され、他方で例えばゴールドワイヤを介 してボンディングパッドへの電気的接続が行われる。 これは既存のハウジングを相当小さい半導体チップに対して使用しなくてはな らない場合に言えることだが、この半導体チップがこのハウジングよりもはるか に小さい場合には、半導体チップが存在しない比較的大きな領域がハウジング内 に残ってしまう。 図３は既存の集積半導体回路の平面図を示しており、この集積半導体回路の断 面図が図４に図示されている。この集積半導体回路は、半導体チップ１、この半 導体チップ１の上に配置された接点面２、これら接点面２に機械的に接続された リードフレーム４のリード３、これらリード３と電気的接点（「ボンディングパ ッド」）９との間を電気的に接続するために使用される例えば金から成るボンデ ィングワイヤ１０ならびに可塑材料、例えばエポキシ樹脂から成るハウジング５ を有する。図面を簡略化するために接点面２は図４にのみ図示されており、この 図４はその他にあたかもハウジング５を取り去ったかのようにリード３を示して いる。図３及び４から見て取れるように、ここでは比較的小さい半導体チップ１ がこの半導体チップ１に比べて大きなハウジング５の中に収容されている。ゾー ンＡがあり、このゾーンＡには側面を向いて半導体チップ１及びハウジング５が あり、他方で半導体チップ １の領域の外側にあるゾーンＢにはリードフレーム４のリード３ならびにハウジ ング５の可塑材料が存在する。図３及び４は半導体チップ１がハウジング５の中 心に配置されている事例を示しているにもかかわらず、図３及び４において半導 体チップの右側及び左側に存在するこれらのゾーンＢは比較的大きい。ハウジン グ５の中心からずらして半導体チップ１を配置した場合、すなわち図３及び４に おいてハウジング５の中で例えば半導体チップ１の収容箇所を左へとシフトした 場合、これらのゾーンＢのうちの一方、つまりこの事例では図３及び４において 右側に位置するゾーンＢの方がその寸法においてさらに大きくなってしまう。 これは、この図示された集積半導体回路においてゾーンＡには半導体チップ１ 及びハウジング５が存在し、他方でゾーンＢにはハウジング５及びリード３が存 在することを意味する。半導体チップ１の半導体材料及びリード３の熱膨張係数 は比較的互いに近接している。しかし、ハウジング５の可塑材料の熱膨張係数は 半導体材料及びリードの熱膨張係数とはかなり異なる。従って、この集積半導体 回路はゾーンＡにおいて熱的に調整され（balanced package）、他方でこのよう な熱的な調整はゾーンＢでは起こらない（non-balanced package）。よって、こ の集積半導体回路では図４において破線で示されているようなたわみが発生する 。ハウジング５の厚みが小さければ小さいほど、そし てゾーンＢがゾーンＡよりも膨張すればするほど、このようなたわみが大きくな る。集積半導体回路の取り付けにおいてこのようなたわみはきわめて望ましくな い。というのも、このようなたわみによって集積半導体回路のハウジング寸法が 変化し、場合によっては他の構成部材とハウジング寸法との同一平面性（coplan arity）が失われる。これは製品の機械的特性に対しても電気的特性に対しても ネガティブな影響を及ぼす。 日本特許英文抄録１８（４３）（Ｅ１６４０）及びＪＰ-Ａ-６２５２３３３に は半導体チップ、リードフレーム及び周囲ハウジングを有する半導体装置が記述 されている。この半導体チップはリードフレームのチップアイランドに載置され る。端子フィンガは、交互に端子フィンガの部分が半導体構成素子の上側表面及 び下側表面に接続できるように形成されている。さらにハウジングの側面におい て外側へと導かれている端子フィンガが存在する。このようにして端子フィンガ の大きなピッチ間隔が得られる。 日本特許英文抄録１６（０１４）（Ｅ１１５４）及びＪＰ-Ａ-３２３５３６０ には半導体チップ、リードフレーム及び周囲ハウジングを有する半導体装置が記 述されている。この半導体装置においては、Lead on Chip原理に従って端子フィ ンガの一方の端部が半導体チップの上側表面に固定されている。ハウジングの内 部にある端子フィンガの領域は段差のついた形式を有する。この結果、この端子 フィンガの領域はこのハウジングの中心面を通る。この半導体チップは、端子フ ィンガにおける段差によってほぼハウジングの中心面に載置される。 本発明の課題は次のような集積半導体回路を提供することである。すなわち、 ハウジング内で実際の半導体チップが比較的小さい空間しか占めず、リードが非 中心的にガイドされていても、このハウジングのたわみが確実に回避される、集 積半導体回路を提供することである。 上記課題は本発明では請求項１の上位概念記載の集積半導体回路において、リ ードフレームのリードは第３の領域において第１及び第２の領域の平面から接点 面に対向配置された半導体チップの上側表面へと低下されており、この第３の領 域は第１の領域と第２の領域との間に存在し半導体チップの周囲の外側に設けら れていることによって解決される。この場合、リードの相応の部分がほぼ集積半 導体回路の中心面乃至はこの集積半導体回路のハウジングの中心面に設けられる までこの低下は行われる。第３の領域におけるリードフレームのリードの低下に よってここでも簡単なやり方で熱的調整が達成され、この結果、たわみが確実に 回避される。この低下自体は、リードフレームがその製造の際に相応にエンボシ ングされることによって簡 単なやり方で達成される。このようなエンボシングによって相応に形成され低下 された部分を設けられたリードフレームは次いで通常のやり方で半導体チップに 接続され、ハウジングの中にモールドされる。 本発明の改善実施形態では、第３の領域の低下部分はほぼハウジングの中心面 にまで達する。すなわち、第３の領域においてリードフレームのリードが集積半 導体回路乃至はこの集積半導体回路のハウジングの上側表面及び下側表面からほ ぼ等距離に存在するならば、この場合簡単に熱的調整が達成される。 本発明はリードフレーム及びハウジングのための特殊な材料に限定されないが 、リードフレームがハウジングの上側表面及び下側表面からほぼ等距離に配置さ れる場合に熱的調整が行われるので、リードフレームの有利な材料はニッケル/ 鉄及び銅合金であり、ハウジングの有利な材料はエポキシベースの可塑材料であ る。 本発明の他の改善実施例では、第３の領域は、半導体チップとハウジングの周 縁との間の間隔が最大であるような集積半導体回路のゾーンに存在する。このよ うにしてとりわけハウジングの大きなたわみが確実に回避される。 最後に本発明の改善実施形態は、集積半導体回路の製造方法に存する。この場 合、第３の領域における低下部分はリードフレームの製造の際に下方へのエンボ シングによって形成され、さらに半導体チップはリードフレームに接続されてハ ウジングにモールドされる。このようにしてリードフレームのとりわけ簡単な低 下が可能である。 本発明を次に図面に基づいて詳しく説明する。 図１は本発明の集積半導体回路の側面図である。 図２は図１の半導体回路の平面図である。 図３は既存の集積半導体回路の平面図である。 図４は図３の半導体回路の側面図である。 図１〜図４には半導体チップ及びリードフレームのリードが本発明をわかりや すくするために図示されている。ただしこれら自体はハウジング５によって大き く被覆されている。さらに全ての図面において互いに対応する部分は同一の参照 符号が付けられている。 図１及び図２に示されているように、ここには半導体チップ１の接点面２を集 積半導体回路の外部端子７に接続するリードフレーム４のリード３は、領域６に おいて低下されている。この領域６は図２では破線で示されており、とりわけ半 導体チップ１とハウジング５の周縁との間の間隔が比較的大きな集積半導体回路 の部分に存在する。このようにして領域６のリード３において低下部分８（図１ 参照）が成立する。この低下部分８はハウジング５のほぼ中心面９に存在する。 これによって、この集積半導体回路は領域６においても熱的に調整される。とい うのも、ハウジング５の上 側表面及び下側表面からこの低下部分８までの距離がほぼ等しいことによって、 熱が加えられた際にたわみが確実に回避されるからである。わかりやすく図示す るために図１及び図２では接点９及びボンディングワイヤ１０は示されていない 。 本発明は有利には、リードフレームのリードが簡単な手段によって調整された 状態にもたらされなければならないＬＯＣ技術乃至はＣＤＬ技術の全ての集積半 導体回路に適用可能である。 請求の範囲 1. 集積半導体回路、例えば半導体メモリであって、 半導体チップ（１）を有し、該半導体チップ（１）と個々のリード（３）から 成るリードフレーム（４）とを収容するハウジング（５）を有し、該ハウジング （５）は前記半導体チップ（１）の接点面（２）と前記集積半導体回路の外部端 子（７）との間を接続するためのものであり、前記接点面（２）に接続される前 記リードフレーム（４）の第１の領域と前記外部端子（７）に接続される前記リ ードフレーム（４）の第２の領域とは実質的に同一平面に存在し、前記リードフ レーム（４）の前記リード（３）は第３の領域（６）において前記第１の領域及 び第２の領域の平面から前記接点面（２）に対向配置された前記半導体チップ（ １）の上側表面へと低下されており、前記第３の領域（６）は、前記第１の領域 と第２の領域との間に存在し前記半導体チップ（１）の周囲の外側に設けられて いる、集積半導体回路、例えば半導体メモリにおいて、 前記第３の領域（６）における前記リードフレーム（４）の前記リード（３） の低下部分は前記ハウジング（５）のほぼ中心面にまで達していることを特徴と する、集積半導体回路、例えば半導体メモリ。 2. リードフレームはニッケル/鉄及び銅合金から成り、ハウジングはエポキ シベースの可塑材料から成ることを特徴とする請求項１記載の集積半導体回路。 3. 第３の領域（６）は、半導体チップ（１）とハウジング（５）の周縁との 間の間隔が最大であるような集積半導体回路のゾーンに設けられていることを特 徴とする請求項１又は２記載の集積半導体回路。 4. 第３の領域（６）におけるリード（３）の低下部分はリードフレーム（４ ）の製造の際に下方にエンボシングすることによって形成され、 半導体チップ（１）は前記リードフレーム（４）に接続されハウジング（５） にモールドされることを特徴とする請求項１〜３までのうちの１項記載の集積半 導体回路の製造の方法。

Claims (1)

1. 【特許請求の範囲】 1. 集積半導体回路、例えば半導体メモリであって、 半導体チップ（１）を有し、該半導体チップ（１）を収容するハウジング（５ ）を有し、さらに前記半導体チップ（１）の接点面（２）と集積半導体回路の外 部端子（７）との間を接続するための個々のリード（３）から成るリードフレー ム（４）を有し、前記接点面（２）に接続される前記リードフレーム（４）の第 １の領域と前記外部端子（７）に接続される前記リードフレーム（４）の第２の 領域とが実質的に同一平面に存在する、集積半導体回路、例えば半導体メモリに おいて、 前記リードフレーム（４）の前記リード（３）は第３の領域（６）において前 記第１及び第２の領域のレベルから前記接点面（２）に対向配置された前記半導 体チップ（１）の上側表面へと低下されており、 前記第３の領域（６）は前記第１の領域と第２の領域との間に存在し、前記半 導体チップ（１）の周囲の外側に設けられていることを特徴とする、集積半導体 回路、例えば半導体メモリ。 2. 第３の領域（６）の低下はほぼハウジング（５）の中心面にまで達するこ とを特徴とする請求項１記載の集積半導体回路。 3. リードフレームはニッケル/鉄及び銅合金から成り、ハウジングはエポキ シベースの可塑材料から成ることを特徴とする請求項１又は２記載の集積半導体 回路。 4. 第３の領域（６）は、半導体チップ（１）とハウジング（５）の周縁との 間の間隔が最大であるような集積半導体回路のゾーンに設けられてることを特徴 とする請求項１〜３までのうちの１項記載の集積半導体回路。 5. 第３の領域（６）における低下はリードフレーム（４）の製造の際に下方 にエンボシングすることによって形成され、 半導体チップ（１）は前記リードフレーム（４）に接続され、さらにハウジン グ（５）にモールドされることを特徴とする請求項１〜４までのうちの１項記載 の集積半導体回路の製造の方法。