JP2001237703A

JP2001237703A - 任意波形発生器

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Publication number: JP2001237703A
Application number: JP2000047109A
Authority: JP
Inventors: Takanori Komuro; 貴紀小室; Atsushi Kadowaki; 淳門脇
Original assignee: Agilent Technologies Japan Ltd
Current assignee: Agilent Technologies Japan Ltd
Priority date: 2000-02-24
Filing date: 2000-02-24
Publication date: 2001-08-31
Anticipated expiration: 2020-02-24
Also published as: JP4493145B2

Abstract

(57)【要約】【課題】低コストで、タイミング精度および電圧精度に
優れ、広帯域の差動出力あるいは副出力を備えた任意波
形発生器を提供する。【解決手段】波形データメモリ１２に格納された波形デ
ータをクロック信号端子２０に加えられたクロック信号
のタイミングで順次読み出し、非反転信号側において
は、第１のＤＡ変換器１４によりデジタル・データから
アナログ信号に変換され、第１の増幅器１６で所望の振
幅に増幅されて、出力端子１８に非反転信号として提供
される。反転信号側においては、符号反転回路２２で符
号を反転したデジタル・データに変換された後、第２の
ＤＡ変換器２４でアナログ信号に変換され、第２の増幅
器２６で所望の振幅に増幅されて、反転出力端子２８に
出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号発生器に関し、
特にアナログ信号の差動信号あるいは多様な副出力信号
を発生する任意波形発生器に関する。

【０００２】

【従来の技術】一般に、ＩＣテスタの任意波形発生器
は、高いタイミング精度で低歪みの信号を発生させるの
に用いられる。しかしながら、近年、デバイスの高速化
・低電圧化に伴い、信号の差動出力を要求される機会が
増えてきた。その理由としては、正負反転した差動出力
信号を、シールド付ツイストペア線で伝送すると、全体
の信号の和としてはほぼ０ボルトとなるのでノイズに強
いこと、さらに、出力側で両差動信号の差をとると２倍
の振幅となるので、最大で電源の２倍の振幅の信号が送
れるために、信号の伝送に有利であること、が挙げられ
る。

【０００３】ところで、従来、ＩＣテスタで被測定デバ
イス（ＤＵＴ： Device Under Test）のテスト用に差動
出力を得るには、次の４通りの方法が考えられていた。

【０００４】（１）トランスを用いる方法、（２）反転
増幅器と非反転増幅器を用いる方法、（３）２チャンネ
ル分の任意波形発生器を連動させる方法、（４）ＤＡ変
換器の出力に差動出力を持つものを用いる方法。

【０００５】しかしながら、これらの方法では、次のよ
うな問題点が存在した。

【０００６】（１）の方法について図３を参照して説明
する。この方法は、ＤＡ変換器（ＤＡＣ）１０２の出力
に接続された双極性出力を持つトランス１０４から非反
転／反転出力を取り出し、それぞれを増幅器（１０６、
１０８）で増幅して、非反転端子１１０及び反転端子１
１２に所望の信号を出力させる方法である。この方法で
は、トランス１０４が直流を通さないので、使用できる
周波数に下限が存在し、それより周波数の低い信号と高
い信号が合成された信号を取り扱うと不具合が生じる。
このような制限は、特に昨今の高機能化著しいミクスト
・シグナルＩＣのテストに用いられるには大変不都合で
ある。

【０００７】（２）の方法は、例えば特開平１１−３８
０８６に開示されるように、パターン発生器の出力に反
転／非反転の差動出力を備えた増幅器を設ける技術であ
るが、元々性格の異なる反転と非反転の２つの増幅器の
特性（タイミング精度および振幅の精度）を広い帯域で
揃えなければならないために、どうしても性能上無視で
きない限界を伴ってしまっている。特に増幅器の動作限
界に近い周波数の領域（たとえば１００ＭＨｚ以上）で
は回路構成を工夫しても増幅器の本来の特性を改善する
ことは困難で、反転／非反転出力のスキューを１００ｐ
ｓｅｃ以下に揃えることは困難である。また、遅延補償
方法を考慮するとアナログの出力線上に遅延手段を設け
るしかないが、これだと後述のように、遅延手段によっ
てアナログ出力信号が歪んでしまうのが避けられないの
で、信号の遅延補償方式としても問題がある。

【０００８】（３）の方法について図４を参照しながら
説明する。この方法は、高速大容量のメモリ（２０６、
２０８）に格納されたデータをクロック信号端子２０２
からのクロック信号に従ってＤＡ変換器（ＤＡＣ）（２
１０、２１２）で変換し、その出力を増幅器（２１４、
２１６）で増幅して所望の出力をそれぞれ得る２チャン
ネルの任意波形発生器（２２２、２２４）によるもの
で、両メモリ（２０６、２０８）には、互いに他を反転
した、あるいは、互いに逆極性の信号のデジタル・デー
タが予め格納されている。この方法によると、高価な任
意波形発生器（２２２、２２４）２台で１組の差動出力
線を構成するので、高価で高速な大容量メモリ（２０
６、２０８）を含むハードウエアの量が２倍必要とな
り、コストも２倍となる。また、任意波形発生器のプロ
グラムの手間も２倍かかり、２チャンネル分の波形デー
タも用意しなければならないので、テストプログラム作
成上の手間や、実際のテスト時の波形データのロード時
間の面からも、コストがかかりすぎる。

【０００９】（４）の方法について図５を参照しながら
説明する。この方法は、差動出力を備えたＤＡ変換器
（ＤＡＣ）３０２からの両アナログ信号出力（３０４、
３０６）を、それぞれ増幅器（３０８、３１０）で増幅
してそれぞれの所望のアナログ信号出力を得るものであ
る。この方法では、差動出力を持たないＤＡ変換器を使
用できないために設計時に選択できるＤＡ変換器が限ら
れ、所望の性能のものを作れないことがある。特に、現
在市販されている差動出力を持つＤＡ変換器には、差動
出力を備えていると言っても、性能が対称的でなく、出
力信号の一方の品質が劣るものが多いのも、この方法の
欠点である。

【００１０】また、この方法では、ＤＡ変換器３０２の
２信号の出力からそれぞれの出力端子（３１２、３１
４）までのケーブルの特性の差により発生した時間差を
補正することができない。この場合、ＤＡ変換器３０２
の２信号の出力からそれぞれの出力端子（３１２、３１
４）までのケーブル上のどこかに遅延手段を挿入するこ
とが考えられる。しかしながら、一般に遅延手段に使わ
れるディレイ・ラインは、時間軸を操作すると周波数軸
の特性まで変動する欠点があり、広帯域のアナログ信号
に対応できる遅延手段として提供することは非常に困難
である。従って、この方法において上記の時間差を補償
する有効な手段は、実現が難しく、補正が困難である。

【００１１】従って、低コストでありながら、より高精
度で、直流から高周波までの広帯域に対して高精度の差
動出力、あるいは、差動出力に限らず主出力とある関係
をなす副出力が得られる信号発生器が、必要とされてい
る。

【００１２】

【発明が解決しようとする課題】本発明の目的は、上述
の問題点を解決し、低コストで、タイミング精度および
電圧精度に優れ、広帯域の差動出力、あるいは、差動出
力に限らず主出力とある関係をなす副出力を備えた任意
波形発生器を提供することである。

【００１３】

【課題を解決するための手段】本発明の実施態様による
任意波形発生器は、波形のデジタル・データを格納した
波形データメモリと、この波形データメモリからのデジ
タル・データを入力とし、このデジタル・データをアナ
ログ信号に変換し、出力する第１のＤＡ変換器と、この
波形データメモリからのデジタル・データを入力とし、
このデジタル・データの符号を反転させた符号反転デジ
タル・データを出力する符号変換手段と、この符号反転
デジタル・データを入力とし、波形データをアナログ信
号に変換し、出力する第２のＤＡ変換器とを備え、これ
ら第１と第２のＤＡ変換器のそれぞれから出力されるア
ナログ信号が互いに逆極性となることを特徴とする。

【００１４】また、別の実施態様では、この任意波形発
生器は、クロック信号を受信するクロック信号端子と、
このクロック信号端子と第１のＤＡ変換手段のクロック
入力に接続され、クロック信号を第１の遅延量だけ遅延
して第１のＤＡ変換器に与える第１の遅延手段と、この
クロック信号端子と第２のＤＡ変換手段のクロック入力
に接続され、クロック信号を第２の遅延量だけ遅延して
第２のＤＡ変換器に与える第２の遅延手段とを備え、こ
のクロック信号端子は波形データメモリのクロック入力
に接続されたことを特徴とする。

【００１５】さらに別の実施態様では、この任意波形発
生器は、この第１及び第２のＤＡ変換器のそれぞれの出
力には、それぞれ第１及び第２の増幅器が接続されてい
ることを特徴とする。

【００１６】さらに別の実施態様では、この任意波形発
生器において、この符号反転手段は、受け取ったデジタ
ル・データの補数変換手段を備えたことを特徴とする。

【００１７】さらに別の実施態様では、この任意波形発
生器において、この符号反転手段は、排他的論理和回路
を備えたことを特徴とする。

【００１８】本発明の別の実施態様による任意波形発生
器は、波形のデジタル・データを格納した波形データメ
モリと、この波形データメモリからのデジタル・データ
を入力とし、デジタル・データをアナログ信号に変換
し、出力する第１のＤＡ変換器と、この波形データメモ
リからのデジタル・データを入力とし、デジタル・デー
タに操作を加え、操作されたデジタル・データを出力す
るデータ操作手段と、このデータ操作手段から出力され
た操作されたデジタル・データを入力とし、アナログ信
号に変換し、出力する第２のＤＡ変換器とを備え、第１
と第２のＤＡ変換器の出力からそれぞれ出力信号を発生
させることを特徴とする。

【００１９】さらに、本発明の別の実施態様による任意
波形発生器では、クロック信号を受信するクロック信号
端子と、このクロック信号端子と第１のＤＡ変換手段の
クロック入力に接続され、クロック信号を第１の遅延量
だけ遅延して第１のＤＡ変換器に与える第１の遅延手段
と、このクロック信号端子と第２のＤＡ変換手段のクロ
ック入力に接続され、クロック信号を第２の遅延量だけ
遅延して第２のＤＡ変換器に与える第２の遅延手段とを
備え、このクロック信号端子は波形データメモリのクロ
ック入力に接続されたことを特徴とする。

【００２０】さらに、本発明の別の実施態様による任意
波形発生器では、このデータ操作手段は、再構成可能な
論理回路を備えることを特徴とする。

【００２１】

【発明の実施の形態】本発明の実施態様について、図１
を参照して説明する。図１によると、本発明に基づく差
動出力を備えた任意波形発生器１０は、波形データメモ
リ１２と、符号反転回路２２、第１のＤＡ変換器（ＤＡ
Ｃ）１４、第２のＤＡ変換器（ＤＡＣ）２４、第１の増
幅器１６および第２の増幅器２６、クロック信号端子２
０、第１の遅延手段３０および第２の遅延手段３２、出
力端子１８および反転出力端子２８を備える。波形デー
タメモリ１２に格納された波形データは、クロック信号
端子２０に与えられた後に波形データメモリのクロック
入力に伝わったクロック信号のタイミングに従って、ｍ
ビット幅（ｍは正の整数)のデジタル・データとして順
次読み出される。ｍビット幅のデジタル・データは、非
反転信号側においては、まず、第１のＤＡ変換器１４で
デジタル・データからアナログ信号に変換される。次
に、第１の増幅器１６で所望の振幅に増幅されて、出力
端子１８に非反転信号として提供される。一方、反転信
号側においては、波形データメモリ１２からのｍビット
幅のデジタル・データは、符号反転回路２２で符号を反
転したｍビット幅のデジタル・データに変換される。そ
の後、符号を反転したｍビット幅のデジタル・データ
は、第２のＤＡ変換器２４に与えられ、アナログ信号に
変換され、第２の増幅器２６で所望の振幅に増幅され
て、反転出力端子２８に出力される。なおここで、第１
と第２のＤＡ変換器は、同一特性のものであることが好
ましい。また、第１と第２のＤＡ変換器は、クロック入
力に与えられるクロック信号のタイミング調整により、
ＤＡ変換のタイミングを調整できるものであることが好
ましい。

【００２２】波形データメモリ１２には、信号波形のデ
ジタル・データが格納され、一例としては高速かつ大規
模なメモリであってもよい。クロック信号端子２２に与
えられ、波形データメモリのクロック入力に伝わったク
ロックに従って、波形データメモリ１２から出力された
デジタル・データは、第１のＤＡ変換器１４および符号
反転回路２２に伝えられる。一例として、あるクロック
タイミングｔ₁の立ち上がりで波形データメモリ１２の
出力にアサートされたデータは、クロックタイミングｔ
₁＋１の立ち上がりで第１のＤＡ変換器１４でデジタル
−アナログ変換（ＤＡ変換）される。また、並行して、
波形データメモリ１２の出力にアサートされたデータ
は、符号反転回路２２を通り、クロックタイミングｔ₁
＋１の立ち上がりで第２のＤＡ変換器にも到達し、ＤＡ
変換されるように構成することができる。

【００２３】符号反転回路２２は、与えられたｍビット
幅のデジタル・データを加工して、符号の反転したデジ
タル・データを生成する。一例として、データ・コード
が２の補数体系を用いている場合、図２（１）に示すよ
うに、符号反転回路２２は反転回路（インバータ）４２
と加算器４４で構成することができる。符号反転回路２
２について図２（１）を参照して説明すると、ｍビット
幅のデータ入力線４０はインバータ４２で反転され加算
器４４に出力される。他方、値１を示すｍビット幅のデ
ジタル・データが、”１”データ線入力４６から加算器
４４に与えられ、加算器４４は両者を加算した結果のデ
ジタル・データをｍビット幅のデータ出力線４４に出力
する。

【００２４】図２（１）においてｍ＝４とした時のより
詳細な回路図として図２（２）を参照すると、データ入
力線４０はデータｄ₀〜ｄ₃（ｄ₀がＬＳＢ、ｄ₃がＭＳ
Ｂ）で表され、符号反転回路２２を経てデータ出力線４
８上のデータｄ’₀〜ｄ’₃（ｄ’₀ がＬＳＢ、ｄ’₃ が
ＭＳＢ）として出力される。符号反転回路２２はインバ
ータ４２及び図２（１）における”１”データ入力線４
６と加算器４４とを組み合わせた論理回路部５０として
構成される。論理回路部５０では、排他的論理和回路を
用いた桁上がり付の１の加算器となっている。このよう
に符号反転回路２２は、フリップフロップを含まない構
成とすることができるので、遅延を少なくすることがで
きる。その結果、クロックタイミングの１周期よりもは
るかに短い時間で動作するように構成することができ
る。言い換えれば、このような構成により、符号反転回
路２２を低コストかつ遅延の少ないものとして提供する
ことができる。なお、図２では図１と同じ構成要素に対
しては同じ参照番号を付して説明を省略した。

【００２５】第１のＤＡ変換器１４及び第２のＤＡ変換
器２４は、タイミングや歪みなどの特性を揃えるのが容
易になるので、特性の似通ったＤＡ変換器あるいは同型
のＤＡ変換器であることが好ましい。一例として、第１
のＤＡ変換器１４と第２のＤＡ変換器２４には、５００
ＭＨｚないし１ＧＨｚの帯域を持つＤＡ変換器が用いら
れる。

【００２６】また、第１と第２のＤＡ変換器（１４、２
４）の出力にそれぞれ接続された第１と第２の増幅器
（１６、２６）に対しても、ＤＡ変換器の場合と同様
に、特性を揃えるのを容易にするために、特性の似通っ
た増幅器あるいは同型の増幅器を用いることが好まし
い。すなわち、特開平１１−３８０８３のような従来技
術では、出力信号ライン上のどこかに同一の入力信号か
ら異なる極性の信号を生成させるペアの増幅器が必要で
あっが、前述のように、現実的には、特性を揃えるのは
原理的に困難であった。しかるに、本方式における第１
と第２の増幅器（１６、２６）では、単純に同じ特性が
求められるだけなので、良い一致が得られ易く、設計お
よび選別が容易である。

【００２７】第１と第２の遅延手段（３０、３２）は、
クロック信号端子２０からそれぞれ第１と第２のＤＡ変
換器（１４、２４）に伝達する際のクロックの遅延量を
調整し、それぞれのＤＡ変換器（１４、２４）での変換
タイミングを調整する。加えて、それぞれの増幅器から
ＤＵＴ（被試験デバイス）までのケーブルに起因するタ
イミングのずれ（スキュー）も、この２つの遅延手段
（３０、３２）により、容易に補正することができる。
この構成により、２つのＤＡ変換器（１４、２４）の変
換タイミングを調整できる上に、２つのＤＡ変換器（１
４、２４）の出力ライン上に遅延手段を設けなくて済む
ので、従来方式よりも出力アナログ信号の歪みを低減す
ることができる。すなわち、特開平１１−３８０８６の
図１に開示された従来技術と比べて、本発明では、遅延
手段が出力信号ライン（第１のＤＡ変換器１４から出力
端子１８、および、第２のＤＡ変換器２４から反転出力
端子２８）に直列に入らないので、信号の歪みや位相歪
みが少なくて済む。

【００２８】また、図６に示すように、図１の本発明に
よる符号反転回路２２を別の作用をするデータ操作手段
４２２とすることにより、用途に応じてＤＡ変換器２４
に与えるデータに多様な操作を施し、主出力端子４１８
から出力される主出力信号に関連する副出力信号を得る
ことができるような副出力端子４２８を備えた任意波形
発生器４１０を構成することができる。なお、図６では
図１と同じ構成要素に対しては、同じ参照番号を付し、
動作についても図１と同様なので説明を省略した。

【００２９】例えば、このデータ操作手段４２２を、デ
ータ信号をスルーで通すように構成することにより、主
出力信号を高品質に２チャンネル分得るような任意波形
発生器４１０を得ることができる。また、データ操作手
段４２２にバッファ等の構成を設けることで、簡単に信
号に遅延をさせることもできるので、副出力信号を所定
量遅延させる機能を設けた任意波形発生器４１０を得る
こともできる。さらに、このデータ操作手段４２２を、
データ信号に各種のビット演算による加工を施すように
構成することで、例えば、データの１つあるいは複数の
ビットをマスクしたり、あるいは並び替えた副出力信号
を生成する任意波形発生器４１０を得ることもできる。

【００３０】以上のようなデータ操作手段４２２は、Ｆ
ＰＧＡ（フィールド・プログラマブル・ゲート・アレ
イ）などの容易に再構成できる論理素子あるいはそれを
備えた回路を含んで構成することで、データ操作手段の
機能の変更あるいは切替えを容易にし、用途に応じてフ
レキシブルに対応させることができる。

【００３１】

【発明の効果】以上のように、請求項１に記載の本発明
の実施態様によれば、符号反転手段で反転したデータを
第２のＤＡ変換器に送るので、２つのＤＡ変換器に同型
のものを用いることができる。従って、差動出力のタイ
ミング精度、電圧精度を、容易かつ高度に合わせること
ができる。

【００３２】請求項２に記載の本発明の実施態様によれ
ば、それぞれに遅延手段によりそれぞれのＤＡ変換器の
クロックタイミングを調整するので、出力信号ラインの
信号を劣化させずに、かつＤＡ変換器から先のケーブル
によるタイミングのずれも吸収できる。従って、タイミ
ング精度の優れた差動出力を提供できる。

【００３３】請求項３に記載の本発明の実施態様によれ
ば、それぞれの増幅器はその構成から同型のものを用い
ることができるので、双方の信号ラインでの特性を合わ
せることが容易になる。従って、タイミング精度、電圧
精度のすぐれた差動出力を提供することができる。

【００３４】請求項４および５に記載の本発明の実施態
様によれば、符号反転手段は容易に符号を反転したデー
タを生成できることになり、少ない遅延と低コストで差
動出力を提供することができる。その結果、任意波形発
生器の高速化にも効果がある。

【００３５】請求項６ないし８に記載の本発明の実施態
様によれば、データ操作手段により、差動出力に限らな
い多様な出力信号を簡単に得ることができるので、テス
トをフレキシブルに行うことができる。

【図面の簡単な説明】

【図１】本発明の好適実施態様を説明するブロック図で
ある。

【図２】図１の符号反転回路を説明するブロック図であ
る。

【図３】従来技術によるトランスを用いた差動出力を説
明するブロック図である。

【図４】従来技術による２チャンネル分の発生器を連動
させた差動出力を説明するブロック図である。

【図５】従来技術による差動出力を持つＤＡ変換器を用
いた差動出力を説明するブロック図である。

【図６】本発明の別の実施態様を説明するブロック図で
ある。

【符号の説明】

１０：任意波形発生器１２：波形データメモリ１４、２４：ＤＡ変換器１６、２６：増幅器１８：出力端子２０：クロック信号端子２２：符号反転回路２８：反転出力端子３０、３２：遅延手段４０：データ入力線４２：インバータ４４：加算器４６：”１”データ入力線４８：データ出力線５０：論理回路部５２、５４、５６、５８：反転論理素子６０：反転論理素子６２、６６、７０：排他的論理和素子６４、６８：論理和素子４１０：任意波形発生器４１８：主出力端子４２２：データ操作手段４２８：副出力端子

Claims

【特許請求の範囲】

【請求項１】波形のデジタル・データを格納した波形デ
ータメモリと、前記波形データメモリからの前記デジタル・データを入
力とし、前記デジタル・データをアナログ信号に変換
し、出力する第１のＤＡ変換器と、前記波形データメモリからの前記デジタル・データを入
力とし、前記デジタル・データの符号を反転させた符号
反転デジタル・データを出力する符号変換手段と、前記符号反転デジタル・データを入力とし、前記波形デ
ータをアナログ信号に変換し、出力する第２のＤＡ変換
器とを備え、前記第１と第２のＤＡ変換器のそれぞれから出力される
アナログ信号が互いに逆極性となることを特徴とする任
意波形発生器。
【請求項２】さらに、クロック信号を受信するクロック
信号端子と、前記クロック信号端子と前記第１のＤＡ変換手段のクロ
ック入力に接続され、前記クロック信号を第１の遅延量
だけ遅延して前記第１のＤＡ変換器に与える第１の遅延
手段と、前記クロック信号端子と前記第２のＤＡ変換手段のクロ
ック入力に接続され、前記クロック信号を第２の遅延量
だけ遅延して前記第２のＤＡ変換器に与える第２の遅延
手段とを備え、前記クロック信号端子は前記波形データメモリのクロッ
ク入力に接続されたことを特徴とする請求項１に記載の
任意波形発生器。
【請求項３】前記第１及び第２のＤＡ変換器のそれぞれ
の出力には、それぞれ第１及び第２の増幅器が接続され
ていることを特徴とする請求項１または２に記載の任意
波形発生器。
【請求項４】前記符号反転手段は、受け取ったデジタル
・データの補数変換手段を備えたことを特徴とする請求
項１ないし３のいずれかに記載の任意波形発生器。
【請求項５】前記符号反転手段は、排他的論理和回路を
有することを特徴とする請求項１ないし４のいずれかに
記載の任意波形発生器。
【請求項６】波形のデジタル・データを格納した波形デ
ータメモリと、前記波形データメモリからの前記デジタル・データを入
力とし、前記デジタル・データをアナログ信号に変換
し、出力する第１のＤＡ変換器と、前記波形データメモリからの前記デジタル・データを入
力とし、前記デジタル・データに操作を加え、操作され
たデジタル・データを出力するデータ操作手段と、前記データ操作手段から出力された前記操作されたデジ
タル・データを入力とし、アナログ信号に変換し、出力
する第２のＤＡ変換器とを備え、前記第１と第２のＤＡ変換器の出力からそれぞれ出力信
号を発生させる任意波形発生器。
【請求項７】さらに、クロック信号を受信するクロック
信号端子と、前記クロック信号端子と前記第１のＤＡ変換手段のクロ
ック入力に接続され、前記クロック信号を第１の遅延量
だけ遅延して前記第１のＤＡ変換器に与える第１の遅延
手段と、前記クロック信号端子と前記第２のＤＡ変換手段のクロ
ック入力に接続され、前記クロック信号を第２の遅延量
だけ遅延して前記第２のＤＡ変換器に与える第２の遅延
手段とを備え、前記クロック信号端子は前記波形データメモリのクロッ
ク入力に接続されたことを特徴とする請求項６に記載の
任意波形発生器。
【請求項８】前記データ操作手段は、再構成可能な論理
回路を有することを特徴とする請求項６あるいは７に記
載の任意波形発生器。