JP2002009151A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 低誘電率材料からなる層間絶縁膜を直接ＣＭ
Ｐ研磨する場合の平坦性の悪化を抑制できる半導体装置
及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
絶縁膜１上に配線パターン２を形成する工程と、配線パ
ターン上に低誘電率材料膜３を形成する工程と、配線パ
ターンのうち隣接する２つの配線パターンの間隔が２μ
ｍ以下である密パターン領域以外の領域上の低誘電率材
料膜を表面改質する工程と、低誘電率材料膜をＣＭＰ研
磨することにより、低誘電率材料膜を平坦化する工程
と、を具備する。上記表面改質は、表面改質されていな
い低誘電率材料膜に比べて研磨速度が遅くなるように低
誘電率材料膜を改質するものである。
Ｐ研磨する場合の平坦性の悪化を抑制できる半導体装置
及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
絶縁膜１上に配線パターン２を形成する工程と、配線パ
ターン上に低誘電率材料膜３を形成する工程と、配線パ
ターンのうち隣接する２つの配線パターンの間隔が２μ
ｍ以下である密パターン領域以外の領域上の低誘電率材
料膜を表面改質する工程と、低誘電率材料膜をＣＭＰ研
磨することにより、低誘電率材料膜を平坦化する工程
と、を具備する。上記表面改質は、表面改質されていな
い低誘電率材料膜に比べて研磨速度が遅くなるように低
誘電率材料膜を改質するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、層間絶縁膜として
低誘電率材料膜を用いた半導体装置及びその製造方法に
関する。
低誘電率材料膜を用いた半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】以下、従来の半導体装置の製造方法につ
いて説明する。絶縁膜上にＡｌ合金配線パターンを形成
し、Ａｌ配線パターン及び絶縁膜の上に層間絶縁膜とな
る低誘電率材料膜を成膜する。この際、下地となるＡｌ
配線パターンの疎密によって低誘電率材料膜の膜厚に差
ができる。具体的には、密なＡｌ配線パターンの領域で
は低誘電率材料膜の膜厚が厚くなり、疎なＡｌ配線パタ
ーンの領域では低誘電率材料膜の膜厚が薄くなる。
いて説明する。絶縁膜上にＡｌ合金配線パターンを形成
し、Ａｌ配線パターン及び絶縁膜の上に層間絶縁膜とな
る低誘電率材料膜を成膜する。この際、下地となるＡｌ
配線パターンの疎密によって低誘電率材料膜の膜厚に差
ができる。具体的には、密なＡｌ配線パターンの領域で
は低誘電率材料膜の膜厚が厚くなり、疎なＡｌ配線パタ
ーンの領域では低誘電率材料膜の膜厚が薄くなる。
【０００３】このような段差を無くすために、低誘電率
材料膜上にシリコン酸化膜などを堆積し、このシリコン
酸化膜などにＣＭＰ（Chemical Mechanical Polishin
g）研磨を施すことにより、シリコン酸化膜の表面が平
坦化され、ウエハの平坦性を確保している。その後は、
シリコン酸化膜などの上に配線を形成する等の通常の半
導体プロセスが施される。ＣＭＰ研磨では加工前に発生
した段差のためにディッシングなどの加工形状不良が発
生する場合がある。なお、ディッシングとは段差などの
加工前の形状がＣＭＰ研磨を施すことにより強調される
ことである。
材料膜上にシリコン酸化膜などを堆積し、このシリコン
酸化膜などにＣＭＰ（Chemical Mechanical Polishin
g）研磨を施すことにより、シリコン酸化膜の表面が平
坦化され、ウエハの平坦性を確保している。その後は、
シリコン酸化膜などの上に配線を形成する等の通常の半
導体プロセスが施される。ＣＭＰ研磨では加工前に発生
した段差のためにディッシングなどの加工形状不良が発
生する場合がある。なお、ディッシングとは段差などの
加工前の形状がＣＭＰ研磨を施すことにより強調される
ことである。
【０００４】
【発明が解決しようとする課題】上記従来の半導体装置
において、低誘電率材料膜を層間絶縁膜として用いてい
るのは、配線パターンの配線間容量（寄生容量）を低減
して半導体素子の動作速度の高速化を図るためである。
その点では、低誘電率材料膜上に堆積したシリコン酸化
膜などは半導体素子の動作速度を高速化する妨げとなる
ので、シリコン酸化膜などを堆積せずに、低誘電率材料
膜自体にＣＭＰ研磨を施すことが望ましい。
において、低誘電率材料膜を層間絶縁膜として用いてい
るのは、配線パターンの配線間容量（寄生容量）を低減
して半導体素子の動作速度の高速化を図るためである。
その点では、低誘電率材料膜上に堆積したシリコン酸化
膜などは半導体素子の動作速度を高速化する妨げとなる
ので、シリコン酸化膜などを堆積せずに、低誘電率材料
膜自体にＣＭＰ研磨を施すことが望ましい。
【０００５】低誘電率材料膜層を配線パターン上に形成
した場合、下地となるＡｌ配線パターンの疎密によって
低誘電率材料膜の膜厚に差が出る。具体的には、密なＡ
ｌ配線パターンの領域では、低誘電率材料膜の膜厚が厚
くなり、疎なＡｌ配線パターンの領域では低誘電率材料
膜の膜厚が薄くなる。
した場合、下地となるＡｌ配線パターンの疎密によって
低誘電率材料膜の膜厚に差が出る。具体的には、密なＡ
ｌ配線パターンの領域では、低誘電率材料膜の膜厚が厚
くなり、疎なＡｌ配線パターンの領域では低誘電率材料
膜の膜厚が薄くなる。
【０００６】低誘電率材料膜に直接ＣＭＰ研磨を施す場
合、このパターンの疎密によって生じる段差のために従
来と同様にディッシングなどの加工形状不良が発生する
が、膜厚の薄い部分のＣＭＰ研磨速度を膜厚の厚い部分
のＣＭＰ研磨速度に対して相対的に遅くすることによっ
て、この加工形状不良は緩和することが出来る。
合、このパターンの疎密によって生じる段差のために従
来と同様にディッシングなどの加工形状不良が発生する
が、膜厚の薄い部分のＣＭＰ研磨速度を膜厚の厚い部分
のＣＭＰ研磨速度に対して相対的に遅くすることによっ
て、この加工形状不良は緩和することが出来る。
【０００７】ところで、配線間に生じる配線間容量（寄
生容量）の大小は配線間の距離に依存し、具体的には配
線間距離と配線間容量は反比例の関係にある。すなわ
ち、配線間の距離が十分に離れている場合には発生する
寄生容量は十分に小さく、半導体素子の動作速度に及ぼ
す影響が少ない。
生容量）の大小は配線間の距離に依存し、具体的には配
線間距離と配線間容量は反比例の関係にある。すなわ
ち、配線間の距離が十分に離れている場合には発生する
寄生容量は十分に小さく、半導体素子の動作速度に及ぼ
す影響が少ない。
【０００８】以上のような点に着目し、ＣＭＰ研磨時の
平坦性の向上を図る目的で、配線間距離が十分に大きい
領域、すなわち疎な領域を選択的に改質する。改質され
た領域のＣＭＰ研磨速度は改質を行わなかった領域と比
較して相対的に遅くなり、その結果ＣＭＰ研磨を施した
際の加工形状不良を抑制することが出来、平坦性が向上
する。
平坦性の向上を図る目的で、配線間距離が十分に大きい
領域、すなわち疎な領域を選択的に改質する。改質され
た領域のＣＭＰ研磨速度は改質を行わなかった領域と比
較して相対的に遅くなり、その結果ＣＭＰ研磨を施した
際の加工形状不良を抑制することが出来、平坦性が向上
する。
【０００９】一方、改質に伴い低誘電率材料膜の物理的
・化学的な特性が失われ比誘電率が上昇するが、前述の
通りＡｌ配線パターンが疎な領域に発生する寄生容量が
半導体素子の動作速度に及ぼす影響は小さいために、こ
れを許容する。
・化学的な特性が失われ比誘電率が上昇するが、前述の
通りＡｌ配線パターンが疎な領域に発生する寄生容量が
半導体素子の動作速度に及ぼす影響は小さいために、こ
れを許容する。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、低誘電率材料からなる層
間絶縁膜を直接ＣＭＰ研磨しても寄生容量の増加を抑制
しながら平坦性の向上を図ることができる半導体装置及
びその製造方法を提供することにある。
れたものであり、その目的は、低誘電率材料からなる層
間絶縁膜を直接ＣＭＰ研磨しても寄生容量の増加を抑制
しながら平坦性の向上を図ることができる半導体装置及
びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁膜上に配線パターンを形成する工程
と、この配線パターン上に低誘電率材料膜を形成する工
程と、上記配線パターンのうち隣接する２つの配線パタ
ーンの間隔が２μｍ以下である密パターン領域以外の領
域上の低誘電率材料膜を表面改質する工程と、低誘電率
材料膜をＣＭＰ研磨することにより、低誘電率材料膜を
平坦化する工程と、を具備し、上記表面改質は、表面改
質されていない低誘電率材料膜に比べて研磨速度が遅く
なるように低誘電率材料膜を改質するものであることを
特徴とする。
の製造方法は、絶縁膜上に配線パターンを形成する工程
と、この配線パターン上に低誘電率材料膜を形成する工
程と、上記配線パターンのうち隣接する２つの配線パタ
ーンの間隔が２μｍ以下である密パターン領域以外の領
域上の低誘電率材料膜を表面改質する工程と、低誘電率
材料膜をＣＭＰ研磨することにより、低誘電率材料膜を
平坦化する工程と、を具備し、上記表面改質は、表面改
質されていない低誘電率材料膜に比べて研磨速度が遅く
なるように低誘電率材料膜を改質するものであることを
特徴とする。
【００１２】上記半導体装置の製造方法によれば、配線
パターンのうち密パターン領域以外の領域上の低誘電率
材料膜を表面改質することにより、その部分のＣＭＰ研
磨速度を表面改質されていない部分の研磨速度より遅く
する。これにより、低誘電率材料膜をＣＭＰ研磨した
際、低誘電率材料膜表面の段差が強調されるといったデ
ィッシングなどの加工形状不良の発生を抑制することが
できる。従って、低誘電率材料からなる層間絶縁膜を直
接ＣＭＰ研磨した場合の平坦性の悪化を抑制できる。
パターンのうち密パターン領域以外の領域上の低誘電率
材料膜を表面改質することにより、その部分のＣＭＰ研
磨速度を表面改質されていない部分の研磨速度より遅く
する。これにより、低誘電率材料膜をＣＭＰ研磨した
際、低誘電率材料膜表面の段差が強調されるといったデ
ィッシングなどの加工形状不良の発生を抑制することが
できる。従って、低誘電率材料からなる層間絶縁膜を直
接ＣＭＰ研磨した場合の平坦性の悪化を抑制できる。
【００１３】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記密パターン領
域以外の領域上の低誘電率材料膜に波長が３６５ｎｍ以
下の紫外線を照射することにより行うものであることも
可能である。
において、上記表面改質する工程は、上記密パターン領
域以外の領域上の低誘電率材料膜に波長が３６５ｎｍ以
下の紫外線を照射することにより行うものであることも
可能である。
【００１４】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記密パターン領
域以外の領域上の低誘電率材料膜にプラズマ処理を施す
ことにより行うものであることも可能である。
において、上記表面改質する工程は、上記密パターン領
域以外の領域上の低誘電率材料膜にプラズマ処理を施す
ことにより行うものであることも可能である。
【００１５】本発明に係る半導体装置の製造方法は、絶
縁膜上に配線パターンを形成する工程と、この配線パタ
ーン上に低誘電率材料膜を形成する工程と、上記配線パ
ターンが形成された領域以外の領域上の低誘電率材料膜
を表面改質する工程と、低誘電率材料膜をＣＭＰ研磨す
ることにより、低誘電率材料膜を平坦化する工程と、を
具備し、上記表面改質は、表面改質されていない低誘電
率材料膜に比べて研磨速度が遅くなるように低誘電率材
料膜を改質するものであることを特徴とする。
縁膜上に配線パターンを形成する工程と、この配線パタ
ーン上に低誘電率材料膜を形成する工程と、上記配線パ
ターンが形成された領域以外の領域上の低誘電率材料膜
を表面改質する工程と、低誘電率材料膜をＣＭＰ研磨す
ることにより、低誘電率材料膜を平坦化する工程と、を
具備し、上記表面改質は、表面改質されていない低誘電
率材料膜に比べて研磨速度が遅くなるように低誘電率材
料膜を改質するものであることを特徴とする。
【００１６】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記配線パターン
が形成された領域以外の領域上の低誘電率材料膜に波長
が３６５ｎｍ以下の紫外線を照射することにより行うも
のであることも可能である。
において、上記表面改質する工程は、上記配線パターン
が形成された領域以外の領域上の低誘電率材料膜に波長
が３６５ｎｍ以下の紫外線を照射することにより行うも
のであることも可能である。
【００１７】また、本発明に係る半導体装置の製造方法
において、上記表面改質する工程は、上記配線パターン
が形成された領域以外の領域上の低誘電率材料膜にプラ
ズマ処理を施すことにより行うものであることも可能で
ある。
において、上記表面改質する工程は、上記配線パターン
が形成された領域以外の領域上の低誘電率材料膜にプラ
ズマ処理を施すことにより行うものであることも可能で
ある。
【００１８】また、本発明に係る半導体装置の製造方法
において、上記低誘電率材料膜は、比誘電率が３．２以
下の膜であることが好ましい。
において、上記低誘電率材料膜は、比誘電率が３．２以
下の膜であることが好ましい。
【００１９】本発明に係る半導体装置は、絶縁膜上に形
成された下層配線パターンと、この配線パターン上に形
成され、平坦化された低誘電率材料膜と、この低誘電率
材料膜上に形成された上層配線パターンと、を具備し、
上記下層配線パターンのうち隣接する２つの配線パター
ンの間隔が２μｍ以下である密パターン領域以外の領域
上の低誘電率材料膜は、密パターン領域上の低誘電率材
料膜に比べて研磨速度が遅くなるように表面改質されて
いることを特徴とする。
成された下層配線パターンと、この配線パターン上に形
成され、平坦化された低誘電率材料膜と、この低誘電率
材料膜上に形成された上層配線パターンと、を具備し、
上記下層配線パターンのうち隣接する２つの配線パター
ンの間隔が２μｍ以下である密パターン領域以外の領域
上の低誘電率材料膜は、密パターン領域上の低誘電率材
料膜に比べて研磨速度が遅くなるように表面改質されて
いることを特徴とする。
【００２０】本発明に係る半導体装置は、絶縁膜上に形
成された下層配線パターンと、この配線パターン上に形
成され、平坦化された低誘電率材料膜と、この低誘電率
材料膜上に形成された上層配線パターンと、を具備し、
上記下層配線パターンが形成された領域以外の領域上の
低誘電率材料膜は、下層配線パターンが形成された領域
上の低誘電率材料膜に比べて研磨速度が遅くなるように
表面改質されていることを特徴とする。
成された下層配線パターンと、この配線パターン上に形
成され、平坦化された低誘電率材料膜と、この低誘電率
材料膜上に形成された上層配線パターンと、を具備し、
上記下層配線パターンが形成された領域以外の領域上の
低誘電率材料膜は、下層配線パターンが形成された領域
上の低誘電率材料膜に比べて研磨速度が遅くなるように
表面改質されていることを特徴とする。
【００２１】また、本発明に係る半導体装置において、
上記低誘電率材料膜は、比誘電率が３．２以下の膜であ
ることが好ましい。
上記低誘電率材料膜は、比誘電率が３．２以下の膜であ
ることが好ましい。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）〜（ｃ）は、本
発明の第１の実施の形態による半導体装置の製造方法を
示す断面図である。
施の形態について説明する。図１（ａ）〜（ｃ）は、本
発明の第１の実施の形態による半導体装置の製造方法を
示す断面図である。
【００２３】まず、図１（ａ）に示すように、シリコン
基板（図示せず）の上方に絶縁膜１を形成し、この絶縁
膜１上にＡｌ合金膜をスパッタ法により堆積する。次
に、このＡｌ合金膜をパターニングすることにより、絶
縁膜１上にはＡｌ合金配線２が形成される。Ａｌ合金配
線２のパターンは、場所によって疎のパターン領域と密
のパターン領域がある。密パターン領域とは、隣接する
２つの配線パターンの間隔が２μｍ以下であるパターン
領域をいう。疎パターン領域とは、密パターン領域以外
のパターン領域をいう。
基板（図示せず）の上方に絶縁膜１を形成し、この絶縁
膜１上にＡｌ合金膜をスパッタ法により堆積する。次
に、このＡｌ合金膜をパターニングすることにより、絶
縁膜１上にはＡｌ合金配線２が形成される。Ａｌ合金配
線２のパターンは、場所によって疎のパターン領域と密
のパターン領域がある。密パターン領域とは、隣接する
２つの配線パターンの間隔が２μｍ以下であるパターン
領域をいう。疎パターン領域とは、密パターン領域以外
のパターン領域をいう。
【００２４】この後、Ａｌ合金配線２及び絶縁膜１の上
に低誘電率材料膜３を成膜する。低誘電率材料膜３と
は、比誘電率が３．２以下の膜をいい、例えば、シリコ
ン酸化膜中に多くのＳｉ−Ｈ結合を持つことを特徴とす
る絶縁材料、シリコン酸化膜中に多くのＳｉ−ＣＨ3結
合を持つことを特徴とする絶縁材料、有機ポリマー等が
挙げられる。
に低誘電率材料膜３を成膜する。低誘電率材料膜３と
は、比誘電率が３．２以下の膜をいい、例えば、シリコ
ン酸化膜中に多くのＳｉ−Ｈ結合を持つことを特徴とす
る絶縁材料、シリコン酸化膜中に多くのＳｉ−ＣＨ3結
合を持つことを特徴とする絶縁材料、有機ポリマー等が
挙げられる。
【００２５】次に、図１（ｂ）に示すように、紫外線を
遮光するパターン５ａを備えたマスク５を準備し、この
マスク５をマスクとして低誘電率材料膜３に波長が３６
５ｎｍ以下の紫外線６を照射する。ここで、マスク５の
遮光パターン５ａは、Ａｌ合金配線２において密パター
ン領域を遮光するように構成されている。このように紫
外線を照射することにより、照射された部分である低誘
電率材料膜３の表面の浅い領域に熱処理が施され、図１
（ｂ）に示す部分３ａの表面が改質される。この表面改
質とは、表面改質されていない低誘電率材料膜に比べて
後述するＣＭＰの研磨速度が遅くなるように低誘電率材
料膜を改質することである。
遮光するパターン５ａを備えたマスク５を準備し、この
マスク５をマスクとして低誘電率材料膜３に波長が３６
５ｎｍ以下の紫外線６を照射する。ここで、マスク５の
遮光パターン５ａは、Ａｌ合金配線２において密パター
ン領域を遮光するように構成されている。このように紫
外線を照射することにより、照射された部分である低誘
電率材料膜３の表面の浅い領域に熱処理が施され、図１
（ｂ）に示す部分３ａの表面が改質される。この表面改
質とは、表面改質されていない低誘電率材料膜に比べて
後述するＣＭＰの研磨速度が遅くなるように低誘電率材
料膜を改質することである。
【００２６】この後、図１（ｃ）に示すように、低誘電
率材料膜３の表面をＣＭＰ研磨することにより、低誘電
率材料膜３の表面が平坦化される。次に、低誘電率材料
膜３上に配線（図示せず）を形成する。
率材料膜３の表面をＣＭＰ研磨することにより、低誘電
率材料膜３の表面が平坦化される。次に、低誘電率材料
膜３上に配線（図示せず）を形成する。
【００２７】上記第１の実施の形態によれば、Ａｌ合金
配線２における密パターン領域以外の領域上の低誘電率
材料膜３を表面改質することにより、その部分のＣＭＰ
研磨速度を表面改質されていない部分の研磨速度より遅
くすることができる。このため、低誘電率材料膜３をＣ
ＭＰ研磨した際、Ａｌ合金配線２のパターンが疎のパタ
ーン領域であっても、低誘電率材料膜表面の段差が強調
されるといったディッシングなどの加工形状不良の発生
を抑制することができる。従って、低誘電率材料膜の平
坦性を向上させることができる。
配線２における密パターン領域以外の領域上の低誘電率
材料膜３を表面改質することにより、その部分のＣＭＰ
研磨速度を表面改質されていない部分の研磨速度より遅
くすることができる。このため、低誘電率材料膜３をＣ
ＭＰ研磨した際、Ａｌ合金配線２のパターンが疎のパタ
ーン領域であっても、低誘電率材料膜表面の段差が強調
されるといったディッシングなどの加工形状不良の発生
を抑制することができる。従って、低誘電率材料膜の平
坦性を向上させることができる。
【００２８】また、低誘電率材料膜３を表面改質する
と、その部分の比誘電率は一般的に上昇する。しかし、
層間絶縁膜として低誘電率材料膜を用いる目的は、配線
間の寄生容量を低減することであるため、配線密度が疎
な領域では必ずしも比誘電率を下げる必要がない。従っ
て、上述したように低誘電率材料膜の表面改質を行って
も、寄生容量の低減に対しては問題がない。
と、その部分の比誘電率は一般的に上昇する。しかし、
層間絶縁膜として低誘電率材料膜を用いる目的は、配線
間の寄生容量を低減することであるため、配線密度が疎
な領域では必ずしも比誘電率を下げる必要がない。従っ
て、上述したように低誘電率材料膜の表面改質を行って
も、寄生容量の低減に対しては問題がない。
【００２９】また、本実施の形態では、従来の半導体装
置のように低誘電率材料膜上にシリコン酸化膜などを形
成した層間絶縁膜ではなく、低誘電率材料膜のみからな
る層間絶縁膜を用いている。したがって、低誘電率材料
膜のみを層間絶縁膜として用いることにより、配線パタ
ーンの配線間容量（寄生容量）を従来のそれより低減す
ることができ、その結果、半導体素子の動作速度をより
高速化することができる。
置のように低誘電率材料膜上にシリコン酸化膜などを形
成した層間絶縁膜ではなく、低誘電率材料膜のみからな
る層間絶縁膜を用いている。したがって、低誘電率材料
膜のみを層間絶縁膜として用いることにより、配線パタ
ーンの配線間容量（寄生容量）を従来のそれより低減す
ることができ、その結果、半導体素子の動作速度をより
高速化することができる。
【００３０】図２（ａ）〜（ｄ）は、本発明の第２の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
施の形態による半導体装置の製造方法を示す断面図であ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
【００３１】図２（ａ）に示すように、低誘電率材料膜
３の上にレジスト膜１１を塗布する。次に、図２（ｂ）
に示すように、露光光１２を遮光するパターン１５ａを
備えたマスク１５を準備し、このマスク１５をマスクと
してレジスト膜１１を露光する。ここで、マスク１５の
遮光パターン１５ａは、第１の実施の形態による遮光パ
ターン５ａと同様のパターンである。
３の上にレジスト膜１１を塗布する。次に、図２（ｂ）
に示すように、露光光１２を遮光するパターン１５ａを
備えたマスク１５を準備し、このマスク１５をマスクと
してレジスト膜１１を露光する。ここで、マスク１５の
遮光パターン１５ａは、第１の実施の形態による遮光パ
ターン５ａと同様のパターンである。
【００３２】この後、図１（ｃ）に示すように、レジス
ト膜１１を現像することにより、低誘電率材料膜３上に
は表面改質を施す部分の開口部を有するレジストパター
ン１１ａが形成される。次に、このレジストパターン１
１ａをマスクとして酸素プラズマ又はアンモニアプラズ
マなどのプラズマ処理１６を施す。これにより、低誘電
率材料膜３の表面の浅い領域が表面改質される。この表
面改質とは、表面改質されていない低誘電率材料膜に比
べて後述するＣＭＰの研磨速度が遅くなるように低誘電
率材料膜を改質することである。
ト膜１１を現像することにより、低誘電率材料膜３上に
は表面改質を施す部分の開口部を有するレジストパター
ン１１ａが形成される。次に、このレジストパターン１
１ａをマスクとして酸素プラズマ又はアンモニアプラズ
マなどのプラズマ処理１６を施す。これにより、低誘電
率材料膜３の表面の浅い領域が表面改質される。この表
面改質とは、表面改質されていない低誘電率材料膜に比
べて後述するＣＭＰの研磨速度が遅くなるように低誘電
率材料膜を改質することである。
【００３３】この後、レジストパターン１１ａを剥離し
た後、図２（ｄ）に示すように、低誘電率材料膜３の表
面をＣＭＰ研磨することにより、低誘電率材料膜３の表
面が平坦化される。
た後、図２（ｄ）に示すように、低誘電率材料膜３の表
面をＣＭＰ研磨することにより、低誘電率材料膜３の表
面が平坦化される。
【００３４】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
低誘電率材料膜３をＣＭＰ研磨した際、低誘電率材料膜
表面の段差が強調されるといったディッシングなどの加
工形状不良の発生を抑制することができる。
施の形態と同様の効果を得ることができる。すなわち、
低誘電率材料膜３をＣＭＰ研磨した際、低誘電率材料膜
表面の段差が強調されるといったディッシングなどの加
工形状不良の発生を抑制することができる。
【００３５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００３６】また、上記第１及び第２の実施の形態で
は、Ａｌ合金配線２における密パターン領域以外の領域
上の低誘電率材料膜３の表面を改質しているが、Ａｌ合
金配線２が形成されたパターン領域以外の領域上の低誘
電率材料膜の表面を改質することも可能である。
は、Ａｌ合金配線２における密パターン領域以外の領域
上の低誘電率材料膜３の表面を改質しているが、Ａｌ合
金配線２が形成されたパターン領域以外の領域上の低誘
電率材料膜の表面を改質することも可能である。
【００３７】
【発明の効果】以上説明したように本発明によれば、配
線パターンのうち密パターン領域以外の領域上の低誘電
率材料膜を表面改質する。したがって、寄生容量を低減
するという低誘電率材料膜の導入効果を失わずに、低誘
電率材料からなる層間絶縁膜を直接ＣＭＰ研磨する場合
の平坦性の悪化を抑制できる半導体装置及びその製造方
法を提供することができる。
線パターンのうち密パターン領域以外の領域上の低誘電
率材料膜を表面改質する。したがって、寄生容量を低減
するという低誘電率材料膜の導入効果を失わずに、低誘
電率材料からなる層間絶縁膜を直接ＣＭＰ研磨する場合
の平坦性の悪化を抑制できる半導体装置及びその製造方
法を提供することができる。
【図１】（ａ）〜（ｃ）は、本発明の第１の実施の形態
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第２の実施の形態
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
１ 絶縁膜 ２ Ａｌ合金配線 ３ 低誘電率材料膜 ３ａ 表面改質部分 ５，１５ マスク ５ａ，１５ａ 遮光パターン ６ 紫外線 １１ レジスト膜 １１ａ レジストパターン １２ 露光光 １６ プラズマ処理
Claims (10)
- 【請求項１】 絶縁膜上に配線パターンを形成する工程
と、 この配線パターン上に低誘電率材料膜を形成する工程
と、 上記配線パターンのうち隣接する２つの配線パターンの
間隔が２μｍ以下である密パターン領域以外の領域上の
低誘電率材料膜を表面改質する工程と、 低誘電率材料膜をＣＭＰ研磨することにより、低誘電率
材料膜を平坦化する工程と、 を具備し、 上記表面改質は、表面改質されていない低誘電率材料膜
に比べて研磨速度が遅くなるように低誘電率材料膜を改
質するものであることを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記表面改質する工程は、上記密パター
ン領域以外の領域上の低誘電率材料膜に波長が３６５ｎ
ｍ以下の紫外線を照射することにより行うものであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記表面改質する工程は、上記密パター
ン領域以外の領域上の低誘電率材料膜にプラズマ処理を
施すことにより行うものであることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 絶縁膜上に配線パターンを形成する工程
と、 この配線パターン上に低誘電率材料膜を形成する工程
と、 上記配線パターンが形成された領域以外の領域上の低誘
電率材料膜を表面改質する工程と、 低誘電率材料膜をＣＭＰ研磨することにより、低誘電率
材料膜を平坦化する工程と、 を具備し、 上記表面改質は、表面改質されていない低誘電率材料膜
に比べて研磨速度が遅くなるように低誘電率材料膜を改
質するものであることを特徴とする半導体装置の製造方
法。 - 【請求項５】 上記表面改質する工程は、上記配線パタ
ーンが形成された領域以外の領域上の低誘電率材料膜に
波長が３６５ｎｍ以下の紫外線を照射することにより行
うものであることを特徴とする請求項４記載の半導体装
置の製造方法。 - 【請求項６】 上記表面改質する工程は、上記配線パタ
ーンが形成された領域以外の領域上の低誘電率材料膜に
プラズマ処理を施すことにより行うものであることを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 上記低誘電率材料膜は、比誘電率が３．
２以下の膜であることを特徴とする請求項１〜６のうち
いずれか１項記載の半導体装置の製造方法。 - 【請求項８】 絶縁膜上に形成された下層配線パターン
と、 この配線パターン上に形成され、平坦化された低誘電率
材料膜と、 この低誘電率材料膜上に形成された上層配線パターン
と、 を具備し、 上記下層配線パターンのうち隣接する２つの配線パター
ンの間隔が２μｍ以下である密パターン領域以外の領域
上の低誘電率材料膜は、密パターン領域上の低誘電率材
料膜に比べて研磨速度が遅くなるように表面改質されて
いることを特徴とする半導体装置。 - 【請求項９】 絶縁膜上に形成された下層配線パターン
と、 この配線パターン上に形成され、平坦化された低誘電率
材料膜と、 この低誘電率材料膜上に形成された上層配線パターン
と、 を具備し、 上記下層配線パターンが形成された領域以外の領域上の
低誘電率材料膜は、下層配線パターンが形成された領域
上の低誘電率材料膜に比べて研磨速度が遅くなるように
表面改質されていることを特徴とする半導体装置。 - 【請求項１０】 上記低誘電率材料膜は、比誘電率が
３．２以下の膜であることを特徴とする請求項８又は９
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186749A JP4585656B2 (ja) | 2000-06-21 | 2000-06-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186749A JP4585656B2 (ja) | 2000-06-21 | 2000-06-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009151A true JP2002009151A (ja) | 2002-01-11 |
| JP4585656B2 JP4585656B2 (ja) | 2010-11-24 |
Family
ID=18686856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000186749A Expired - Fee Related JP4585656B2 (ja) | 2000-06-21 | 2000-06-21 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4585656B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005384B2 (en) | 2003-01-31 | 2006-02-28 | Nec Electronics Corp. | Chemical mechanical polishing method, and washing/rinsing method associated therewith |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181533A (ja) * | 1988-01-12 | 1989-07-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07249626A (ja) * | 1994-03-10 | 1995-09-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10270444A (ja) * | 1997-03-24 | 1998-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000100944A (ja) * | 1998-09-24 | 2000-04-07 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000195865A (ja) * | 1998-12-29 | 2000-07-14 | Tobu Denshi Kk | 半導体素子の平坦化方法 |
-
2000
- 2000-06-21 JP JP2000186749A patent/JP4585656B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181533A (ja) * | 1988-01-12 | 1989-07-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07249626A (ja) * | 1994-03-10 | 1995-09-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10270444A (ja) * | 1997-03-24 | 1998-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000100944A (ja) * | 1998-09-24 | 2000-04-07 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000195865A (ja) * | 1998-12-29 | 2000-07-14 | Tobu Denshi Kk | 半導体素子の平坦化方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005384B2 (en) | 2003-01-31 | 2006-02-28 | Nec Electronics Corp. | Chemical mechanical polishing method, and washing/rinsing method associated therewith |
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| JP4585656B2 (ja) | 2010-11-24 |
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