JP2003017597A - 不揮発性半導体記憶装置および半導体集積回路装置 - Google Patents
不揮発性半導体記憶装置および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 単層ゲート構造のフラッシュメモリ装置にお
いて、セル面積を縮小する。 【解決手段】 コントロールゲートとなる埋設拡散領域
を形成されたＳｉ基板上にフローティングゲート電極
を、Ｓｉ基板表面の絶縁膜を介して容量結合するように
形成し、フラッシュメモリセルが形成される活性領域中
において、前記フローティングゲート電極の両側にソー
ス領域およびドレイン領域となるｎ型拡散領域を形成す
る。
いて、セル面積を縮小する。 【解決手段】 コントロールゲートとなる埋設拡散領域
を形成されたＳｉ基板上にフローティングゲート電極
を、Ｓｉ基板表面の絶縁膜を介して容量結合するように
形成し、フラッシュメモリセルが形成される活性領域中
において、前記フローティングゲート電極の両側にソー
ス領域およびドレイン領域となるｎ型拡散領域を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に不揮発性半導体記憶装置に関する。
係り、特に不揮発性半導体記憶装置に関する。
【０００２】不揮発性半導体記憶装置は電源を切っても
情報を長期間保持できる半導体記憶装置であり、ＥＥＰ
ＲＯＭやフラッシュメモリ装置がその典型例である。こ
れらの半導体記憶装置では情報がフローティングゲート
電極中に電荷の形で保持されるが、特にフラッシュメモ
リ装置はセル面積が小さく、他の半導体装置、特に論理
半導体装置と共に大規模集積回路を構成するのに適して
いる。
情報を長期間保持できる半導体記憶装置であり、ＥＥＰ
ＲＯＭやフラッシュメモリ装置がその典型例である。こ
れらの半導体記憶装置では情報がフローティングゲート
電極中に電荷の形で保持されるが、特にフラッシュメモ
リ装置はセル面積が小さく、他の半導体装置、特に論理
半導体装置と共に大規模集積回路を構成するのに適して
いる。
【０００３】
【従来の技術】従来の典型的なフラッシュメモリ装置
は、チャネル領域上にトンネル酸化膜を介してフローテ
ィングゲート電極を形成し、さらに絶縁膜を介して前記
フローティングゲート電極上にコントロール電極を形成
した積層ゲート構造を有している。しかし、このような
積層ゲート構造を有するフラッシュメモリ装置は工程が
複雑である問題を有している。
は、チャネル領域上にトンネル酸化膜を介してフローテ
ィングゲート電極を形成し、さらに絶縁膜を介して前記
フローティングゲート電極上にコントロール電極を形成
した積層ゲート構造を有している。しかし、このような
積層ゲート構造を有するフラッシュメモリ装置は工程が
複雑である問題を有している。
【０００４】これに対し、本発明の関連技術において単
層ゲート構造を有するフラッシュメモリ装置が提案され
ている。
層ゲート構造を有するフラッシュメモリ装置が提案され
ている。
【０００５】図１（Ａ）は前記関連技術によるフラッシ
ュメモリ装置１０の構成を示す平面図であり、図１
（Ｂ），（Ｃ）は図１（Ａ）中、それぞれＡ−Ａ’およ
びＢ−Ｂ’に沿った断面図を示す。
ュメモリ装置１０の構成を示す平面図であり、図１
（Ｂ），（Ｃ）は図１（Ａ）中、それぞれＡ−Ａ’およ
びＢ−Ｂ’に沿った断面図を示す。
【０００６】図１（Ａ）〜（Ｃ）を参照するに、Ｓｉ基
板１１上にはフィールド酸化膜１１Ｆにより活性領域１
１Ａが画成されており、さらに前記活性領域１１Ａの近
傍には埋込拡散領域１１Ｂｕを含む別の活性領域１１Ｂ
が、前記活性領域１１Ａに平行に延在するように画成さ
れている。
板１１上にはフィールド酸化膜１１Ｆにより活性領域１
１Ａが画成されており、さらに前記活性領域１１Ａの近
傍には埋込拡散領域１１Ｂｕを含む別の活性領域１１Ｂ
が、前記活性領域１１Ａに平行に延在するように画成さ
れている。
【０００７】図１（Ｂ）の断面図に示すように、前記活
性領域１１Ａ中にはｎ+型の拡散領域１１ａ，１１ｂが
形成されており、前記Ｓｉ基板１１上には前記拡散領域
１１ａと１１ｂとの間にゲート酸化膜１２Ｇを介してゲ
ート電極１３Ｇが形成されている。前記ゲート電極１３
Ｇを設けることにより、前記活性領域１１Ａ中には前記
拡散領域１１ａと拡散領域１１ｂとの間の領域をチャネ
ル領域とするＭＯＳトランジスタが形成される。このＭ
ＯＳトランジスタは、情報の読み出しに使われる。
性領域１１Ａ中にはｎ+型の拡散領域１１ａ，１１ｂが
形成されており、前記Ｓｉ基板１１上には前記拡散領域
１１ａと１１ｂとの間にゲート酸化膜１２Ｇを介してゲ
ート電極１３Ｇが形成されている。前記ゲート電極１３
Ｇを設けることにより、前記活性領域１１Ａ中には前記
拡散領域１１ａと拡散領域１１ｂとの間の領域をチャネ
ル領域とするＭＯＳトランジスタが形成される。このＭ
ＯＳトランジスタは、情報の読み出しに使われる。
【０００８】さらに図１（Ｂ）の断面図に示すように、
前記活性領域１１Ａ中にはさらに別のｎ+型拡散領域１
１ｃが前記拡散領域１１ｂの近傍で前記拡散領域１１ａ
の反対側に形成されており、前記拡散領域１１ｂと拡散
領域１１ｃとの間には、トンネル酸化膜１２Ｔｏｘを介
してフローティングゲート電極１３ＦＧが形成されてい
る。また前記拡散領域１１ｂ一部には、前記拡散領域１
１ｃに面する側にｎ型のＬＤＤ領域１１ｄが形成されて
いる。
前記活性領域１１Ａ中にはさらに別のｎ+型拡散領域１
１ｃが前記拡散領域１１ｂの近傍で前記拡散領域１１ａ
の反対側に形成されており、前記拡散領域１１ｂと拡散
領域１１ｃとの間には、トンネル酸化膜１２Ｔｏｘを介
してフローティングゲート電極１３ＦＧが形成されてい
る。また前記拡散領域１１ｂ一部には、前記拡散領域１
１ｃに面する側にｎ型のＬＤＤ領域１１ｄが形成されて
いる。
【０００９】図１（Ｃ）の断面図を参照するに、前記ゲ
ート酸化膜１２Ｇ上のフローティングゲート電極１３Ｆ
Ｇは前記フィールド酸化膜１１Ｆ上を前記活性領域１１
Ｂに向って延在し、さらに前記活性領域１１Ｂ中におい
てＳｉ基板１１の表面を覆うゲート酸化膜１２Ｇ上を延
在する。
ート酸化膜１２Ｇ上のフローティングゲート電極１３Ｆ
Ｇは前記フィールド酸化膜１１Ｆ上を前記活性領域１１
Ｂに向って延在し、さらに前記活性領域１１Ｂ中におい
てＳｉ基板１１の表面を覆うゲート酸化膜１２Ｇ上を延
在する。
【００１０】図２（Ａ），（Ｂ）は、図１（Ａ）〜
（Ｃ）のフラッシュメモリ装置１０の書き込み動作を示
す。
（Ｃ）のフラッシュメモリ装置１０の書き込み動作を示
す。
【００１１】図２（Ａ），（Ｂ）を参照するに、書き込
み時には前記拡散領域１１ｂを接地し、拡散領域１１ｃ
に＋５〜１０Ｖの正電圧を印加することにより、前記拡
散領域１１ｃの近傍においてホットエレクトロンを発生
させる。同時に前記活性領域１１Ｂにおいて前記埋込拡
散領域１２Ｂｕに＋１５〜２０Ｖの正の書き込み電圧を
印加し、これにより前記ゲート絶縁膜１２Ｇを介して前
記埋込拡散領域１２Ｂｕに容量性結合しているフローテ
ィングゲート電極１３Ｆｇのポテンシャルが引き下げら
れる。その結果、前記活性領域１１Ａにおいて前記フロ
ーティングゲート電極１３Ｆｇ中への前記ホットエレク
トロンの注入が生じる。このようにして注入された電子
は、前記フローティングゲート電極１３Ｆｇ中に安定に
保持される。
み時には前記拡散領域１１ｂを接地し、拡散領域１１ｃ
に＋５〜１０Ｖの正電圧を印加することにより、前記拡
散領域１１ｃの近傍においてホットエレクトロンを発生
させる。同時に前記活性領域１１Ｂにおいて前記埋込拡
散領域１２Ｂｕに＋１５〜２０Ｖの正の書き込み電圧を
印加し、これにより前記ゲート絶縁膜１２Ｇを介して前
記埋込拡散領域１２Ｂｕに容量性結合しているフローテ
ィングゲート電極１３Ｆｇのポテンシャルが引き下げら
れる。その結果、前記活性領域１１Ａにおいて前記フロ
ーティングゲート電極１３Ｆｇ中への前記ホットエレク
トロンの注入が生じる。このようにして注入された電子
は、前記フローティングゲート電極１３Ｆｇ中に安定に
保持される。
【００１２】図３（Ａ），（Ｂ）は、図１（Ａ）〜
（Ｃ）のフラッシュメモリ装置１０の消去動作を示す。
（Ｃ）のフラッシュメモリ装置１０の消去動作を示す。
【００１３】図３（Ａ），（Ｂ）を参照するに、前記フ
ラッシュメモリ装置の消去動作時には前記拡散領域１１
ｃをフローティング状態とし、前記拡散領域１１ｂに＋
１５〜２０Ｖの正の消去電圧を印加する。その結果、前
記拡散領域１１ｂのポテンシャルが引き下げられ、前記
フローティングゲート電極１３Ｆｇ中に蓄積していた電
子は前記トンネル絶縁膜１２Ｔｏｘを介して前記拡散領
域１１ｄおよび１１ｂへと引き抜かれる。
ラッシュメモリ装置の消去動作時には前記拡散領域１１
ｃをフローティング状態とし、前記拡散領域１１ｂに＋
１５〜２０Ｖの正の消去電圧を印加する。その結果、前
記拡散領域１１ｂのポテンシャルが引き下げられ、前記
フローティングゲート電極１３Ｆｇ中に蓄積していた電
子は前記トンネル絶縁膜１２Ｔｏｘを介して前記拡散領
域１１ｄおよび１１ｂへと引き抜かれる。
【００１４】
【発明が解決しようとする課題】このように図１（Ａ）
〜（Ｃ）のフラッシュメモリ装置１０は製造が容易な単
層ゲート電極構造を有しながら、しかもフラッシュメモ
リとして動作する好ましい特徴を有しているが、図１
（Ａ）の平面図よりわかるように読み出し時に使うセレ
クトゲート電極１３Ｇとフローティングゲート電極１３
Ｆｇの二つのゲート電極を使うため、メモリセルの面積
が大きくなってしまう問題点を有している。
〜（Ｃ）のフラッシュメモリ装置１０は製造が容易な単
層ゲート電極構造を有しながら、しかもフラッシュメモ
リとして動作する好ましい特徴を有しているが、図１
（Ａ）の平面図よりわかるように読み出し時に使うセレ
クトゲート電極１３Ｇとフローティングゲート電極１３
Ｆｇの二つのゲート電極を使うため、メモリセルの面積
が大きくなってしまう問題点を有している。
【００１５】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。
【００１６】本発明のより具体的な課題は、セル面積を
縮小した単層ゲート構造のフラッシュメモリ装置を提供
することにある。
縮小した単層ゲート構造のフラッシュメモリ装置を提供
することにある。
【００１７】
【課題を解決するための手段】本発明は上記の課題を、
ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウェ
ルと、前記ｎ型ウェル中に形成されたｐ型埋込拡散領域
よりなるコントロールゲートと、前記Ｓｉ基板中、前記
ｎ型ウェルの近傍に形成され、トンネル絶縁膜で覆われ
た活性領域と、前記Ｓｉ基板表面上に、前記ｐ型埋込拡
散領域と前記Ｓｉ基板表面上に形成された絶縁膜を介し
て容量性結合するように設けられたフローティングゲー
ト電極とよりなり、前記フローティングゲート電極は前
記活性領域上を、前記フローティングゲート電極と前記
Ｓｉ基板表面との間に前記トンネル絶縁膜が介在する状
態で延在し、さらに前記活性領域中には前記フローティ
ングゲート電極の両側に、一対のｎ型拡散領域が、それ
ぞれソース領域およびドレイン領域として形成され、前
記ソース領域を構成する前記ｎ型拡散領域のうち、前記
ドレイン領域を構成する前記ｎ型拡散領域に面する側
に、ｎ-型の拡散領域が形成されていることを特徴とす
る不揮発性半導体記憶装置により、解決する。
ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウェ
ルと、前記ｎ型ウェル中に形成されたｐ型埋込拡散領域
よりなるコントロールゲートと、前記Ｓｉ基板中、前記
ｎ型ウェルの近傍に形成され、トンネル絶縁膜で覆われ
た活性領域と、前記Ｓｉ基板表面上に、前記ｐ型埋込拡
散領域と前記Ｓｉ基板表面上に形成された絶縁膜を介し
て容量性結合するように設けられたフローティングゲー
ト電極とよりなり、前記フローティングゲート電極は前
記活性領域上を、前記フローティングゲート電極と前記
Ｓｉ基板表面との間に前記トンネル絶縁膜が介在する状
態で延在し、さらに前記活性領域中には前記フローティ
ングゲート電極の両側に、一対のｎ型拡散領域が、それ
ぞれソース領域およびドレイン領域として形成され、前
記ソース領域を構成する前記ｎ型拡散領域のうち、前記
ドレイン領域を構成する前記ｎ型拡散領域に面する側
に、ｎ-型の拡散領域が形成されていることを特徴とす
る不揮発性半導体記憶装置により、解決する。
【００１８】また本発明は、ｐ型Ｓｉ基板と、前記Ｓｉ
基板中に形成されたｎ型埋込拡散領域よりなるコントロ
ールゲートと、前記Ｓｉ基板中の前記ｎ型埋込拡散領域
近傍に形成され、トンネル絶縁膜により覆われた活性領
域と、前記Ｓｉ基板表面上に、前記ｎ型埋込拡散領域と
絶縁膜を介して容量性結合するように設けられたフロー
ティングゲート電極とよりなり、前記活性領域中には前
記ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウ
ェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよ
りなる三重ウェル構造が形成されており、前記フローテ
ィングゲート電極は前記活性領域上を、前記フローティ
ングゲート電極と前記Ｓｉ基板表面との間に前記トンネ
ル絶縁膜が介在する状態で延在し、さらに前記Ｓｉ基板
中には、前記ｐ型ウェル中に前記フローティングゲート
電極の両側に一対のｎ型拡散領域が、それぞれソース領
域およびドレイン領域として形成されていることを特徴
とする不揮発性半導体記憶装置により、解決する。
基板中に形成されたｎ型埋込拡散領域よりなるコントロ
ールゲートと、前記Ｓｉ基板中の前記ｎ型埋込拡散領域
近傍に形成され、トンネル絶縁膜により覆われた活性領
域と、前記Ｓｉ基板表面上に、前記ｎ型埋込拡散領域と
絶縁膜を介して容量性結合するように設けられたフロー
ティングゲート電極とよりなり、前記活性領域中には前
記ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウ
ェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよ
りなる三重ウェル構造が形成されており、前記フローテ
ィングゲート電極は前記活性領域上を、前記フローティ
ングゲート電極と前記Ｓｉ基板表面との間に前記トンネ
ル絶縁膜が介在する状態で延在し、さらに前記Ｓｉ基板
中には、前記ｐ型ウェル中に前記フローティングゲート
電極の両側に一対のｎ型拡散領域が、それぞれソース領
域およびドレイン領域として形成されていることを特徴
とする不揮発性半導体記憶装置により、解決する。
【００１９】本発明によれば、単層ゲート構造のフラッ
シュメモリ装置において、各メモリセルごとにセレクト
ゲートを形成する必要がなくなり、メモリセル面積を約
５０％縮小することが可能になる。またかかる縮小され
たセル面積を有するフラッシュメモリ装置を集積化する
ことにより、集積密度の高いフラッシュメモリ集積回路
装置を実現することが可能になる。また、フラッシュメ
モリの書き込み・消去に使用する電圧を低減することが
可能になる。また論理回路装置との混載集積回路装置に
おいても、製造費用を低下することが可能になる。
シュメモリ装置において、各メモリセルごとにセレクト
ゲートを形成する必要がなくなり、メモリセル面積を約
５０％縮小することが可能になる。またかかる縮小され
たセル面積を有するフラッシュメモリ装置を集積化する
ことにより、集積密度の高いフラッシュメモリ集積回路
装置を実現することが可能になる。また、フラッシュメ
モリの書き込み・消去に使用する電圧を低減することが
可能になる。また論理回路装置との混載集積回路装置に
おいても、製造費用を低下することが可能になる。
【００２０】
【発明の実施の形態】［第１実施例］図４は本発明の第
１実施例によるフラッシュメモリ装置の構成を示す平面
図、図５（Ａ），（Ｂ）は図４のフラッシュメモリ装置
の図４中、Ａ1−Ａ1’およびＢ1−Ｂ1’に沿った断面図
を示す。
１実施例によるフラッシュメモリ装置の構成を示す平面
図、図５（Ａ），（Ｂ）は図４のフラッシュメモリ装置
の図４中、Ａ1−Ａ1’およびＢ1−Ｂ1’に沿った断面図
を示す。
【００２１】図４および図５（Ａ），（Ｂ）を参照する
に、ｐ型Ｓｉ基板２１上にはフィールド酸化膜２１Ｆに
より活性領域２１Ａが画成されており、さらに前記活性
領域２１Ａの近傍には、平行に別の活性領域２１Ｂが形
成されている。
に、ｐ型Ｓｉ基板２１上にはフィールド酸化膜２１Ｆに
より活性領域２１Ａが画成されており、さらに前記活性
領域２１Ａの近傍には、平行に別の活性領域２１Ｂが形
成されている。
【００２２】図５（Ａ）の断面図に示すように、前記Ｓ
ｉ基板２１中には前記活性領域２１Ａにおいてｎ+型拡
散領域２１ａおよび２１ｂが形成されており、さらに前
記Ｓｉ基板２１上には前記拡散領域２１ａと２１ｂとの
間のチャネル領域に対応して、トンネル酸化膜２２Ｔｏ
ｘを介してフローティングゲート電極２３が形成され
る。図５（Ａ）の構成では、さらに前記ｎ+型拡散領域
２１ａに隣接してｎ型ＬＤＤ領域２１ｃが形成されてい
る。
ｉ基板２１中には前記活性領域２１Ａにおいてｎ+型拡
散領域２１ａおよび２１ｂが形成されており、さらに前
記Ｓｉ基板２１上には前記拡散領域２１ａと２１ｂとの
間のチャネル領域に対応して、トンネル酸化膜２２Ｔｏ
ｘを介してフローティングゲート電極２３が形成され
る。図５（Ａ）の構成では、さらに前記ｎ+型拡散領域
２１ａに隣接してｎ型ＬＤＤ領域２１ｃが形成されてい
る。
【００２３】前記フローティングゲート電極２３は、図
５（Ｂ）の断面図に示すように前記活性領域２１Ａを画
成するフィールド酸化膜２１Ｆ上を延在し、さらに前記
活性領域１１Ｂ上において前記Ｓｉ基板１１の表面を覆
う酸化膜２２Ｇ上を延在する。
５（Ｂ）の断面図に示すように前記活性領域２１Ａを画
成するフィールド酸化膜２１Ｆ上を延在し、さらに前記
活性領域１１Ｂ上において前記Ｓｉ基板１１の表面を覆
う酸化膜２２Ｇ上を延在する。
【００２４】前記活性領域１１Ｂ中には図４の平面図に
示すようにｎ+型のウェル２１ｄが前記フローティング
ゲート電極２３と交差するように形成されており、さら
に前記ｎ+ウェル２１ｄ中にはｐ+型の埋込拡散領域２１
ｅが、図４の平面図中において前記フローティングゲー
ト電極２３と交差するように形成されている。
示すようにｎ+型のウェル２１ｄが前記フローティング
ゲート電極２３と交差するように形成されており、さら
に前記ｎ+ウェル２１ｄ中にはｐ+型の埋込拡散領域２１
ｅが、図４の平面図中において前記フローティングゲー
ト電極２３と交差するように形成されている。
【００２５】図６（Ａ），（Ｂ）は、前記フラッシュメ
モリ装置２０の書き込み動作を説明する図である。
モリ装置２０の書き込み動作を説明する図である。
【００２６】図６（Ｂ）を参照するに、前記活性領域２
１Ａ中において前記拡散領域２１ｂに＋５Ｖ程度の正電
圧が印加される。さらに図６（Ａ）に示すように前記活
性領域２１Ｂ中において前記ｎ+型ウェル２１ｄおよび
ｐ+型埋設拡散層２１ｅに＋７〜１２Ｖの正の書き込み
電圧が印加され、前記活性領域２１Ａ中において前記拡
散領域２１ｂ近傍に形成されるホットエレクトロンが、
前記フローティングゲート電極２３中に前記トンネル酸
化膜２２Ｔｏｘを通って注入される。
１Ａ中において前記拡散領域２１ｂに＋５Ｖ程度の正電
圧が印加される。さらに図６（Ａ）に示すように前記活
性領域２１Ｂ中において前記ｎ+型ウェル２１ｄおよび
ｐ+型埋設拡散層２１ｅに＋７〜１２Ｖの正の書き込み
電圧が印加され、前記活性領域２１Ａ中において前記拡
散領域２１ｂ近傍に形成されるホットエレクトロンが、
前記フローティングゲート電極２３中に前記トンネル酸
化膜２２Ｔｏｘを通って注入される。
【００２７】図７（Ａ），（Ｂ）は、前記フラッシュメ
モリ装置２０の消去動作を説明する図である。
モリ装置２０の消去動作を説明する図である。
【００２８】図７（Ｂ）を参照するに消去動作時には前
記拡散領域２１ａおよび２１ｃに＋５Ｖ程度の正電圧が
印加され、一方拡散領域２１ｂはフローティング状態と
される。さらにこの状態で図７（Ａ）に示すように前記
活性領域２１Ｂにおいて前記ｐ+型埋込拡散層２１ｅお
よびｎ+型ウェル２１ｄに−１０Ｖ程度の負の消去電圧
が印加される。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍトンネル効果により、前記フローティングゲート電
極２３中に蓄積されていた電子が前記拡散領域２１ｃお
よび２２１ａへと排出される。
記拡散領域２１ａおよび２１ｃに＋５Ｖ程度の正電圧が
印加され、一方拡散領域２１ｂはフローティング状態と
される。さらにこの状態で図７（Ａ）に示すように前記
活性領域２１Ｂにおいて前記ｐ+型埋込拡散層２１ｅお
よびｎ+型ウェル２１ｄに−１０Ｖ程度の負の消去電圧
が印加される。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍトンネル効果により、前記フローティングゲート電
極２３中に蓄積されていた電子が前記拡散領域２１ｃお
よび２２１ａへと排出される。
【００２９】このように、本実施例によるフラッシュメ
モリ装置では、単層ゲート構造を使い、しかも先に説明
した関連技術によるフラッシュメモリ装置１０において
使われている選択ゲート電極１３Ｇを省略することがで
きるため、セル面積が減少し、他の高速論理回路を構成
するトランジスタと共に、大きな集積密度を有する大規
模集積回路を形成することが可能になる。また、書き込
み・消去時の電圧も低減することが可能になる。 ［第２実施例］図８は、本発明の第２実施例によるフラ
ッシュメモリ装置３０の構成を示す平面図を、また図９
（Ａ），（Ｂ）は前記フラッシュメモリ装置３０の図８
中、それぞれＡ1−Ａ1’およびＢ1−Ｂ1’に沿った断面
図を示す。ただし図中、先に説明した部分には対応する
参照符号を付し、説明を省略する。
モリ装置では、単層ゲート構造を使い、しかも先に説明
した関連技術によるフラッシュメモリ装置１０において
使われている選択ゲート電極１３Ｇを省略することがで
きるため、セル面積が減少し、他の高速論理回路を構成
するトランジスタと共に、大きな集積密度を有する大規
模集積回路を形成することが可能になる。また、書き込
み・消去時の電圧も低減することが可能になる。 ［第２実施例］図８は、本発明の第２実施例によるフラ
ッシュメモリ装置３０の構成を示す平面図を、また図９
（Ａ），（Ｂ）は前記フラッシュメモリ装置３０の図８
中、それぞれＡ1−Ａ1’およびＢ1−Ｂ1’に沿った断面
図を示す。ただし図中、先に説明した部分には対応する
参照符号を付し、説明を省略する。
【００３０】図８を参照するに、フラッシュメモリ装置
３０は先の実施例によるフラッシュメモリ装置２０と同
様な構成を有するが、前記フローティングゲート電極２
３の幅が先の実施例の場合よりも縮小されているのがわ
かる。
３０は先の実施例によるフラッシュメモリ装置２０と同
様な構成を有するが、前記フローティングゲート電極２
３の幅が先の実施例の場合よりも縮小されているのがわ
かる。
【００３１】図８のフラッシュメモリ装置３０では、書
き込み動作は図６（Ａ），（Ｂ）で説明した先の実施例
のものと同様にして実行されるが、消去動作は図１０
（Ａ）に示すように前記ｎ+型ウェル２１ｄおよび２１
ｅに−１５Ｖ程度の高い負電圧を印加することにより行
われる。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍト
ンネル効果により、前記フローティングゲート電極２３
中に蓄積されている電子が前記活性領域２１Ａにおいて
トンネル酸化膜２２Ｔｏｘを通って前記Ｓｉ基板２１中
へと排出される。その際、図１０（Ｂ）に示すように前
記活性領域２１Ａにおいて拡散領域２１ａおよび２１ｂ
はフローティング状態に設定される。
き込み動作は図６（Ａ），（Ｂ）で説明した先の実施例
のものと同様にして実行されるが、消去動作は図１０
（Ａ）に示すように前記ｎ+型ウェル２１ｄおよび２１
ｅに−１５Ｖ程度の高い負電圧を印加することにより行
われる。その結果、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍト
ンネル効果により、前記フローティングゲート電極２３
中に蓄積されている電子が前記活性領域２１Ａにおいて
トンネル酸化膜２２Ｔｏｘを通って前記Ｓｉ基板２１中
へと排出される。その際、図１０（Ｂ）に示すように前
記活性領域２１Ａにおいて拡散領域２１ａおよび２１ｂ
はフローティング状態に設定される。
【００３２】前記フラッシュメモリ装置３０において
は、図１０（Ａ），（Ｂ）に示したように消去動作時に
前記Ｓｉ基板２１Ａに電子を引き抜くことから、先の実
施例のフラッシュメモリ装置２０において前記拡散領域
２１ａに隣接して形成されていたＬＤＤ領域２１ｃを省
略することが可能である。また前記活性領域２１Ａ中に
おいて前記拡散領域２１ａと２１ｂとの距離を近接させ
ることが可能となり、これに伴って前記フローティング
ゲート電極２３の幅を縮小することが可能になる。
は、図１０（Ａ），（Ｂ）に示したように消去動作時に
前記Ｓｉ基板２１Ａに電子を引き抜くことから、先の実
施例のフラッシュメモリ装置２０において前記拡散領域
２１ａに隣接して形成されていたＬＤＤ領域２１ｃを省
略することが可能である。また前記活性領域２１Ａ中に
おいて前記拡散領域２１ａと２１ｂとの距離を近接させ
ることが可能となり、これに伴って前記フローティング
ゲート電極２３の幅を縮小することが可能になる。
【００３３】このように、本実施例によるフラッシュメ
モリ装置３０においては、前記フローティングゲート電
極２３の幅を縮小することにより、フラッシュメモリセ
ルの面積を縮小することが可能となる。 ［第３実施例］図１１は、図４のフラッシュメモリ装置
２０あるいは図８のフラッシュメモリ装置３０を使って
構成したメモリ集積回路装置のレイアウトを示す図であ
る。
モリ装置３０においては、前記フローティングゲート電
極２３の幅を縮小することにより、フラッシュメモリセ
ルの面積を縮小することが可能となる。 ［第３実施例］図１１は、図４のフラッシュメモリ装置
２０あるいは図８のフラッシュメモリ装置３０を使って
構成したメモリ集積回路装置のレイアウトを示す図であ
る。
【００３４】図１１を参照するに、前記Ｓｉ基板１１表
面には活性領域２１Ａと活性領域２１Ｂとが交互に繰り
返し形成されており、前記活性領域２１Ｂの各々に対応
してワードラインＷＬが延在し、図示を省略した層間絶
縁膜中に形成されたコンタクトホール２１Ｈにおいて前
記ワードラインＷＬは前記埋込拡散領域２１ｅにコンタ
クトする。さらに前記拡散領域２１Ａおよび２１Ｂを横
切って多数のビットラインＢＬが延在し、各々のビット
ラインはコンタクトホール２１Ｉを介して前記活性領域
２１Ａ中の拡散領域２１ａあるいは拡散領域２１ｂにコ
ンタクトする。
面には活性領域２１Ａと活性領域２１Ｂとが交互に繰り
返し形成されており、前記活性領域２１Ｂの各々に対応
してワードラインＷＬが延在し、図示を省略した層間絶
縁膜中に形成されたコンタクトホール２１Ｈにおいて前
記ワードラインＷＬは前記埋込拡散領域２１ｅにコンタ
クトする。さらに前記拡散領域２１Ａおよび２１Ｂを横
切って多数のビットラインＢＬが延在し、各々のビット
ラインはコンタクトホール２１Ｉを介して前記活性領域
２１Ａ中の拡散領域２１ａあるいは拡散領域２１ｂにコ
ンタクトする。
【００３５】図１２は、図１１のフラッシュメモリ集積
回路装置の回路図を示す。
回路装置の回路図を示す。
【００３６】図１２を参照するに、本実施例のフラッシ
ュメモリ集積回路装置はＮＯＲ型回路を構成しているの
がわかる。
ュメモリ集積回路装置はＮＯＲ型回路を構成しているの
がわかる。
【００３７】以下の表１は、図１２のＮＯＲ型フラッシ
ュメモリ集積回路装置の書き込み動作、消去動作および
読み出し動作の各動作について、駆動条件の例をまとめ
て示す。ただし、表１は、図１２中に円で囲んだ、ワー
ドラインＷＬ（ｉ＋１）に前記埋込電極２１ｅが接続さ
れ、前記拡散領域２１ａがビットラインＢＬ（ｉ＋１）
に、また前記拡散領域２１ｃが隣接するビットラインＢ
Ｌ（ｉ＋２）に接続されたフラッシュメモリセル（ｉ＋
１）に対する書き込み・消去および読み出し動作を示
す。
ュメモリ集積回路装置の書き込み動作、消去動作および
読み出し動作の各動作について、駆動条件の例をまとめ
て示す。ただし、表１は、図１２中に円で囲んだ、ワー
ドラインＷＬ（ｉ＋１）に前記埋込電極２１ｅが接続さ
れ、前記拡散領域２１ａがビットラインＢＬ（ｉ＋１）
に、また前記拡散領域２１ｃが隣接するビットラインＢ
Ｌ（ｉ＋２）に接続されたフラッシュメモリセル（ｉ＋
１）に対する書き込み・消去および読み出し動作を示
す。
【００３８】
【表１】
例として表１を参照するに、書き込み時にはビットライ
ンＢＬ（ｉ＋１）およびＢＬ（ｉ＋２）を選択し、ビッ
トラインＢＬ（ｉ＋１）を接地し、隣接するビットライ
ンＢＬ（ｉ＋２）に＋５Ｖの正電圧を印加する。他の非
選択ビットラインＢＬ（ｉ＋３）およびＢＬ（ｉ＋４）
はフローティング状態とされ、さらに選択されたワード
ラインＷＬ（ｉ＋１）に＋１０Ｖの書き込み電圧を印加
し、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋
２）を接地する。
ンＢＬ（ｉ＋１）およびＢＬ（ｉ＋２）を選択し、ビッ
トラインＢＬ（ｉ＋１）を接地し、隣接するビットライ
ンＢＬ（ｉ＋２）に＋５Ｖの正電圧を印加する。他の非
選択ビットラインＢＬ（ｉ＋３）およびＢＬ（ｉ＋４）
はフローティング状態とされ、さらに選択されたワード
ラインＷＬ（ｉ＋１）に＋１０Ｖの書き込み電圧を印加
し、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋
２）を接地する。
【００３９】その結果、先に説明したように前記埋込拡
散領域２１ｅに書き込み電圧が印加され、拡散領域２１
ｂ近傍に形成されたホットエレクトロンがトンネル酸化
膜２２Ｔｏｘを通って前記フローティングゲート電極２
３に注入される。
散領域２１ｅに書き込み電圧が印加され、拡散領域２１
ｂ近傍に形成されたホットエレクトロンがトンネル酸化
膜２２Ｔｏｘを通って前記フローティングゲート電極２
３に注入される。
【００４０】表１中、「Ｅｒａｓｅ１」とあるのは、か
かるフラッシュメモリ装置（ｉ＋１）においてフローテ
ィングゲート電極２３中に蓄積された電荷を図７
（Ａ），（Ｂ）で説明したように拡散領域２１ａに引き
抜く場合の消去動作の条件を示す。「Ｅｒａｓｅ１」に
よる消去動作では、前記ビットラインＢＬ（ｉ＋１）を
介して前記拡散領域２１ａに＋５Ｖの駆動電圧が印加さ
れ、さらに前記ワードラインＷＬ（ｉ＋１）を介して−
１０Ｖの消去電圧が、前記フローティングゲート電極２
３に印加される。前記「Ｅｒａｓｅ１」による消去動作
では、前記選択されたビットラインＢＬ（ｉ＋１）に隣
接するビットラインＢＬ（ｉ＋２）はフローティング状
態とされる。
かるフラッシュメモリ装置（ｉ＋１）においてフローテ
ィングゲート電極２３中に蓄積された電荷を図７
（Ａ），（Ｂ）で説明したように拡散領域２１ａに引き
抜く場合の消去動作の条件を示す。「Ｅｒａｓｅ１」に
よる消去動作では、前記ビットラインＢＬ（ｉ＋１）を
介して前記拡散領域２１ａに＋５Ｖの駆動電圧が印加さ
れ、さらに前記ワードラインＷＬ（ｉ＋１）を介して−
１０Ｖの消去電圧が、前記フローティングゲート電極２
３に印加される。前記「Ｅｒａｓｅ１」による消去動作
では、前記選択されたビットラインＢＬ（ｉ＋１）に隣
接するビットラインＢＬ（ｉ＋２）はフローティング状
態とされる。
【００４１】フラッシュメモリ集積回路装置では、この
ような消去動作は他のフラッシュメモリセルでも同時に
実行され、その結果、前記＋５Ｖの駆動電圧は、一つお
きに他のビットライン、例えばビットラインＢＬ（ｉ＋
３）にも印加され、残りのビットライン、例えばビット
ラインＢＬ（ｉ）あるいはＢＬ（ｉ＋４）はフローティ
ング状態とされる。また全てのワードライン、例えばワ
ードラインＷＬ（ｉ）およびＷＬ（ｉ＋２）にも、−１
０Ｖの消去電圧が一様に印加される。
ような消去動作は他のフラッシュメモリセルでも同時に
実行され、その結果、前記＋５Ｖの駆動電圧は、一つお
きに他のビットライン、例えばビットラインＢＬ（ｉ＋
３）にも印加され、残りのビットライン、例えばビット
ラインＢＬ（ｉ）あるいはＢＬ（ｉ＋４）はフローティ
ング状態とされる。また全てのワードライン、例えばワ
ードラインＷＬ（ｉ）およびＷＬ（ｉ＋２）にも、−１
０Ｖの消去電圧が一様に印加される。
【００４２】表１中、「Ｅｒａｓｅ２」とあるのは、か
かるフラッシュメモリ装置（ｉ＋１）においてフローテ
ィングゲート電極２３中に蓄積された電荷を図１０
（Ａ），（Ｂ）で説明したようにＳｉ基板２１に引き抜
く場合の消去動作の条件を示す。「Ｅｒａｓｅ２」によ
る消去動作では、ビットラインＢＬ（ｉ）〜ＢＬ（ｉ＋
４）はフローティング状態とされ、さらに全てのワード
ラインＷＬ（ｉ）〜ＷＬ（ｉ＋２）に−１５Ｖの消去電
圧印加される。
かるフラッシュメモリ装置（ｉ＋１）においてフローテ
ィングゲート電極２３中に蓄積された電荷を図１０
（Ａ），（Ｂ）で説明したようにＳｉ基板２１に引き抜
く場合の消去動作の条件を示す。「Ｅｒａｓｅ２」によ
る消去動作では、ビットラインＢＬ（ｉ）〜ＢＬ（ｉ＋
４）はフローティング状態とされ、さらに全てのワード
ラインＷＬ（ｉ）〜ＷＬ（ｉ＋２）に−１５Ｖの消去電
圧印加される。
【００４３】さらに表１中、「Ｒｒｅａｄ」に示すよう
に、メモリセル（ｉ＋１）から情報を読み出す場合に
は、前記メモリセル（ｉ＋１）に対応したワードライン
ＷＬ（ｉ＋１）を選択し、これに＋５Ｖの読み出し電圧
を印加すると同時に、他のワードラインＷＬ（ｉ）ある
いはＷＬ（ｉ＋２）を接地する。さらに前記メモリセル
（ｉ＋１）に対応したビットラインＢＬ（ｉ＋１）およ
びＢＬ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋
１）を接地しビットラインＢＬ（ｉ＋２）に＋５Ｖの駆
動電圧を印加する。残りのビットラインＢＬ（ｉ）およ
びＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状
態とされる。これにより、選択されたメモリセルの導通
あるいは非導通が選択されたビットライン対の間の電圧
により検出され、所望の読み出しがなされる。
に、メモリセル（ｉ＋１）から情報を読み出す場合に
は、前記メモリセル（ｉ＋１）に対応したワードライン
ＷＬ（ｉ＋１）を選択し、これに＋５Ｖの読み出し電圧
を印加すると同時に、他のワードラインＷＬ（ｉ）ある
いはＷＬ（ｉ＋２）を接地する。さらに前記メモリセル
（ｉ＋１）に対応したビットラインＢＬ（ｉ＋１）およ
びＢＬ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋
１）を接地しビットラインＢＬ（ｉ＋２）に＋５Ｖの駆
動電圧を印加する。残りのビットラインＢＬ（ｉ）およ
びＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状
態とされる。これにより、選択されたメモリセルの導通
あるいは非導通が選択されたビットライン対の間の電圧
により検出され、所望の読み出しがなされる。
【００４４】図１３は本実施例によるフラッシュメモリ
集積回路装置の一変形例によるレイアウトを示す。ただ
し図１３中、先に説明した部分に対応する部分には同一
の参照符号を付し、説明を省略する。
集積回路装置の一変形例によるレイアウトを示す。ただ
し図１３中、先に説明した部分に対応する部分には同一
の参照符号を付し、説明を省略する。
【００４５】図１３を参照するに、本変形例では２つの
隣接する活性領域２１Ａにより第１の構造単位を、また
２つの隣接する埋込拡散領域２１ｅにより第２の構造単
位を形成し、前記第１および第２の構造単位を交互に繰
り返したレイアウト構成を有し、前記２つの隣接する埋
込拡散領域２１ｅを共通のｎ+型ウェル２１ｄ中に形成
した構成を有している。
隣接する活性領域２１Ａにより第１の構造単位を、また
２つの隣接する埋込拡散領域２１ｅにより第２の構造単
位を形成し、前記第１および第２の構造単位を交互に繰
り返したレイアウト構成を有し、前記２つの隣接する埋
込拡散領域２１ｅを共通のｎ+型ウェル２１ｄ中に形成
した構成を有している。
【００４６】図１４は、図１３のフラッシュメモリ集積
回路装置の回路図を示す。
回路装置の回路図を示す。
【００４７】図１４を参照するに、本実施例では一対の
隣接するワードライン、例えばワードラインＷＬ（ｉ）
とＷＬ（ｉ＋１）との間に二つのトランジスタ列が形成
されており、これに伴って図１３のフラッシュメモリ集
積回路装置では、図１１のフラッシュメモリ集積回路装
置よりもやや集積密度が向上しているのがわかる。
隣接するワードライン、例えばワードラインＷＬ（ｉ）
とＷＬ（ｉ＋１）との間に二つのトランジスタ列が形成
されており、これに伴って図１３のフラッシュメモリ集
積回路装置では、図１１のフラッシュメモリ集積回路装
置よりもやや集積密度が向上しているのがわかる。
【００４８】図１４の回路の動作は先に表１で説明した
ものと実質的に同じであるので、説明を省略する。 ［第４実施例］図１５は、本発明の第４実施例によるフ
ラッシュメモリ装置４０の構成を示す平面図、図１６
（Ａ），（Ｂ）は前記フラッシュメモリ装置４０の、そ
れぞれ図１５中Ａ２−Ａ２’およびＢ２−Ｂ２’に沿っ
た断面図を示す。ただし図中、先に説明した部分には同
一の参照符号を付し、説明を省略する。
ものと実質的に同じであるので、説明を省略する。 ［第４実施例］図１５は、本発明の第４実施例によるフ
ラッシュメモリ装置４０の構成を示す平面図、図１６
（Ａ），（Ｂ）は前記フラッシュメモリ装置４０の、そ
れぞれ図１５中Ａ２−Ａ２’およびＢ２−Ｂ２’に沿っ
た断面図を示す。ただし図中、先に説明した部分には同
一の参照符号を付し、説明を省略する。
【００４９】図１５および図１６（Ａ），（Ｂ）を参照
するに、本実施例においては前記活性領域２１Ａに対応
して前記Ｓｉ基板２１中にｎ型ウェル２１Ｎが形成さ
れ、さらに前記ｎ型ウェル２１Ｎ中にｐ型ウェル２１Ｐ
が形成される。一方、前記活性領域２１Ｂにおいては先
の実施例で使われていたｎ+型ウェル２１ｄは除去さ
れ、ｎ+型の埋込拡散領域２１ｅ’が形成されている。
するに、本実施例においては前記活性領域２１Ａに対応
して前記Ｓｉ基板２１中にｎ型ウェル２１Ｎが形成さ
れ、さらに前記ｎ型ウェル２１Ｎ中にｐ型ウェル２１Ｐ
が形成される。一方、前記活性領域２１Ｂにおいては先
の実施例で使われていたｎ+型ウェル２１ｄは除去さ
れ、ｎ+型の埋込拡散領域２１ｅ’が形成されている。
【００５０】次に、前記フラッシュメモリ装置４０の書
き込み動作を図１７（Ａ），（Ｂ）を参照しながら説明
する。
き込み動作を図１７（Ａ），（Ｂ）を参照しながら説明
する。
【００５１】図１７（Ａ），（Ｂ）を参照するに、書き
込み動作時には前記活性領域２１Ａにおいてｎ型ウェル
２１Ｎおよびｐ型ウェル２１Ｐは接地され、さらにこの
状態で前記拡散領域２１ａを接地し、拡散領域２１ｂに
＋５Ｖ程度の駆動電圧を印加する。同時に前記活性領域
２１Ｂにおいて前記埋込拡散領域２１ｅ’に＋１０Ｖの
書き込み電圧を印加することにより、前記ｐ型ウェル２
１Ｐ中、前記拡散領域２１ｂ近傍に形成されるホットエ
レクトロンを前記フローティングゲート電極２３中に、
トンネル酸化膜２２Ｔｏｘを介して注入する。
込み動作時には前記活性領域２１Ａにおいてｎ型ウェル
２１Ｎおよびｐ型ウェル２１Ｐは接地され、さらにこの
状態で前記拡散領域２１ａを接地し、拡散領域２１ｂに
＋５Ｖ程度の駆動電圧を印加する。同時に前記活性領域
２１Ｂにおいて前記埋込拡散領域２１ｅ’に＋１０Ｖの
書き込み電圧を印加することにより、前記ｐ型ウェル２
１Ｐ中、前記拡散領域２１ｂ近傍に形成されるホットエ
レクトロンを前記フローティングゲート電極２３中に、
トンネル酸化膜２２Ｔｏｘを介して注入する。
【００５２】図１８（Ａ），（Ｂ）は、前記フラッシュ
メモリ装置４０の別の書き込み動作を示す。
メモリ装置４０の別の書き込み動作を示す。
【００５３】図１８（Ａ），（Ｂ）を参照するに、書き
込み動作時には前記活性領域２１Ａにおいてｎ型ウェル
２１Ｎおよびｐ型ウェル２１Ｐは０Ｖとし、同時に前記
活性領域２１Ｂにおいて前記埋込拡散層２１ｅに＋２０
Ｖの書き込み電圧を印加する。その結果、Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル効果により、前記ｐ型ウェ
ル２１Ｐから前記トンネル酸化膜２２Ｔｏｘを介して前
記フローティングゲート電極２３中にホットエレクトロ
ンが注入される。
込み動作時には前記活性領域２１Ａにおいてｎ型ウェル
２１Ｎおよびｐ型ウェル２１Ｐは０Ｖとし、同時に前記
活性領域２１Ｂにおいて前記埋込拡散層２１ｅに＋２０
Ｖの書き込み電圧を印加する。その結果、Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル効果により、前記ｐ型ウェ
ル２１Ｐから前記トンネル酸化膜２２Ｔｏｘを介して前
記フローティングゲート電極２３中にホットエレクトロ
ンが注入される。
【００５４】図１８（Ａ），（Ｂ）は、前記フラッシュ
メモリ装置４０の消去動作を示す。
メモリ装置４０の消去動作を示す。
【００５５】図１８（Ａ），（Ｂ）を参照するに、前記
活性領域２１Ａ中において前記ｎ型ウェル２１Ｎ、およ
びｐ型ウェル２１Ｐに＋１５Ｖ程度の正電圧が印加さ
れ、さらに前記活性領域２１Ｂにおいて前記埋込拡散領
域２１ｅ’を接地する。その結果、Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル効果により、前記フローティング
ゲート電極２３中の電子が前記トンネル絶縁膜２２Ｔｏ
ｘを通って前記ｐ型ウェル２１Ｐへと引き抜かれる。 ［第５実施例］図２０は、先のフラッシュメモリ装置４
０により構成した本発明の第５実施例によるフラッシュ
メモリ集積回路装置のレイアウトを示す図であり、図２
１は図１９に対応する回路図を示す。ただし図中、先に
説明した部分には同一の参照符号を付し、説明を省略す
る。
活性領域２１Ａ中において前記ｎ型ウェル２１Ｎ、およ
びｐ型ウェル２１Ｐに＋１５Ｖ程度の正電圧が印加さ
れ、さらに前記活性領域２１Ｂにおいて前記埋込拡散領
域２１ｅ’を接地する。その結果、Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル効果により、前記フローティング
ゲート電極２３中の電子が前記トンネル絶縁膜２２Ｔｏ
ｘを通って前記ｐ型ウェル２１Ｐへと引き抜かれる。 ［第５実施例］図２０は、先のフラッシュメモリ装置４
０により構成した本発明の第５実施例によるフラッシュ
メモリ集積回路装置のレイアウトを示す図であり、図２
１は図１９に対応する回路図を示す。ただし図中、先に
説明した部分には同一の参照符号を付し、説明を省略す
る。
【００５６】図２０を参照するに、本実施例集積回路装
置のレイアウトは、先に図１１において説明したものと
類似しており、ただ図１１の活性領２１Ｂにおけるｎ＋
型ウェル２１ｄが撤去され、代わりに活性領域２１Ａに
おいて前記ウェル２１Ｎおよび２１Ｐよりなる二重ウェ
ル構造が形成されているのがわかる。
置のレイアウトは、先に図１１において説明したものと
類似しており、ただ図１１の活性領２１Ｂにおけるｎ＋
型ウェル２１ｄが撤去され、代わりに活性領域２１Ａに
おいて前記ウェル２１Ｎおよび２１Ｐよりなる二重ウェ
ル構造が形成されているのがわかる。
【００５７】次に図２０のフラッシュメモリ装置４０の
動作を、図２１中に円で囲んだフラッシュメモリセル
（ｉ＋１）に対して情報の書き込み、消去および読み出
しを行う場合について、表２を参照しながら説明する。
動作を、図２１中に円で囲んだフラッシュメモリセル
（ｉ＋１）に対して情報の書き込み、消去および読み出
しを行う場合について、表２を参照しながら説明する。
【００５８】
【表２】
例として表２を参照するに、書き込み動作時には先の表
１の場合と同様にビットラインＢＬ（ｉ＋１）およびＢ
Ｌ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋１）を
接地しビットラインＢＬ（ｉ＋２）に＋５Ｖの駆動電圧
を印加する。一方非選択ビットラインＢＬ（ｉ）および
ＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状態
に設定し、さらにワードラインＷＬ（ｉ＋１）を選択し
て、これに＋１０Ｖの書き込み電圧を印加する。その
際、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋
２）は接地しておく。その結果、前記選択されたフラッ
シュメモリセルに対応した活性領域２１Ａ中において前
記拡散領域２１ｂ近傍にホットエレクトロンが形成さ
れ、形成されたホットエレクトロンが前記フローティン
グゲート電極２３中に注入される。
１の場合と同様にビットラインＢＬ（ｉ＋１）およびＢ
Ｌ（ｉ＋２）を選択し、ビットラインＢＬ（ｉ＋１）を
接地しビットラインＢＬ（ｉ＋２）に＋５Ｖの駆動電圧
を印加する。一方非選択ビットラインＢＬ（ｉ）および
ＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフローティング状態
に設定し、さらにワードラインＷＬ（ｉ＋１）を選択し
て、これに＋１０Ｖの書き込み電圧を印加する。その
際、非選択ワードラインＷＬ（ｉ）およびＷＬ（ｉ＋
２）は接地しておく。その結果、前記選択されたフラッ
シュメモリセルに対応した活性領域２１Ａ中において前
記拡散領域２１ｂ近傍にホットエレクトロンが形成さ
れ、形成されたホットエレクトロンが前記フローティン
グゲート電極２３中に注入される。
【００５９】一方消去動作時には、前記ｐ型ウェル２１
Ｐおよびｎ型ウェル２１Ｎに＋１５Ｖの消去電圧が印加
され、さらに全てのビットラインＢＬ（ｉ）〜ＢＬ（ｉ
＋４）がフローティング状態に、また全てのワードライ
ンＷＬ（ｉ）〜ＷＬ（ｉ＋２）が接地される。その結
果、前記フローティングゲート電極２３中の電子は全て
のメモリセルにおいて対応するｐ型ウェル２１Ｐ中に引
き抜かれ、フラッシュメモリ装置に特有な一括消去動作
が生じる。
Ｐおよびｎ型ウェル２１Ｎに＋１５Ｖの消去電圧が印加
され、さらに全てのビットラインＢＬ（ｉ）〜ＢＬ（ｉ
＋４）がフローティング状態に、また全てのワードライ
ンＷＬ（ｉ）〜ＷＬ（ｉ＋２）が接地される。その結
果、前記フローティングゲート電極２３中の電子は全て
のメモリセルにおいて対応するｐ型ウェル２１Ｐ中に引
き抜かれ、フラッシュメモリ装置に特有な一括消去動作
が生じる。
【００６０】一方読み出し動作時には、選択されたメモ
リセル（ｉ＋１）のワードラインＷＬ（ｉ＋１）に５Ｖ
の読み出し電圧を印加し、他のワードラインＷＬ（ｉ）
およびＷＬ（ｉ＋２）を接地する。さらに前記選択され
たメモリセル（ｉ＋１）に対応するビットラインＢＬ
（ｉ＋１）を接地し、ビットラインＢＬ（ｉ＋２）に＋
５Ｖの駆動電圧を印加する。その他のビットラインＢＬ
（ｉ）およびＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフロー
ティング状態とされる。
リセル（ｉ＋１）のワードラインＷＬ（ｉ＋１）に５Ｖ
の読み出し電圧を印加し、他のワードラインＷＬ（ｉ）
およびＷＬ（ｉ＋２）を接地する。さらに前記選択され
たメモリセル（ｉ＋１）に対応するビットラインＢＬ
（ｉ＋１）を接地し、ビットラインＢＬ（ｉ＋２）に＋
５Ｖの駆動電圧を印加する。その他のビットラインＢＬ
（ｉ）およびＢＬ（ｉ＋３），ＢＬ（ｉ＋４）はフロー
ティング状態とされる。
【００６１】本実施例によれば、先に説明した表１の動
作と異なり、消去動作時に負電圧を印加する必要がなく
なり、このためフラッシュメモリ装置の電源系を簡素化
することができる。
作と異なり、消去動作時に負電圧を印加する必要がなく
なり、このためフラッシュメモリ装置の電源系を簡素化
することができる。
【００６２】図２２は本実施例の一変形例によるフラッ
シュメモリ集積回路装置のレイアウトを示す図、また図
２３は図２２の装置の回路図を示す。ただし図２２中、
先に説明した部分に対応する部分には同一の参照符号を
付し、説明を省略する。
シュメモリ集積回路装置のレイアウトを示す図、また図
２３は図２２の装置の回路図を示す。ただし図２２中、
先に説明した部分に対応する部分には同一の参照符号を
付し、説明を省略する。
【００６３】図２２を参照するに、本変形例のフラッシ
ュメモリ集積回路装置は隣接する一対の活性領域２１Ａ
を第１の構造単位、隣接する一対の活性領域２１Ｂを第
２の構造単位として、前記第１の構造単位と前記第２の
構造単位とを前記Ｓｉ基板２１上に繰り返したレイアウ
ト構成を有するのがわかる。またその際、前記隣接する
活性領域２１Ａと２１Ａとは、共通のｐ型ウェル２１Ｐ
中に形成されており、その結果図２２の構成は図２０の
構成よりも集積密度を向上させることができる。
ュメモリ集積回路装置は隣接する一対の活性領域２１Ａ
を第１の構造単位、隣接する一対の活性領域２１Ｂを第
２の構造単位として、前記第１の構造単位と前記第２の
構造単位とを前記Ｓｉ基板２１上に繰り返したレイアウ
ト構成を有するのがわかる。またその際、前記隣接する
活性領域２１Ａと２１Ａとは、共通のｐ型ウェル２１Ｐ
中に形成されており、その結果図２２の構成は図２０の
構成よりも集積密度を向上させることができる。
【００６４】図２３の回路図よりわかるように、本実施
例のフラッシュメモリ集積回路装置もまたＮＯＲ型構成
を有する。図２３の回路の駆動条件は、先に表２で説明
したものと同様であり、説明を省略する。 ［第６実施例］図２４は、本発明の第６実施例によるフ
ラッシュメモリ集積回路装置の構成を、また図２５は図
２４の集積回路装置の回路図を示す。ただし図２４中、
先に説明した部分に対応する部分には同一の参照符号を
付し、説明を省略する。
例のフラッシュメモリ集積回路装置もまたＮＯＲ型構成
を有する。図２３の回路の駆動条件は、先に表２で説明
したものと同様であり、説明を省略する。 ［第６実施例］図２４は、本発明の第６実施例によるフ
ラッシュメモリ集積回路装置の構成を、また図２５は図
２４の集積回路装置の回路図を示す。ただし図２４中、
先に説明した部分に対応する部分には同一の参照符号を
付し、説明を省略する。
【００６５】図２４を参照するに、本実施例では前記Ｓ
ｉ基板１１中に先の実施例と同様に前記活性領域２１Ｂ
に沿って、ｐ+型ウェル２１Ｐの外側にｎ+型ウェル２１
Ｎを形成した二重構造ウェルが形成されており、さらに
前記ウェル領域２１Ｎ，２１Ｐの延在方向に直交するよ
うに、前記Ｓｉ基板２１上をワードラインＷＬおよびセ
レクトゲートＳＧが延在する。図２４の平面図中の前記
ワードラインＷＬと前記ｐ+型ウェル２１Ｐとの交点に
は、フラッシュメモリ装置のソース領域およびドレイン
領域を構成するｎ+型拡散領域２１Ｓ，２１Ｄが、前記
ワードラインＷＬに対応するチャネル領域を隔てて形成
されている。さらに前記ｐ+型ウェル２１Ｐの端部にお
いて、前記ｎ+型拡散領域２１Ｓおよび２１Ｄは、前記
セレクトゲートＳＧと共に、セレクトトランジスタを形
成する。このように、前記ｎ+型拡散領域２１Ｓ，２１
Ｄは、前記ｐ+型ウェル２１Ｐ中においてその延在方向
に断続的に交互に繰り返し形成されている。
ｉ基板１１中に先の実施例と同様に前記活性領域２１Ｂ
に沿って、ｐ+型ウェル２１Ｐの外側にｎ+型ウェル２１
Ｎを形成した二重構造ウェルが形成されており、さらに
前記ウェル領域２１Ｎ，２１Ｐの延在方向に直交するよ
うに、前記Ｓｉ基板２１上をワードラインＷＬおよびセ
レクトゲートＳＧが延在する。図２４の平面図中の前記
ワードラインＷＬと前記ｐ+型ウェル２１Ｐとの交点に
は、フラッシュメモリ装置のソース領域およびドレイン
領域を構成するｎ+型拡散領域２１Ｓ，２１Ｄが、前記
ワードラインＷＬに対応するチャネル領域を隔てて形成
されている。さらに前記ｐ+型ウェル２１Ｐの端部にお
いて、前記ｎ+型拡散領域２１Ｓおよび２１Ｄは、前記
セレクトゲートＳＧと共に、セレクトトランジスタを形
成する。このように、前記ｎ+型拡散領域２１Ｓ，２１
Ｄは、前記ｐ+型ウェル２１Ｐ中においてその延在方向
に断続的に交互に繰り返し形成されている。
【００６６】また前記Ｓｉ基板２１中には、前記ワード
ラインＷＬの各々にコンタクトホールを介して接続され
た埋込拡散領域２１Ａ1〜２１Ａ5が、前記ｐ+型ウェル
２１Ｐおよびｎ+型ウェル２１Ｎの延在方向に平行に、
限られた長さで形成されている。さらに前記Ｓｉ基板２
１上にはトンネル酸化膜（図示せず）を隔てて多数のフ
ローティングゲート電極２３が、図２４の平面図におい
て、前記埋込拡散領域、例えば領域２１Ａ1とこれに隣
接するｐ+型ウェル２１Ｐとの間を架橋するように形成
されており、前記フローティングゲート電極２３は、前
記埋込拡散領域２１Ａ1と、ゲート酸化膜（図示せず）
を介して容量性結合を形成する。その結果、前記ワード
ラインＷＬ上の電圧信号により前記フローティングゲー
ト電極２３の電位が前記埋込拡散領域２１Ａ1を介して
制御され、前記ソース領域２１Ｓおよびドレイン領域２
１Ｄの間において、前記フローティングゲート電極２３
中へのホットエレクトロンの注入および引き抜きによる
情報の書き込みおよび消去、および前記ビットラインＢ
Ｌを介した情報の読み出しが実行される。
ラインＷＬの各々にコンタクトホールを介して接続され
た埋込拡散領域２１Ａ1〜２１Ａ5が、前記ｐ+型ウェル
２１Ｐおよびｎ+型ウェル２１Ｎの延在方向に平行に、
限られた長さで形成されている。さらに前記Ｓｉ基板２
１上にはトンネル酸化膜（図示せず）を隔てて多数のフ
ローティングゲート電極２３が、図２４の平面図におい
て、前記埋込拡散領域、例えば領域２１Ａ1とこれに隣
接するｐ+型ウェル２１Ｐとの間を架橋するように形成
されており、前記フローティングゲート電極２３は、前
記埋込拡散領域２１Ａ1と、ゲート酸化膜（図示せず）
を介して容量性結合を形成する。その結果、前記ワード
ラインＷＬ上の電圧信号により前記フローティングゲー
ト電極２３の電位が前記埋込拡散領域２１Ａ1を介して
制御され、前記ソース領域２１Ｓおよびドレイン領域２
１Ｄの間において、前記フローティングゲート電極２３
中へのホットエレクトロンの注入および引き抜きによる
情報の書き込みおよび消去、および前記ビットラインＢ
Ｌを介した情報の読み出しが実行される。
【００６７】図２５の回路図を参照するに、前記ＮＡＮ
Ｄ型フラッシュメモリ集積回路装置はワードラインＷＬ
（ｉ）〜ＷＬ（ｉ＋３）を含み、さらに前記ワードライ
ンＷＬ（ｉ）の外側およびワードラインＷＬ（ｉ＋３）
の外側に、それぞれセレクトゲートＳＧ０およびセレク
トゲートＳＧ１が形成されている。前記セレクトゲート
ＳＧとビットラインＢＬ（ｉ）あるいはＢＬ（ｉ＋１）
の交点には、セレクトトランジスタが形成される。
Ｄ型フラッシュメモリ集積回路装置はワードラインＷＬ
（ｉ）〜ＷＬ（ｉ＋３）を含み、さらに前記ワードライ
ンＷＬ（ｉ）の外側およびワードラインＷＬ（ｉ＋３）
の外側に、それぞれセレクトゲートＳＧ０およびセレク
トゲートＳＧ１が形成されている。前記セレクトゲート
ＳＧとビットラインＢＬ（ｉ）あるいはＢＬ（ｉ＋１）
の交点には、セレクトトランジスタが形成される。
【００６８】以下の表３は、図２５のＮＡＮＤ型フラッ
シュメモリ集積回路装置中のメモリセル（ｉ＋１）への
書き込み、消去および読み出しの際の動作条件を示す。
シュメモリ集積回路装置中のメモリセル（ｉ＋１）への
書き込み、消去および読み出しの際の動作条件を示す。
【００６９】
【表３】
例として表３を参照するに、書き込み時には前記セレク
トゲートＳＧ０に＋３Ｖの制御電圧を印加し、またセレ
クトゲートＳＧ１を接地する。さらに非選択ビットライ
ンＢＬ（ｉ）を接地し、選択されたビットラインＢＬ
（ｉ＋１）に３Ｖの駆動電圧を印加する。また非選択ワ
ードラインＷＬ（ｉ）およびＷＬ（ｉ＋２），ＷＬ（ｉ
＋３）に＋１０Ｖの制御電圧を印加し、選択ワードライ
ンＷＬ（ｉ＋１）に＋２０Ｖの書き込み電圧を印加す
る。また前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１
Ｎは接地する。
トゲートＳＧ０に＋３Ｖの制御電圧を印加し、またセレ
クトゲートＳＧ１を接地する。さらに非選択ビットライ
ンＢＬ（ｉ）を接地し、選択されたビットラインＢＬ
（ｉ＋１）に３Ｖの駆動電圧を印加する。また非選択ワ
ードラインＷＬ（ｉ）およびＷＬ（ｉ＋２），ＷＬ（ｉ
＋３）に＋１０Ｖの制御電圧を印加し、選択ワードライ
ンＷＬ（ｉ＋１）に＋２０Ｖの書き込み電圧を印加す
る。また前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１
Ｎは接地する。
【００７０】一方消去動作時には、表３に示すようにセ
レクトゲートＳＧ０およびＳＧ１はフローティング状態
とされ、さらにビットラインＢＬ（ｉ）およびＢＬ（ｉ
＋１）を含む全てのビットラインがフローティング状態
に設定される。また前記ワードラインＷＬ（ｉ）〜ＷＬ
（ｉ＋３）を含む全てのワードラインが接地され、この
状態で前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１Ｎ
に＋１５Ｖの消去電圧が印加される。その結果、前メモ
リセルにおいてフローティングゲート電極２３中に蓄積
されていた電子がＳｉ基板２１中に引き抜かれる。
レクトゲートＳＧ０およびＳＧ１はフローティング状態
とされ、さらにビットラインＢＬ（ｉ）およびＢＬ（ｉ
＋１）を含む全てのビットラインがフローティング状態
に設定される。また前記ワードラインＷＬ（ｉ）〜ＷＬ
（ｉ＋３）を含む全てのワードラインが接地され、この
状態で前記ｐ+型ウェル２１Ｐおよびｎ+型ウェル２１Ｎ
に＋１５Ｖの消去電圧が印加される。その結果、前メモ
リセルにおいてフローティングゲート電極２３中に蓄積
されていた電子がＳｉ基板２１中に引き抜かれる。
【００７１】さらに読み出し動作時には、前記ｐ+型ウ
ェル２１Ｐおよびｎ+型ウェル２１Ｎが接地され、前記
セレクトゲートＳＧ０およびＳＧ１に＋５Ｖの制御電圧
が印加される。さらに前記ビットラインＢＬ（ｉ）およ
びＢＬ（ｉ＋１）に約＋１Ｖの駆動電圧が印加され、選
択ワードラインＷＬ（ｉ＋１）を接地し、非選択ワード
ラインＷＬ（ｉ）およびＷＬ（ｉ＋２），ＷＬ（ｉ＋
３）に＋５Ｖの電圧を印加する。
ェル２１Ｐおよびｎ+型ウェル２１Ｎが接地され、前記
セレクトゲートＳＧ０およびＳＧ１に＋５Ｖの制御電圧
が印加される。さらに前記ビットラインＢＬ（ｉ）およ
びＢＬ（ｉ＋１）に約＋１Ｖの駆動電圧が印加され、選
択ワードラインＷＬ（ｉ＋１）を接地し、非選択ワード
ラインＷＬ（ｉ）およびＷＬ（ｉ＋２），ＷＬ（ｉ＋
３）に＋５Ｖの電圧を印加する。
【００７２】このように、本実施例によれば、単層ゲー
ト構造を有するフラッシュメモリ装置を使ってＮＡＮＤ
型のフラッシュメモリ集積回路装置を形成することがで
きる。
ト構造を有するフラッシュメモリ装置を使ってＮＡＮＤ
型のフラッシュメモリ集積回路装置を形成することがで
きる。
【００７３】図２６は、図２４のフラッシュメモリ集積
回路装置の一変形例のレイアウトを、また図２７は対応
する回路図を示す。
回路装置の一変形例のレイアウトを、また図２７は対応
する回路図を示す。
【００７４】図２６を参照するに、本変形例によるフラ
ッシュメモリ集積回路装置は、隣接する一対の活性領域
２１Ａにより第１の構造単位を形成し、隣接する一対の
拡散領域２１Ｂにより第２の構造単位を形成し、前記第
１および第２の構造単位を前記Ｓｉ基板２１上において
交互に繰り返した構成を有する。
ッシュメモリ集積回路装置は、隣接する一対の活性領域
２１Ａにより第１の構造単位を形成し、隣接する一対の
拡散領域２１Ｂにより第２の構造単位を形成し、前記第
１および第２の構造単位を前記Ｓｉ基板２１上において
交互に繰り返した構成を有する。
【００７５】本実施例においては、前記第２の構造単位
を形成する一対の活性領域２１Ｂが共通のｐ型ウェル２
１Ｐ中に形成されており、その結果、先の図２３の実施
例のレイアウトに比べて、集積密度を向上させることが
できる。
を形成する一対の活性領域２１Ｂが共通のｐ型ウェル２
１Ｐ中に形成されており、その結果、先の図２３の実施
例のレイアウトに比べて、集積密度を向上させることが
できる。
【００７６】図２６，２７のフラッシュメモリ集積回路
装置における書き込み・消去および読み出し動作は先の
場合と同様であり、説明を省略する。
装置における書き込み・消去および読み出し動作は先の
場合と同様であり、説明を省略する。
【００７７】以上、本発明を好ましい実施例について説
明したが、本発明は上記の特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
明したが、本発明は上記の特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００７８】
【発明の効果】本発明によれば、面積を縮小した単層ゲ
ート構造のフラッシュメモリ装置を実現することができ
る。また、書き込みおよび消去時の電圧を低減すること
が可能で、さらに論理回路との混載集積回路装置を製造
する際の費用を低減することが可能となる。
ート構造のフラッシュメモリ装置を実現することができ
る。また、書き込みおよび消去時の電圧を低減すること
が可能で、さらに論理回路との混載集積回路装置を製造
する際の費用を低減することが可能となる。
【図１】（Ａ）〜（Ｃ）は、本発明の関連技術による単
層ゲートフラッシュメモリ装置の構成を示す図である。
層ゲートフラッシュメモリ装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の関連技術による単
層ゲートフラッシュメモリ装置の書き込み動作を説明す
る図である。
層ゲートフラッシュメモリ装置の書き込み動作を説明す
る図である。
【図３】（Ａ），（Ｂ）は、本発明の関連技術による単
層ゲートフラッシュメモリ装置の消去動作を説明する図
である。
層ゲートフラッシュメモリ装置の消去動作を説明する図
である。
【図４】本発明の第１実施例によるフラッシュメモリ装
置の構成を示す図である。
置の構成を示す図である。
【図５】（Ａ），（Ｂ）は、図４のフラッシュメモリ装
置の断面構造を示す図である。
置の断面構造を示す図である。
【図６】（Ａ），（Ｂ）は、図４のフラッシュメモリ装
置の書き込み動作を説明する図である。
置の書き込み動作を説明する図である。
【図７】（Ａ），（Ｂ）は、図４のフラッシュメモリ装
置の消去動作を説明する図である。
置の消去動作を説明する図である。
【図８】本発明の第２実施例によるフラッシュメモリ装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図９】（Ａ），（Ｂ）は、図８のフラッシュメモリ装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図１０】（Ａ），（Ｂ）は、図９のフラッシュメモリ
装置の消去動作を説明する図である。
装置の消去動作を説明する図である。
【図１１】本発明の第３実施例によるフラッシュメモリ
集積回路装置のレイアウトを示す図である。
集積回路装置のレイアウトを示す図である。
【図１２】図１１のフラッシュメモリ集積回路装置の構
成を示す回路図である。
成を示す回路図である。
【図１３】図１１のフラッシュメモリ集積回路装置のレ
イアウトの一変形例を示す図である。
イアウトの一変形例を示す図である。
【図１４】図１３のフラッシュメモリ集積回路装置の構
成を示す回路図である。
成を示す回路図である。
【図１５】本発明の第４実施例によるフラッシュメモリ
装置の構成を示す平面図である。
装置の構成を示す平面図である。
【図１６】（Ａ），（Ｂ）は、図１５のフラッシュメモ
リ装置の構成を示す断面図である。
リ装置の構成を示す断面図である。
【図１７】（Ａ），（Ｂ）は、図１６のフラッシュメモ
リ装置の書き込み動作を説明する図である。
リ装置の書き込み動作を説明する図である。
【図１８】（Ａ），（Ｂ）は、図１６のフラッシュメモ
リ装置の別の書き込み動作を説明する図である。
リ装置の別の書き込み動作を説明する図である。
【図１９】（Ａ），（Ｂ）は、図１６のフラッシュメモ
リ装置の消去動作を説明する図である。
リ装置の消去動作を説明する図である。
【図２０】本発明の第５実施例によるフラッシュメモリ
集積回路装置のレイアウトを示す図である。
集積回路装置のレイアウトを示す図である。
【図２１】図２０のフラッシュメモリ集積回路装置の構
成を示す回路図である。
成を示す回路図である。
【図２２】図２０のフラッシュメモリ集積回路装置のレ
イアウトの一変形例を示す図である。
イアウトの一変形例を示す図である。
【図２３】図２２のフラッシュメモリ集積回路装置の構
成を示す回路図である。
成を示す回路図である。
【図２４】本発明の第６実施例によるフラッシュメモリ
集積回路装置のレイアウトを示す図である。
集積回路装置のレイアウトを示す図である。
【図２５】図２４のフラッシュメモリ集積回路装置の構
成を示す回路図である。
成を示す回路図である。
【図２６】図２４のフラッシュメモリ集積回路装置のレ
イアウトの一変形例を示す図である。
イアウトの一変形例を示す図である。
【図２７】図２６のフラッシュメモリ集積回路装置の構
成を示す回路図である。
成を示す回路図である。
１０，２０，３０，４０ フラッシュメモリ装置
１１，２１ Ｓｉ基板
１１Ａ，１１Ｂ，２１Ａ，２１Ｂ 活性領域
１１Ｂｕ，２１ｅ ｐ+型埋込拡散領域
１１Ｆ，２１Ｆ フィールド酸化膜
１１ａ〜１１ｄ，２１ａ〜２１ｃ 拡散領域
１２Ｇ，２２Ｇ ゲート酸化膜
１２Ｔｏｘ，２２Ｔｏｘ トンネル酸化膜
１３Ｇ セレクトゲート電極
１３Ｆｇ，２３ フローティングゲート電極
２１ｄ ｎ+型ウェル
２１Ａ1〜２１Ａ5 埋込拡散領域
２１Ｈ，２１Ｉ コンタクトホール
２１Ｎ ｎ+型ウェル
２１Ｐ ｐ+型ウェル
２３ フローティングゲート電極
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP22 EP68 EP76 EP77
ER02 ER03 ER05 ER14 ER16
ER19 ER30 GA05 GA09 LA12
LA16
5F101 BA01 BB06 BB13 BC02 BC11
BD07 BD10 BD34 BD36 BE05
BE06
Claims (9)
- 【請求項１】 ｐ型Ｓｉ基板と、 前記Ｓｉ基板中に形成されたｎ型ウェルと、 前記ｎ型ウェル中に形成されたｐ型埋込拡散領域よりな
るコントロールゲートと、 前記Ｓｉ基板中、前記ｎ型ウェルの近傍に形成され、ト
ンネル絶縁膜で覆われた活性領域と、 前記Ｓｉ基板表面上に、前記ｐ型埋込拡散領域と前記Ｓ
ｉ基板表面上に形成された絶縁膜を介して容量性結合す
るように設けられたフローティングゲート電極とよりな
り、 前記フローティングゲート電極は前記活性領域上を、前
記フローティングゲート電極と前記Ｓｉ基板表面との間
に前記トンネル絶縁膜が介在する状態で延在し、 さらに前記活性領域中には前記フローティングゲート電
極の両側に、一対のｎ型拡散領域が、それぞれソース領
域およびドレイン領域として形成され、 前記ソース領域を構成する前記ｎ型拡散領域のうち、前
記ドレイン領域を構成する前記ｎ型拡散領域に面する側
に、ｎ-型の拡散領域が形成されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】 前記Ｓｉ基板中には、前記フローティン
グゲート電極の両側に、一対のｎ型拡散領域が、それぞ
れソース領域およびドレイン領域として形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項３】 ｐ型Ｓｉ基板と、 前記Ｓｉ基板上に繰り返し形成され、各々前記Ｓｉ基板
中を第１の方向に延在する複数のｎ型ウェルと、 前記各々のｎ型ウェル中を前記第１の方向に延在するｐ
型埋込拡散領域よりなるコントロールゲートと、 各々前記Ｓｉ基板表面上の隣接する一対のｎ型ウェルの
間に画成され、各々前記第１の方向に延在し、トンネル
絶縁膜で覆われた複数の活性領域と、 前記各々のｎ型ウェル上に、各々、前記Ｓｉ基板表面を
覆う絶縁膜を介して前記ｎ型ウェル中のｐ型埋込拡散領
域と容量性結合するように設けられ、前記ｎ型ウェルに
隣接する活性領域上を延在するフローティングゲート電
極と、 前記各々の活性領域中において、前記フローティングゲ
ート電極の両側に形成されたｎ型拡散領域と、 前記Ｓｉ基板上を、各々前記第１の方向に交差する第２
の方向に、前記複数のｎ型ウェルおよび複数の活性領域
を横切って延在し、各々前記活性領域中に対応するｎ型
拡散領域にコンタクトする一対のビットラインと、 前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応
して前記第１の方向に延在し、各々対応するｎ型ウェル
中のコントロールゲートとコンタクトする複数のワード
ラインとよりなることを特徴とする、不揮発性メモリセ
ルアレイを含む半導体集積回路装置。 - 【請求項４】 ｐ型Ｓｉ基板と、 前記Ｓｉ基板上に繰り返し形成され、各々前記Ｓｉ基板
中を第１の方向に延在する複数のｎ型ウェルと、 前記各々のｎ型ウェル中を各々前記第１の方向に延在
し、各々コントロールゲートを形成する一対のｐ型埋込
拡散領域と、 前記Ｓｉ基板表面上の隣接する一対のｎ型ウェルの間に
画成され、前記第１の方向に延在する一対の、各々トン
ネル絶縁膜で覆われた活性領域と、 前記各々のｎ型ウェル上に、各々前記Ｓｉ基板表面を覆
う絶縁膜を介して前記ｎ型ウェル中の一方のｐ型埋込拡
散領域と容量性結合するように設けられ、前記ｎ型ウェ
ルに隣接する活性領域上を延在するフローティングゲー
ト電極と、 前記各々の活性領域中において、前記フローティングゲ
ート電極の両側に形成された一対のｎ型拡散領域と、 前記Ｓｉ基板上を、各々前記第１の方向に交差する第２
の方向に、前記複数のｎ型ウェルおよび複数の活性領域
を横切って延在し、各々前記活性領域中に対応するｎ型
拡散領域にコンタクトする一対のビットラインと、 前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応
して前記第１の方向に延在し、各々対応するｎ型ウェル
中のコントロールゲートとコンタクトする複数のワード
ラインとよりなることを特徴とする、不揮発性メモリセ
ルアレイを含む半導体集積回路装置。 - 【請求項５】 ｐ型Ｓｉ基板と、 前記Ｓｉ基板中に形成されたｎ型埋込拡散領域よりなる
コントロールゲートと、 前記Ｓｉ基板中の前記ｎ型埋込拡散領域近傍に形成さ
れ、トンネル絶縁膜により覆われた活性領域と、 前記Ｓｉ基板表面上に、前記ｎ型埋込拡散領域と絶縁膜
を介して容量性結合するように設けられたフローティン
グゲート電極とよりなり、 前記活性領域中には前記ｐ型Ｓｉ基板と、前記Ｓｉ基板
中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成
されたｐ型ウェルとよりなる三重ウェル構造が形成され
ており、 前記フローティングゲート電極は前記活性領域上を、前
記フローティングゲート電極と前記Ｓｉ基板表面との間
に前記トンネル絶縁膜が介在する状態で延在し、 さらに前記Ｓｉ基板中には、前記ｐ型ウェル中に前記フ
ローティングゲート電極の両側に一対のｎ型拡散領域
が、それぞれソース領域およびドレイン領域として形成
されていることを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 ｐ型Ｓｉ基板と、 前記Ｓｉ基板上に繰り返し形成され、各々前記Ｓｉ基板
中を第１の方向に延在し、コントロールゲートを形成す
る複数のｎ型埋込拡散領域と、 前記Ｓｉ基板表面上の隣接する一対のｎ型埋込拡散領域
の間に画成され、ｐ型Ｓｉ基板と、前記ｐ型Ｓｉ基板中
に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成さ
れたｐ型ウェルとよりなる三重ウェル構造と、 前記ｐ型ウェル中において前記第１の方向に延在し、ト
ンネル絶縁膜で覆われた活性領域と、 前記Ｓｉ基板上に、前記Ｓｉ基板表面を覆う絶縁膜を介
して前記ｎ型埋込拡散領域と容量性結合するように設け
られ、前記ｎ型埋込拡散領域に隣接する活性領域上を延
在するフローティングゲート電極と、 前記各々の活性領域中において、前記フローティングゲ
ート電極の両側に形成された一対のｎ型拡散領域と、 前記Ｓｉ基板上を、各々前記第１の方向に交差する第２
の方向に、前記複数のｎ型ウェルおよび複数の活性領域
を横切って延在し、各々前記活性領域中に対応するｎ型
拡散領域にコンタクトする一対のビットラインと、 前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応
して前記第１の方向に延在し、各々対応するｎ型ウェル
中のコントロールゲートとコンタクトする複数のワード
ラインとよりなることを特徴とする、不揮発性メモリセ
ルアレイを含む半導体集積回路装置。 - 【請求項７】 ｐ型Ｓｉ基板と、 前記Ｓｉ上に繰り返し形成され、各々前記Ｓｉ基板中を
第１の方向に延在し、コントロールゲートを形成する複
数のｎ型埋込拡散領域と、 前記Ｓｉ基板表面上の隣接する一対のｎ型埋込拡散領域
と別の一対のｎ型埋込拡散領域との間に画成され、ｐ型
Ｓｉ基板と、前記ｐ型Ｓｉ基板中に形成されたｎ型ウェ
ルと、前記ｎ型ウェル中に形成されたｐ型ウェルとより
なる三重ウェル構造と、 前記ｐ型ウェル中において前記第１の方向に延在する一
対の、各々トンネル絶縁膜で覆われた活性領域と、 前記Ｓｉ基板上に、前記Ｓｉ基板表面を覆う絶縁膜を介
して前記ｎ型埋込拡散領域と容量性結合するように設け
られ、前記ｎ型埋込拡散領域に隣接する活性領域上を延
在するフローティングゲート電極と、 前記各々の活性領域中において、前記フローティングゲ
ート電極の両側に形成された一対のｎ型拡散領域と、 前記Ｓｉ基板上を、各々前記第１の方向に交差する第２
の方向に、前記複数のｎ型ウェルおよび複数の活性領域
を横切って延在し、各々前記活性領域中に対応するｎ型
拡散領域にコンタクトする一対のビットラインと、 前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応
して前記第１の方向に延在し、各々対応するｎ型ウェル
中のコントロールゲートとコンタクトする複数のワード
ラインとよりなることを特徴とする、不揮発性メモリセ
ルアレイを含む半導体集積回路装置。 - 【請求項８】 ｐ型Ｓｉ基板と、 前記ｐ型Ｓｉ基板中に繰り返し形成され、各々が前記ｐ
型Ｓｉ基板と前記Ｓｉ基板中に形成され第１の方向に延
在するｎ型ウェルと前記ｎ型ウェル中に形成され前記第
１の方向に延在するｐ型ウェルとよりなる複数の三重ウ
ェル構造と、 前記複数の三重ウェル構造の各々において前記ｐ型ウェ
ル中に形成され、トンネル絶縁膜により覆われた活性領
域と、 前記Ｓｉ基板上において前記三重ウェル構造の各々の近
傍に形成され、各々前記第１の方向に延在し、互いに前
記第１の方向に整列し、さらに前記第１の方向とは異な
る第２の方向に、前記多重ウェル構造と交互に繰り返さ
れる複数の埋込拡散領域と、 前記Ｓｉ基板上において、各々の前記埋込拡散領域とこ
れに対応する近傍の活性領域との間に延在し、前記埋込
拡散領域と、前記Ｓｉ基板表面に形成された絶縁膜を介
して容量性結合を生じ、前記活性領域上において前記ト
ンネル絶縁膜上を延在する複数のフローティングゲート
電極と、 前記Ｓｉ基板上を前記第２の方向に、前記第２の方向に
繰り返し形成される複数の三重ウェル構造および埋込拡
散領域を横切って延在し、前記横切った埋込拡散領域に
コンタクトする複数のワードラインとよりなり、 前記フローティングゲート電極は、前記第１の方向に、
前記第１の方向に整列した複数の埋込拡散領域に対応し
て繰り返し形成され、さらに前記第２の方向に繰り返さ
れ、 前記複数のワードラインは、前記第１の方向に繰り返さ
れることを特徴とするＮＡＮＤ型不揮発性半導体記憶装
置。 - 【請求項９】 ｐ型Ｓｉ基板と、 前記ｐ型Ｓｉ基板中に繰り返し形成され、各々が前記ｐ
型Ｓｉ基板の一部と前記Ｓｉ基板中に形成され第１の方
向に延在するｎ型ウェルと前記ｎ型ウェル中に形成され
前記第１の方向に延在するｐ型ウェルとよりなる複数の
三重ウェル構造と、 前記複数の三重ウェル構造の各々において前記ｐ型ウェ
ル中に形成され、各々前記第１の方向に延在しトンネル
酸化膜により覆われた一対の活性領域と、 前記Ｓｉ基板上において前記三重ウェル構造の近傍に形
成され、各々前記第１の方向に延在し、前記第１の方向
に２列に整列した複数の埋込拡散領域と、 前記Ｓｉ基板上において、各々の前記埋込拡散領域とこ
れに対応する近傍の活性領域との間に延在し、前記埋込
拡散領域と、前記Ｓｉ基板表面に形成された絶縁膜を介
して容量性結合を生じ、前記活性領域上において前記ト
ンネル酸化膜上を延在する複数のフローティングゲート
電極とよりなり、 前記複数の三重ウェル構造と前記２列の埋込拡散構造と
は、それぞれ第１および第２の構造単位を形成し、前記
第１および第２の構造単位は、前記Ｓｉ基板表面におい
て前記第１の方向とは異なる第２の方向に交互に繰り返
し形成され、 さらに前記Ｓｉ基板上を前記第２の方向に、前記第２の
方向に繰り返し形成される複数の三重ウェル構造および
埋込拡散領域を横切って延在し、前記横切った埋込拡散
領域にコンタクトする複数のワードラインを含み、 前記フローティングゲート電極は、前記第１の方向に、
前記第１の方向に整列した複数の埋込拡散領域に対応し
て繰り返し形成され、さらに前記第２の方向に繰り返さ
れ、 前記複数のワードラインは、前記第１の方向に繰り返さ
れることを特徴とするＮＡＮＤ型不揮発性半導体記憶装
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