JPH0316182A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 本発明（１）の原理図 本発明（１）の原理図 （第１図） （第２図） 本発明（６）の原理図　　　　　　　（第１１図）実施
例 本発明（２）の実施例　　　（第３図．第４図本発明（
３）の実施例　　　　　　　（第５図本発明（４）の実
施例　　　　　　　（第６図本発明（５）の実施例　　
　　　　　（第７図本発明（６）の実施例　　　（第ｌ
２図，第１３図〔概要〕 マスクＲＯＭの冗長セル等に用いられる一層ゲート紫外
線消去型ＲＯＭ　（ＥＦＲＯＭ）及びその製造方法に関
し， 位置合わせ余裕を大き＜シ，セル面積を小さくし．マス
クＲＯＭと同一工程で形成し，ゲート酸化膜厚を均一に
し，書込特性を向上させることを目的とし， （１）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れて該基板に形成された反対導電
型の制御ゲート電極と．該基板と絶縁膜を介して該チャ
ネル領域上及び該制御ゲート上に一体化して形成された
浮遊ゲートとを有し，該浮遊ゲートが該制御ゲートをゲ
ート幅方向に跨いで形成されている，（２）浮遊ゲート
のゲート長が，制御ゲート上でチャネル領域上よりも大
きく形成されている，（３）マスクＲＯＭの冗長セルと
して作り込む際に，制御ゲートを形成し，周辺回路ＦＥ
Ｔのゲートとワード線及び浮遊ゲートを同時に形成する
工程を有する．（４）マスクＲＯＭの冗長セルとして作
り込む際に，ビット線形成と同時に制御ゲートを形成し
．ワード線と周辺回路ＦＥＴのゲート及びと浮遊ゲート
を同時に形成する工程を有する，（５）ゲート酸化膜を
形成し，次に該基板上全面に導電膜を戒長し．該導電膜
上にレジストを被着し，制御ゲート形成部の該レジスト
を開口し．該レジストをマスクにして開口部より不純物
を導入して該制御ゲートを形成する工程を有する，（６
）制御ゲートが基板上に絶縁膜を介して形成された導電
膜と並列に接続されているように構或する。

〔産業上の利用分野］ 本発明は一層ゲート紫外線消去型ＲＯＭ　（ＥＦＲＯＭ
）とその製造方法及び一層ゲートＥＦＲＯＭを有するマ
スクＲＯＭの製造方法に関する。

一層ゲートＥＦＲＯＭは基板に制御ゲートを有し，１層
目の導電膜で不揮発性記憶部の浮遊ゲートを形成した構
造を持ち，マスクＲＯＭの冗長セルに用いられるように
なった。

近年，マスクＲＯＭは大容量化に伴い，チップの収拾率
が悪くなってきている。このため，　ＲＡＭでよく使わ
れている冗長セルを用いて不良部分のセルを置き換える
方法が考えられるが．マスクＲＯＭの場合セルの持つデ
ータが固定されているためこのような方法は採用できな
い。このため不揮発性記憶装置である一層ゲートＥＦＲ
ＯＭを用いた冗長が考えられる。

本明細書においては，以下に記載する（１）〜（６）項
は請求項（１）〜（６）に対応して説明する。

〔従来の技術］ （１）　　従来の一層ゲートＥＦＲＯＭは第８図に示さ
れるようにレイアウトされていた。

第８図（１）．　（２）は本発明（１）に対応する従来
例による一層ゲートＥＰＲＯＭのレイアウトを示す平面
図と＾−＾断面図である。

図において，■は基板，２は不揮発性記憶部で浮遊ゲー
ト（フローティングゲー｝．ＦＧと略記），３は制御ゲ
ート（コントロールゲートｃＧと略記，ここでは基手反
），４はソース．５はドレイン，６は絶縁膜，７は配線
であり，ソース，ドレイン間がチャネル領域である。

図示の各記号はそれぞれ以下のようである。

Ｌｖｒ．　：　ＦＧのゲート長 Ｗｒｃ　：　ＦＧのゲート幅 Ｌｃａ　：　ＣＧのゲート長 匈。ａ：ｃＧのゲート幅 ｄ＋：ＦＧのゲート酸化膜の厚さ ｄ２：フィールド酸化膜の厚さ ｄ＝：ｃＧのゲート酸化膜の厚さ Ｗｃｙ　：チャネル領域とＣＧ間の距離又．各矢印はそ
れぞれＸ，　Ｙ方向を示す。

いま．一層ゲートＥＦＲＯＭにおいて，ＶＦＧ　：　Ｆ
Ｇの電圧 Ｖｃｃ　：　ＣＧの電圧 とすれば．これらの電圧はＦＧ各部の容量比とＶｒａ　
＝　Ｖｃｃ／　（　（ｄａ／ｄｔ）　（ＬＦＧＷＦＧ／
ＬＣＧＷＣＧ）＋　１　　＋（ｄｚ／ｄｚ）（ＬｃｒＷ
ｃｙ／ＬｃｃＷｃＧ））　　，・　・　・（１） の関係が戒立する。

ここで通常，　ｄ　：ｌ　＜　＜　ｄ　ｚ　　であるか
ら，ｖｙｃξＶＣＧ／　（　１ ＋　（ｄ３／ｄ＋）　（ＬＦｃＷｙａ／ＬｃｃＷｃｃ）
　〕・　・　・（２） ここで，　　ＶＦＧを大きくできると，しきい値電圧Ｖ
いの変化量ΔＶｔｈの幅を太き《とることができ．書込
特性を向上することができる。

ＶＦＧを太き《して書込特性を向上させるには，ＶＦＧ
＃　ＶＣＧになるようにするのが理想であるが．そのた
めには（２）弐において，通常のデバイスではｄ　ｙ　
＝　ｄ　＋であるので，　　ＬｒａＷｒａ　＜　＜　Ｌ
ｃｃ，Ｗｃａになるようにするのがよい。

ここで，従来例の第８図において戦。がχ方向にーΔＸ
ずれると，　　ＬｒｃＷｒｃ／ＬｃＪｃｃ　ハＬｙｃＷ
ｒａ／Ｌｃａ　（Ｗｃｃ，一ΔＸ）となり，特性の良く
ない方向にずれる。

このため，このレイアウトではＸ方向の位置合わせ余裕
がなく，厳密な位置精度に対応したデバイス製造が困難
であった。

このように，従来のレイアウトでは一層ゲートＥＦＲＯ
Ｍの安定性を確保するためには位置合わせが非常にきび
しかった。

（２）第９図は本発明（２）に対応する従来例による一
層ゲートＥＦＲＯＭを集積化するときのセルのレイアウ
トを示す平面図である。

この場合，２個の矩形状の浮遊ゲート２がソースのコン
タクトホールν，３を挟んで形成されている。

ここで，　　ＬＦｃＷｒａ＜＜ＬｃＪｃｃになるように
するには，ゲート長を一定（ＬＰＧ＝　Ｌｅｅ）に形成
するとｗｅｅを大きくしなければならず．セルは横方向
に延び，セルの面積が大きくなってしまうことになる。

（３）．　（４）　　従来のマスクＲＯＭは全部“゜０
゜゛または全部“１”の連続領域で冗長する方法がとら
れていたが，この場合部分的な冗長がきかないため効率
の用よい冗長ができなかった。そのため，マスクＲＯＭ
の製造歩留を低下させていた。

（５）第１０図（１）〜（３）は本発明（５）に対応す
る従来例を説明する断面図である。

第１０図は，第６図の工程の始めの方の一部を抜粋した
図である。

第ｌＯ図（１）において．基板１上に酸化膜１１，フィ
ールド酸化膜ｌ２を形成する。

次に，基板上全面にレジスト５２を被着し，制御ゲート
形成部を開口し，開口部よりＰ゛（又はＡｓ”　）を注
入してｎ゜型の制御ゲート３を形成する。

第１０図（２）において，レジスト５２と酸化膜１１を
除去し．新たに基板上に熱酸化によりゲート酸化膜１１
Ａを形成する。

この際．イオン注入された制御ゲート３上は酸化レート
が大きくなって酸化膜が厚く成長し、膜厚はｄＩ＜ｄ，
となる。

この結果，（２）式よりＶＦＧを小さくするようになり
．書込特性を悪くする。

第１０図（３）において，気相戊長により基板上全面に
導電膜としてポリシリコン膜５４を成長し、パターニン
グして浮遊ゲート２を形成する。

（６）１層ゲートＥｐＲｏ？Ｉは制御ゲートが拡散層で
あるため，層抵抗や接合容量が大きくなり，制御ゲート
の立ち上がり時間の遅延を生じ，書込，続出特性が悪く
なる。

〔発明が解決しようとする課題〕

本発明は （１）　　一層ゲートＥＦＲＯＭの位置合わせ余裕を大
きくするレイアウトができ，書込特性を向上させ，製造
を容易にすることを目的とする。

（２）　　セル面積を小さくできるレイアウトができ高
集積化をはかることを目的とする。

（３），　（４）　　マスクＲＯＭに冗長セルとして一
層ゲートＥＦＲＯＭを作り込む際に，工程数を増やさな
いでマスクＲＯＭと同一工程で形成できるようにし，製
造歩留の向上を目的とする。

（５）ゲート酸化膜厚を，制御ゲート上とチャネル領域
上とが等しくなるようにして，書込特性の向上をはかる
ことを目的とする。

（６）制御ゲートの層抵抗や接合容量を小さくし制御ゲ
ートの立ち上がり時間の遅延を低減し１書込，続出特性
を良くすることを目的とする。

（課題を解決するための手段］ 上記課題の解決は， （１）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
該チャネル領域より離れて該基板に形成された反対導電
型の制御ゲート電極と，該基板と絶縁膜を介して該チャ
ネル領域上及び該制御ゲート上に一体化して形成された
浮遊ゲートとを有し１該浮遊ゲートが該制御ゲートをゲ
ート幅方向に跨いで形戊されている半導体装置，或いは
（２）該浮遊ゲートのゲート長が，該制御ゲート上で該
チャネル領域上よりも大きく形成されている請求項１記
載の半導体装置，或いは （３）請求項１又は２記載の半導体装置をマスクＲＯＭ
の冗長セルとして作り込む際に，該基板内に反対導電型
の不純物を導入して該基板表面に該半導体装置の制御ゲ
ートを形成する工程と，該基板上に絶縁層を介して導電
層を被着し．該導電層をパターニングしてマスクＲＯＭ
のワード線と周辺回路ＦＥＴのゲート及び該半導体装置
の浮遊ゲートを同時に形成し．これらのワード線及びゲ
ートをマスクにして該基板内に反対導電型不純物を導入
して該基板表面にマスクＲＯＭセルのソース，ドレイン
と周辺回路ＰＥＴのソース．ドレイン及び該半導体装置
のソース，ドレインを形戊する工程とを有する半導体装
置の製造方法．或いは． （４）請求項ｌ又は２記載の半導体装置をマスク１？Ｏ
Ｍの冗長セルとして作り込む際に，該基板内に反対導電
型の不純物を導入して該基板表面にマスクＲＯＭのビッ
ト線及び該半導体装置の制御ゲートを形成する工程と，
該基板上に絶縁膜を介して導電膜を被着し，該導電膜を
パターニングしてマスクＲＯＭのワード線と周辺回路Ｆ
ＥＴのゲート及び該半導体装置の浮遊ゲートを形成し，
これらのゲートをマスクにして該基板内に反対導電型不
純物を導入して該基板表面に周辺回路ＦＥＴのソース，
ドレイン及び該半導体装置のソース，ドレインを形成す
る工程とを有する半導体装置の製造方法．或いは （５）請求項ｌ又は２記載の半導体装置の製造方法であ
って，該基板上に熱酸化によりゲート酸化膜を形成し．
次に該基板上全面に導電膜を成長し、該導電膜上にレジ
ストを被着し，制御ゲート形成部の該レジストを開口し
，該レジストをマスクにして開口部より不純物を導入し
て該制御ゲートを形成する工程を有する半導体装置の製
造方法，或いは， （６）一導電型半導体基板にチャネル領域を隔てて形成
された反対導電型のソースと反対導電型のドレインと，
言亥チャネノレ領域より離れて言亥基手反に形成された
反対導電型の制御ゲートと，該基板と絶縁膜を介して該
チャネル領域上及び該制御ゲート上に一体化して形成さ
れた浮遊ゲートとを有し，該制御ゲートが該基板上に絶
縁膜を介して形成された導電膜と並列に接続されている
半導体装置により達威される。

〔作用］ （１）　　第１図（１）〜（４）は本発明（１）の原理
図で，一層ゲートＥＰＲＯＭのレイアウトを示す平面図
，　Ａ−Ａ断面図．　Ｂ−８断面図．　Ｃ−Ｃ断面図で
ある。

本発明は，制御ゲートをゲート幅方向に跨ぐようにして
浮遊ゲートを形成して第ｌ図の（ａ）部を設けることに
よりーΔＸの影響をな＜シ，安定した特性を得るように
したものである。

（２）第２図は本発明（２）の原理図で，一層ゲートＥ
ＦＲＯＭセルのレイアウトを示す平面図である。

ここでは，　　ＬｒａＷｙａ　＜　＜　Ｌ（Ｊｃｇにな
るようにするめ，囚，，を大きくするとセルの面積が大
きくなるため，　　ＬＰＧ＜　ＬＣＧ　　としたレイア
ウトを採用した。

図において．距離を表す各Ｄ間には次の関係が成立する
。

ＤＩ　＋０２＋０３＝０４＋ＤＳ＋０６．ここで，　Ｄ
．，　Ｄ３，　Ｄ，はバクーニングの抜けの最小寸法に
とる。

本発明は＋　　ＬＦＧＷＦ。＜＜ＬｃｃＷｃｃに近づけ
るため，プロセスの可能な限りー，Ｇを一ＦＧより大き
くしたレイアウトによりセルを横方向に延長しないで，
セル面積を小さくできるようにしたものである。

（３）本発明はマスクＲＯＭに一層ゲー｝　ＥＦＲＯＭ
を冗長する際，共通工程で書込を行い，工程数を増やす
ことなく，製造歩留を上げるようにしたものである。

（４）本発明はビット線に拡散層を用いたマスクＲＯＭ
を用いることにより，工程数を増やすことなく一層ゲー
トＥＦＲＯＭを冗長できるようにしたものである。

（５）本発明は制御ゲート形成のイオン注入に先立って
ゲート酸化膜を形成し，浮遊ゲート形成のためのポリシ
リコン層を通してイオン注入を行うことにより．イオン
注入の影響によって生ずる酸化レートの増加を抑制する
ようにしたものである。

前記のように従来例ではｄｌ＜６３　となりａｔ／ｄｚ
＝１／２〜１／３程度になる。例えばｄ＋／ｄｚ＝１／
３とすると，（２）式より，Ｖｒｃ’ｉｌ／４　ＶｃＧ
　　となる。

ところが，本発明ではｄ　＋　／　ｄ　ｙ　＝　１であ
るからＶＦＧ’：１／２　Ｖｃｃとなり，ΔＶいの幅を
大きくとれることになる。

（６）第ｌ図（１）〜（４）は本発明（１）の原理図で
．一層ゲートＥＰＲＯＭのレイアウトを示す平面図，＾
−Ａｌ１面図，　Ｂ−Ｂ断面図，　ｃ−ｃ　Ｕｒ面図で
ある。

本発明は制御ゲートを拡散層３と．これに並列接続され
た裏打ちゲート（基板上に絶縁膜を介して形成された導
電膜）８により構戒することにより制御ゲートの抵抗と
容量を低減して高速化をはかったものである。

次に，数値例を用いて説明する。

拡散層の容量は ＣＪＤ１〔ｑχｓｉｏｚ　εＯ　ＮＡ　ＮＤ／　２（Ｎ
ａ　＋　Ｎｏ　）　（φ−Ｖ））　””　　ＳＪＤ　，
裏打ち用ゲートの容量は Ｃｃａ＝　（χｓｉｏｔεｏ　／ｔａｘ）　Ｓｃｅ／（
１＋２Ｚｓｉｏｚ”　ｇｏＶ　／ＺｓｔＱＮＡｔａｘＺ
）””となる。ここで， Ｃ，，：拡敗層の容量 Ｃｃｅ　：裏打ち用ゲートの容量 ＳＪＤ　：拡敗層の容量 Ｓ，．：裏打ち用ゲートの面積 ｑ　：電子の電荷 χ３１　：　Ｓｔの比誘電率 χ，１。，　：　Ｓｉ０２の比誘電率 ε。：真空の比誘電率 ＮＡ二基板の濃度 Ｎ０：拡散層の濃度 φ：ビルトイン電圧 Ｖ　：印加電圧 Ｌｏｘ　：酸化膜の厚さ である。いま ＳＪＩｌ＝　ＳＣＧ＝　４μｍｘ７００　μｍ＋ｑ　　
＝　１．６０２Ｘ１０−１９Ｃ　，χ　，＝＋＝　　１
１．７　　．　　　χ　ｓ＋ｏｚ＝　　３．９　　＋ｅ
　ｏ　＝　８．８６　ＸＩＯ−１Ｃ／Ｖｃｍ　，ＮＡ　
＝　ＩＸＩＯ”ｃｍ−３＋　　Ｎ．　＝　５Ｘ１０１９
ａｍ−’（ｆｉ　＝’　０．８３　Ｖ　，　　　　ｔｏ
ｘ＝４０００人として，Ｖ＝５Ｖのときの容量を計算す
ると，ＣＪＤ＝　１．（１６　ＸＩＯ−”　Ｃ　，Ｃｃ
ｃ＝１．０３　ＸＩＯ−１３Ｇ　，又， 拡散層の層抵抗＝６０Ω／口． ゲートの層抵抗＝４０Ω／口． とすると， 拡散層の抵抗Ｒ．．＝　（７００／４）ｘ６０＝１０．
５　ＫΩゲートの抵抗Ｒ，。＝　（７００／４）Ｘ４０
＝　７．Ｏ　ＫΩ従って，時定数は， τ１ｔ＋＝　ＣＪＤＸ　ＲＪＤ＝ｌ．ｌ１　ｎＳ＋τｃ
ｃ”　ＣｃｃＸ　Ｒｃａ＝０．７２　ｎＳ．する。但し
この場合 ＳＪＤ＝　ＳＣＧ＝　２，！／　ｍ　Ｘ７００　ｐ　ｍ
，と各面積を１７２ずつに分割する。

ＣＪＤ＝　０．５３　ＸＩＯ−ｌ３Ｃ　，Ｃｃｃ＝０．
５２　ＸＩＯ−１３Ｃ　，並列容量　ｃ　＝　１０．５
　ｘｌＯ−”　ｃ　．又．上記と同様に 拡散層の層抵抗＝６０Ω／口， ゲートの層抵抗＝４０Ω／口． 並列抵抗　　Ｒ＝８．２５ＫΩ 従って，時定数τは， ｒ　＝　ＣＸＲ　＝　０．８７　ｎＳ となる。

このように，時定数τは拡散層のみの場合より約２１％
向上する。

更に，裏打ち用ゲートにポリサイドを使用すれば．層抵
抗は５〜ｌＯΩ／口となり．一層高速化が達戒できる。

〔実施例〕

（１）第１図を用いて，本発明（１）の一実施例を説明
する。

この例では＋　　一ｃｃは余裕（ａ）により位置合わせ
の際にずれても変わらないので，位置合わせ余裕が不要
である。

（２）第３図及び第４図は一層ゲー１−　ＥＰＲＯＭセ
ルを集積化するレイアウトを示す本発明（２）の２つの
実施例の平面図である。

第３図はセルの向きが対向した配置，第４図は同方向の
配置を示す。

この例では，セル面積を小さくできるレイアウトができ
，高集積化をはかることができる。

（３）第５図（１）〜（７）は本発明（３）の一実施例
を工程順？説明する断面図である。

部位■＝マスクＲＯＭのセル部， 部位■：周辺回路（ｎチャネルＦＥＴ）部，部位■：冗
長一層ゲートＥＰＲＯＭ部 で，工程順を示す第５図（１）〜（５）は部位■〜■に
共通した工程である。

第５図（１）の工程 基仮１上に厚さ３００人の酸化膜（ＳｉＯ■膜）１ｌ，
厚さ１５００人の窒化膜（Ｓｉ３Ｎ４膜）５ｌを形成し
，窒化膜５１を部位の，■，■でフィールド酸化膜形成
部を開口する。

第５図（２）の工程 ウエット熱酸化により厚さ６０００人のフィールド酸化
膜１２を形成する。

第５図（３）の工程 窒化膜５１を除去し，基板上全面に厚さ７０００入のレ
ジスト５２を被着し．部位のでは書込セル部を開口し，
部位■では制御ゲート形成部を開口し，開口部よりＰ”
　（又はＡｓ”）を注入して部位■では書込セル部の基
板表面をｎ゛型にして書込を行い，部位■にｎ゛型の制
御ゲート３を形成する。

Ｐ＋注入条件はエネルギ６０　ＫｅＶ，　　ドーズ量Ｉ
ＸＩＯ”Ｃ『”である。

以後の工程における，イオン注入後の活性化アニールは
後工程の熱処理又は単独工程により行われる。

第５図（４）の工程 酸化膜１１を除去し．基板上に新たに熱酸化により厚さ
２５０人のゲート酸化膜１１Ａを形成し，気相戒長によ
り，基板上全面に導電膜として厚さ４０００人のポリシ
リコン膜（又はポリサイド膜）５４を或長ずる。

第５図（５）の工程 ポリシリコン膜５４をバターニングして部位■では　Ｐ
ＥＴのゲート５５を形成し．部位■では浮遊ゲート２を
形成し，部位のではセルのワード線（ゲー　ト＞　５８
を形成する（注：この例のポリＳｉ膜８は除去する，ボ
リＳｉ膜８は後記の本発明（６）の実施例に適用する）
。

次に，部位■，■，■の各ゲートをマスクにしてＡｓ’
　（又はＰ゛）を注入して，部位■にはＦＥＴのｎ゜型
のソース５６とドレイン５７を形成し，部位■にはＥＦ
ＲＯＭのソース４とドレイン５を形成し，部位■にはセ
ルのｎ゛型のソース５９とドレイン６０を形成する。

部位■では，　Ａ−Ａ部の紙面に垂直な方向の断面をそ
の下側に示す。

部位のでは，　Ｂ−Ｂ部及びＣ−Ｃ部の紙面に垂直な方
向の断面をその下側に示す。

＾Ｓ゛注入条件はエネルギ７０　ＫｅＶ，　　ドーズ量
４ＸｌＯ”ｃｎ＋−”である。

以上で冗長ＥＦＲＯＭを，マスクＲＯＭと共通工程で工
程数を増やすことなく製造することができた。

この後はマスクＲＯＭの通常の工程（第５図（６），（
７）参照）を経て冗長ＥＦＲＯＭを付加したマスクＲＯ
Ｍを完戒する。

第５図（６）で，ワード線５８を覆って基板全面に気相
戒長により厚さｌ０００大のＳｉｎ，膜６１，厚さ６０
００人のＰＳＧ　（燐珪酸ガラス）膜６２を順次戒長し
．基板表面を平坦化する。

第５図（７）で，　ＰＳＧ膜６２上に厚さ１ｕｍのＡＩ
ビット線６３を形成し．その上にカバーＰＳＧ膜６４を
戒長する。

（４）第６図（１）〜（７）は本発明（４）の一実施例
を工程順に説明する断面図である。

部位■：マスクＲＯＭのセル部， 部位■：周辺回路（ｎチャネルＦＥＴ）部，部位■：冗
長一層ゲートＥＰＲＯＭ部 で，工程順を示す第６図（１）〜（５）は部位■〜■に
共通した工程である。

第６図（１）の工程 基板ｌ上に厚さ３００人の酸化膜（ＳｉＯｚ膜）　　１
１厚さ１５００入の窒化膜（ＳｉＪ４膜）５１を形成し
，窒化膜５１を部位■，■でフィールド酸化膜形成部を
開口する。

第６図（２）の工程 ウエット熱酸化により厚さ６０００人のフィールド酸化
膜１２を形成する。

第６図（３）の工程 窒化膜５１を除去し，基板上全面に厚さ７０００大のレ
ジスト５２を被着し，部位のではビッ｝線形成部を開口
し．部位■では制御ゲート形成部を開口し，開口部より
Ｐ゛（又はＡｓ”）を注入して部位■にｎ゛型のビット
線５３，部位■にｎ゛型の制御ゲート３を形成する。

Ｐ０注入条件はエネルギ７０　ＫｅＶ，　　ドーズ量Ｉ
　Ｘ　１０”　ｃｍ−　”である。

以後の工程における，イオン注入後の活性化アニールは
後工程の熱処理又は単独工程により行われる。

第６図（４）の工程 酸化膜１１を除去し，基板上に新たに熱酸化により厚さ
２５０入のゲート酸化膜１１＾を形成し，気相戒長によ
り，基板上全面に導電膜として厚さ４０００人のポリシ
リコン膜（又はポリサイド膜）５４を戒長ずる。

第６図（５）の工程 ポリシリコン膜５４をパターニングして部位■では　Ｆ
ＥＴのゲート５５を形成し．部位■では浮遊ゲート２を
形成する。部位のではセルのワード線５８を形成する（
注：この例のポリＳｉ膜８は除去する，このポリＳｉ膜
８は後記の本発明（６）の実施例に適用する）。

次に．部位■を厚さ７０００　Ａレジスト（特に図示せ
ず）で覆い，部位■，■のゲートをマスクにしてＡｓ”
　（又はＰ゛）を注入して，部位■にはＦＥＴのｎ゛型
のソース５６とドレイン５７を形成し．部位■にはＥＦ
ＲＯＭのソース４とドレイン５を形成する。

部位■では，　Ａ−Ａ部の紙面に垂直な方向の断面をそ
の下側に示す。

部位■では，　Ｂ−Ｂ部及びＣ−Ｃ部の紙面に垂直な方
向の断面をその下側に示す。

Ａｓ”注入条件はエネルギ７０　ＫｅＶ，　　ドーズ量
４Ｘ１０１５ａｍ−”である。

以上で冗長ＥＦＲＯＭを，マスクＲＯＭと共通工程で工
程数を増やすことなく製造することができた。

この後はマスクＲＯＭの通常の工程（第６図（６），（
７）参照）を経て冗長ＥＦＲＯＭを付加したマスクＲＯ
Ｍを完或する。

第６図（６）で．書込セル部を開口したレジスト６５を
マスクにして，Ｂ゜を注入する。

Ｂ゛注入条件はエネルギ１８０　ＫｅＶ，　　ドーズ量
ＩＸＩＯ”ｃｍ−”である。

注入セルはしきい値電圧が上がり，書込が行われる。

第６図（７）で，ワード線５８を覆って基板全面に気相
戒長により厚さｌ０００人のＳｉＯｚ膜６１，厚さ６ｏ
ｏｏ人のＰＳＧ膜６２を順次戊長し，基板表面を平坦化
する。

次に，　ＰＳＧ膜６２上に厚さｌμｍのＡ１ビット線６
３（拡散ビット線の裏打ち用）を形成し，その上にカバ
ーＰＳＧ膜６４を或長する。

（５）第７図（１）〜（３）は本発明（５）の一実施例
を説明する断面図である。

この図は一層ゲートＥＦＲＯＭの工程改善を説明する図
である。

第６図との相違点は制御ゲート形成前にゲート酸化膜を
形成し，浮遊ゲート形成用のポリシリコン層を通してイ
オン注入して制御ゲート形成を行うことにより制御ゲー
ト部分のゲート酸化膜の増加を抑えた点である。

第７図（１）において，基板ｌ上に酸化膜１１，フィー
ルド酸化膜ｌ２を形成する。

第７図（２）において，酸化膜ｌ１を除去し，基板上に
熱酸化によりゲート酸化膜１１Ａを形成する。

第７図（３）において，基板上全面に導電膜としてポリ
シリコン膜５４を戒長ずる。

次に，基板上にレジスト５２を被着し，レジスト５２の
制御ゲート形成部を開口し，開口部よりＰ゜を注入して
ｎ゛型の制御ゲート３を形成する。

Ｐ゜注入条件はエネルギ２００　ＫｅＶ，ドーズ量ＩＸ
ＩＯ”ｃｍ−”である。

この後は第６図と同様で，ポリシリコン膜５４をパター
ニングして浮遊ゲートを形成し，　ＥＦＲＯＭのソース
とドレインを形成する。

（６）第１１図を用いて，本発明（６）の一実施例を説
明する。

この例では，制御ゲート（拡散層）３と浮遊ゲート２を
形成するポリＳｔ膜からなる裏打ち用ゲート８が配線７
により並列に接続されている。

第１２図及び第１３図は一層ゲートＥＦＲＯＭセルを集
積化するレイアウトを示す本発明（６）の２つの実施例
の平面図である。

第１２図はセルの向きが対向した配置，第ｌ３図は同方
向の配置を示す。

これら例では．セル面積を小さくできるレイアウトがで
き，高集積化をはかることができる。

次に，本発明（６）をマスクＲＯＭにつくりつける場合
の製造工程の実施例を前記の第５図及び第６図に対応し
て相違点を説明する。

（ａ）　　第５図に対応 第５図（５）の工程において． ポリシリコン膜５４をパターニングして部位■では　Ｆ
ＥＴのゲート５５を形成し，部位■では浮遊ゲート２及
び裏打ち用ゲート８を形成し，部位のではセルのワード
線（ゲート）５８を形成する。

（ｂ）　　第６図に対応 第６図（５）の工程において， ポリシリコン膜５４をバターニングして部位■では　Ｆ
ＥＴのゲート５５を形成し．部位■では浮遊ゲート２及
び裏打ち用ゲート８を形成する。部位のではセルのワー
ド線５８を形成する。

（ａ）．　（ｂ）ともその他の工程はすべて第５図，第
６図と全く同じである。

（発明の効果〕 以上明したように本発明によれば， （１）一層ゲートＥＰＲＯＭの位置合わせ余裕を大きく
したレイアウトができ，製造を容易にすることができた
。

（２）　　セル面積を小さくできるレイアウトができ高
集積化をはかることができた。

（３）．　（４）　　マスクＲＯＭに冗長セルとして一
層ゲートＥＰＲＯＭを工程数を増やさないで作り込むこ
とができ，製造歩留の向上に寄与することができた。

（５）ゲート酸化膜厚を，制御ゲート上とチャネル領域
上とで等しくなるように形成できて，書込特性の一つの
指標であるのΔＶ一幅を３０〜５０％向上することがで
きた。

（６）制御ゲートの層抵抗や接合容量が小さくなり，制
御ゲートの立ち上がり時間の遅延を低減し，書込，続出
特性が向上した。

【図面の簡単な説明】

第１図（１）〜（４）は本発明（１）の原理図で，一層
ゲートＥＰＲＯＭのレイアウトを示す平面図，　Ａ−Ａ
断面図，Ｂ−８断面図，　Ｃ−Ｃ断面図， 第２図は本発明（２）の原理図で．一層ゲートＥＦＲＯ
Ｍセルのレイアウトを示す平面図第３図及び第４図は一
層ゲートＥＦＲＯＭセルを集積化するレイアウトを示す
本発明（２）の２つの実施例の平面図， 第５図（１）〜（７）は本発明（３）の一実施例を説明
する断面図， 第６図（１）〜（７）は本発明（４）の一実施例を説明
する断面図， 第７図（１）〜（３）は本発明（５）の一実施例を説明
する断面図， 第８図（１），　（２）は本発明（１）に対応する従来
例による一層ゲートＥＦＲＯＭのレイアウトを示す平面
図とＡ−Ａ断面図，　　　　　　　　　　　　へ第９図
は本発明（２）に対応する従来例による一層ゲートＥＦ
ＲＯＭを集積化するときのセルのレイアウトを示す平面
図， デ 第１０図（１）〜（３）は本発明（４）に対応する従来
例を説明する断面図， 第１１図（１）〜（４）は本発明（６）の原理図で，一
層ゲートＥＦＲＯＭのレイアウトを示す平面図，　Ａ−
Ａ断面図，Ｂ−Ｂ断面図，　Ｃ−Ｃ断面図， 第１２図及び第１３図は一層ゲー｝　ＥＦＲＯＭセルを
集積化するレイアウトを示す本発明（６）の２つの実施
例の平面図である。 図において， ｌは基板， ２は不揮発性記憶部で浮遊ゲート （フローティングゲート，ＦＧ）， ３は制御ゲート （コント口−ノレゲート，ＣＧ　，　ａ手反），４はソ
ース　　　　　　５はドレイン，６は絶縁膜， ７は配線 ８は裏打ち用ゲート 本発日月（２）のＥ名理図 第 ２ 図 本兜８月（２）の実施１列 本％Ｅ月（２）のイ也の実施イ列 第 ３ 凹 第４　図 本発朗〔５）の英１既例１名先明丁る断面図廟 ７ 図 （１）平面図 （２）Ａ−Ａ断面 本Ａ５日月（１）のイＬ釆づ列 男 ８ 図 本宛日月（２）の従来イ列を言先日月する手品図第 ９ 図 本鉋明（５）の３乏呆へ列を１近日月Ｔうぶ六′面図第 １０ 図 本免日月（ら）の実雁例 第 １２ 図 （１）平 面 ■ （３） ６−８断面 （４１Ｃ−Ｃ餠面 ４Ｓ鉋３月　（ら）の原理　図 本発明（ら）の他の実籠う５１１ 夷 １３ 図

Claims (6)

【特許請求の範囲】
1. （１）一導電型半導体基板にチャネル領域を隔てて形成
   された反対導電型のソースと反対導電型のドレインと、 該チャネル領域より離れて該基板に形成された反対導電
   型の制御１ゲートと、 該基板と絶縁膜を介して該チャネル領域上及び該制御ゲ
   ート上に一体化して形成された浮遊ゲートとを有し、 該浮遊ゲートが該制御ゲートをゲート幅方向に跨いで形
   成されていることを特徴とする半導体装置。
2. （２）該浮遊ゲートのゲート長が、該制御ゲート上で該
   チャネル領域上よりも大きく形成されていることを特徴
   とする請求項１記載の半導体装置。
3. （３）請求項１もしくは２記載の半導体装置をマスクＲ
   ＯＭの冗長セルとして作り込む際に、 該基板内に反対導電型の不純物を導入して該基板表面に
   該半導体装置の制御ゲートを形成する工程と、 該基板上に絶縁層を介して導電層を被着し、該導電層を
   パターニングしてマスクＲＯＭのワード線と周辺回路Ｆ
   ＥＴのゲート及び該前記半導体装置の浮遊ゲートを同時
   に形成し、これらのワード線及びゲートをマスクにして
   該基板内に反対導電型不純物を導入して該基板表面にマ
   スクＲＯＭセルのソース、ドレインと周辺回路ＦＥＴの
   ソース、ドレイン及び前記半導体装置のソース、ドレイ
   ンを形成する工程 とを有することを特徴とする半導体装置の製造方法。
4. （４）請求項１もしくは２記載の半導体装置をマスクＲ
   ＯＭの冗長セルとして作り込む際に、 該基板内に反対導電型の不純物を導入して該基板表面に
   マスクＲＯＭのビット線及び該半導体装置の制御ゲート
   を形成する工程と、 該基板上に絶縁膜を介して導電膜を被着し、該導電膜を
   パターニングしてマスクＲＯＭのワード線と周辺回路Ｆ
   ＥＴのゲート及び前記半導体装置の浮遊ゲートを形成し
   、これらのゲートをマスクにして該基板内に反対導電型
   不純物を導入して該基板表面に周辺回路ＦＥＴのソース
   、ドレイン及び前記半導体装置のソース、ドレインを形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。
5. （５）請求項１もしくは２記載の半導体装置の製造方法
   であって、 該基板上に熱酸化によりゲート酸化膜を形成し、次に該
   基板上全面に導電膜を成長し、該導電膜上にレジストを
   被着し、制御ゲート形成部の該レジストを開口し、該レ
   ジストをマスクにして開口部より不純物を導入して該制
   御ゲートを形成する工程 を有することを特徴とする半導体装置の製造方法。
6. （６）一導電型半導体基板にチャネル領域を隔てて形成
   された反対導電型のソースと反対導電型のドレインと、 該チャネル領域より離れて該基板に形成された反対導電
   型の制御ゲートと、 該基板と絶縁膜を介して該チャネル領域上及び該制御ゲ
   ート上に一体化して形成された浮遊ゲートとを有し、 該制御ゲートが該基板上に絶縁膜を介して形成された導
   電膜と並列に接続されていることを特徴とする半導体装
   置。