JP2003018228A - シンボル同期回路 - Google Patents
シンボル同期回路Info
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- JP2003018228A JP2003018228A JP2001196261A JP2001196261A JP2003018228A JP 2003018228 A JP2003018228 A JP 2003018228A JP 2001196261 A JP2001196261 A JP 2001196261A JP 2001196261 A JP2001196261 A JP 2001196261A JP 2003018228 A JP2003018228 A JP 2003018228A
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- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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- 102100035695 Gamma-aminobutyric acid receptor-associated protein Human genes 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】デジタル受信機のシンボル同期回路にアナログ
回路が使用されているために、部品点数が多く、設計計
算に時間がかかり、組立て後の調整時間がかかるのを軽
減してコストダウンを図る。 【解決手段】受信信号を直交検波したベースバンドＩ
相，Ｑ相信号をデジタル変換するＡ／Ｄ変換器１と、メ
モリ２と位相判定器３とＤ／Ａ変換器４とＬＰＦ５とＶ
ＣＯ６と分周器７とからなる同期回路で、位相判定器３
は、シンボルレートの２倍の速度で動作する２つのレジ
スタを含み、ゼロクロス点を保持するとともに位相の符
号と変化量を保持することにより位相の判定値を出力す
るように構成した。
回路が使用されているために、部品点数が多く、設計計
算に時間がかかり、組立て後の調整時間がかかるのを軽
減してコストダウンを図る。 【解決手段】受信信号を直交検波したベースバンドＩ
相，Ｑ相信号をデジタル変換するＡ／Ｄ変換器１と、メ
モリ２と位相判定器３とＤ／Ａ変換器４とＬＰＦ５とＶ
ＣＯ６と分周器７とからなる同期回路で、位相判定器３
は、シンボルレートの２倍の速度で動作する２つのレジ
スタを含み、ゼロクロス点を保持するとともに位相の符
号と変化量を保持することにより位相の判定値を出力す
るように構成した。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル通信にお
ける受信機の復調回路に用いられるシンボル同期回路に
関するものである。 【０００２】 【従来の技術】デジタル受信機においてシンボル同期を
行う場合、従来は、直交検波後のＩ相，Ｑ相のアナログ
信号を用い、受信信号の極性変化点や振幅のピーク点と
同期再生中のクロックの位相を比較し、その比較結果に
応じてクロックの位相をフィードバックループ構成によ
り補正制御するＰＬＬ（Phase Locked Loop ：位相同
期）方式のシンボル同期回路が広く用いられている。 【０００３】 【発明が解決しようとする課題】しかし、このような従
来のシンボル同期回路には、通常、ループフィルタとし
てアナログ回路のＬＰＦ（ローパスフィルタ）が使用さ
れており、この回路には、オペアンプ，抵抗，回路調整
用の可変抵抗，コンデンサ等の部品が数多く使用されて
おり、設計時には回路定数の計算に時間がかかり、さら
に、製作時には所望の動作をさせるために組立ての後、
可変抵抗などによる特性調整に時間がかかるという問題
がある。 【０００４】本発明の目的は、前記従来のシンボル同期
回路の問題点を解消し、設計工数の削減と調整工数の削
減を図るため、回路の簡素化を図ったシンボル同期回路
を提供することにある。 【０００５】 【課題を解決するための手段】本発明のシンボル同期回
路は、デジタル受信信号を直交検波したベースバンドＩ
相，Ｑ相信号をそれぞれデジタル変換するＡ／Ｄ変換器
と、該Ａ／Ｄ変換器から出力されるデジタルＩ相，Ｑ相
信号を外部から指定される書込みアドレスに記憶するメ
モリと、該メモリに記憶された信号を読出しその信号か
ら位相変化量を計算して位相判定値を出力する位相判定
器と、該位相判定器から出力される前記位相判定値をア
ナログ変換した信号の高調波成分と雑音成分を除去する
ＬＰＦと、該ＬＰＦの出力を制御電圧としてそれに応じ
た周波数のクロック信号を出力する電圧制御発振器と、
該電圧制御発振器の出力クロックを分周して前記Ａ／Ｄ
変換器のクロックとするともに前記メモリの前記書込み
アドレスとする分周器とが備えられたシンボル同期回路
であって、前記位相判定器は、シンボルレートの２倍の
速度で動作する第１のシフトレジスタと第２のシフトレ
ジスタとを含み、該第１のシフトレジスタはゼロクロス
点を保持し該第２のシフトレジスタは位相の符号及び変
化量を保持し、Ｉ相Ｑ相の計算結果を加算しその結果の
位相情報を前記位相判定値として出力するように構成さ
れたことを特徴とするものである。 【０００６】 【発明の実施の形態】以下図面により本発明を詳細に説
明する。図１は、本発明によるシンボル同期回路の一構
成例を示すブロック図である。図において、１はＡ／Ｄ
変換器、２はメモリ、３は位相判定器、４はＤ／Ａ変換
器、５はＬＰＦ（ローパスフィルタ）、６はＶＣＯ（電
圧制御発振器）、７は分周器である。 【０００７】図１において、直交検波された受信信号は
Ｉ相，Ｑ相はそれぞれＡ／Ｄ変換器１に入力され、それ
ぞれアナログ信号からデジタル信号に変換される。Ａ／
Ｄ変換器１の動作クロックは分周器２から供給されてお
り、シンボルレートの偶数倍例えば２倍に設定されてい
る。Ａ／Ｄ変換器１から出力されるＩ相，Ｑ相のデジタ
ル信号はメモリ２に記憶される。メモリ２には、分周器
７からＡ／Ｄ変換器１の動作スピードと同じタイミング
でアドレスが出力されており、そのアドレスにデータが
書き込まれる。 【０００８】位相判定器３は、フレームタイミング毎に
メモリ２からデータを読み出して、後述する位相判定を
行い、Ｄ／Ａ変換器４に位相判定値を示す位相情報を出
力する。Ｄ／Ａ変換器４は、位相判定器３から出力され
るデジタル位相判定値をアナログ電圧値に変換して出力
する。 【０００９】ＬＰＦ５は、Ｄ／Ａ変換器４から出力され
るアナログ電圧から高調波成分を取り除き、ＶＣＯ６の
制御電圧として出力する。ＶＣＯ６は、制御電圧によっ
て周波数が変化し、それに応じたクロックを出力すると
ともに分周器７に与える。以上の処理を繰り返すことに
より、シンボル同期をとることができる。 【００１０】上記の位相判定器３について以下に説明す
る。位相判定には、多種多様の方法があるが、この場合
はゼロクロスによる判定を用いる。ゼロクロスでの判定
には、シンボルレートの２倍の速度で動作するＩ相Ｑ相
それぞれ２つのシフトレジスタと、各１つずつの乗算器
と加算器と、Ｉ相Ｑ相の加算器が１つあれば構成でき
る。 【００１１】図２は本発明の位相判定器３の詳細ブロッ
ク図（Ａ）と動作説明のためのアイパターン（Ｂ）であ
る。図２において、３１，３２及び３１’，３２’はシ
フトレジスタ（Ｚ-1/2）であり、３３，３３’は加算
器、３４，３４’は乗算器、３５は加算器である。図２
（Ａ）のシフトレジスタ３１，３２の入出力点のＴ０，
Ｔ１，Ｔ２における振幅を次の数１で計算し、その結果
が正か負かによって位相の“進み”，“遅れ”を検出す
る。 【００１２】 【数１】Ｔ１×（Ｔ０−Ｔ２） ………（１） 【００１３】（ｉ）計算結果が負の場合、位相が遅れて
いることを示す。 （例１）Ｔ０＝＋１，Ｔ２＝＋１，Ｔ１＝＋△のとき Ｔ１・（Ｔ０−Ｔ２）＝＋△・（−２）＜０（負） （例２）Ｔ０＝＋１，Ｔ２＝−１，Ｔ１＝−△のとき Ｔ１・（Ｔ０−Ｔ２）＝−△・（＋２）＜０（負） （ii）計算結果が正の場合、位相が進んでいることを示
す。 （例３）Ｔ０＝−１，Ｔ２＝＋１，Ｔ１＝−△のとき Ｔ１・（Ｔ０−Ｔ２）＝−△・（−２）＞０（正） （例４）Ｔ０＝＋１，Ｔ２＝−１，Ｔ１＝＋△のとき Ｔ１・（Ｔ０−Ｔ２）＝＋△・（＋２）＞０（正） 【００１４】図２（Ａ）の回路は、Ｉ相，Ｑ相ともそれ
ぞれＴ１×（Ｔ０−Ｔ２）を計算し加算器３５で加算し
て平均化された位相情報が出力されるように構成されて
おり、入力データの処理はシンボルレートの２倍の速度
でシフト動作が行われ、シンボル速度で加算，乗算処理
が行われる。 【００１５】図２（Ｂ）のアイパターンは、実際のアイ
パターンでは説明がしにくいので、sin 関数のみで作成
したＢＰＳＫ（Binary Phase Shift Keying ）のアイパ
ターンで説明する。シンボル同期が完全にとれていると
き、図２（Ａ）の回路には、図２（Ｂ）のアイパターン
のグリッド点（格子のクロス点）の値のデータが入力さ
れる。例えば、図２（Ｂ）の曲線の場合は、Ｔ０＝
１、Ｔ１＝０、Ｔ２＝−１となり、出力結果は０とな
る。同様に曲線の場合は、Ｔ０＝−１、Ｔ１＝０、Ｔ
２＝１となり、出力は０となる。そして、処理を繰り返
すことによって、曲線とのデータが入力される確率
は等しいと考えることができるので、互いに相殺されて
結果は０となる。 【００１６】次に、シンボル同期にずれが生じており、
図２（Ｂ）に点線で示したＴ０，Ｔ１，Ｔ２の点でデー
タが入力されたとする。曲線のデータの場合、それぞ
れおよそＴ０＝０．９、Ｔ１＝−０．１、Ｔ２＝−１．
１のデータが入力され、結果は−０．２となり、負であ
ることから位相が遅れており、そのずれ量は０．２とい
うことがわかる。曲線のデータの場合、それぞれおよ
そＴ０＝−0 ．９、Ｔ１＝０．１、Ｔ２＝１．１のデー
タが入力され、結果は−０．２となり、曲線のデータ
の場合と同じ結果が得られることがわかる。曲線と
のデータの場合は、前述と同様の理由により、処理を繰
り返すことによって、結果は０となる。以上のことか
ら、どのデータのパターンが入力されても、処理を繰り
返すことにより、−０．２との結果が得られることがわ
かる。１６ＱＡＭ以上のディジタル変調方式の場合で
も、ある程度処理を繰り返すことによって、位相検出が
できることがわかる。 【００１７】この操作はメモリ２内のすべてのデータに
行ってもよいし、プリアンブル信号のような既知のシン
ボルのみに行ってもよい。メモリ２内のすべてのデータ
に対して行う場合、送信データの“１”と“０”の数は
統計的に見れば等しくなるので、結局、位相のずれ量の
みが残ることとなるので、問題はない。送信側では送信
データが一定とならないように差動符号化が施されてい
ると都合が良い。この処理は、ＤＳＰ（デジタル信号処
理器）等のソフトウェアで容易に実現できる。 【００１８】 【発明の効果】以上詳細に説明したように、本発明によ
れば、ループフィルタ等のアナログ回路が必要なく、シ
ンポル同期を確立することができるので設計工数が削減
され調整工数も軽減される。また、ＤＳＰ等のソフトウ
ェアで実現することが可能なので、復号などの処理と組
み合わせることにより、より多くの回路規模の縮小がで
きるなどの利点がある。
ける受信機の復調回路に用いられるシンボル同期回路に
関するものである。 【０００２】 【従来の技術】デジタル受信機においてシンボル同期を
行う場合、従来は、直交検波後のＩ相，Ｑ相のアナログ
信号を用い、受信信号の極性変化点や振幅のピーク点と
同期再生中のクロックの位相を比較し、その比較結果に
応じてクロックの位相をフィードバックループ構成によ
り補正制御するＰＬＬ（Phase Locked Loop ：位相同
期）方式のシンボル同期回路が広く用いられている。 【０００３】 【発明が解決しようとする課題】しかし、このような従
来のシンボル同期回路には、通常、ループフィルタとし
てアナログ回路のＬＰＦ（ローパスフィルタ）が使用さ
れており、この回路には、オペアンプ，抵抗，回路調整
用の可変抵抗，コンデンサ等の部品が数多く使用されて
おり、設計時には回路定数の計算に時間がかかり、さら
に、製作時には所望の動作をさせるために組立ての後、
可変抵抗などによる特性調整に時間がかかるという問題
がある。 【０００４】本発明の目的は、前記従来のシンボル同期
回路の問題点を解消し、設計工数の削減と調整工数の削
減を図るため、回路の簡素化を図ったシンボル同期回路
を提供することにある。 【０００５】 【課題を解決するための手段】本発明のシンボル同期回
路は、デジタル受信信号を直交検波したベースバンドＩ
相，Ｑ相信号をそれぞれデジタル変換するＡ／Ｄ変換器
と、該Ａ／Ｄ変換器から出力されるデジタルＩ相，Ｑ相
信号を外部から指定される書込みアドレスに記憶するメ
モリと、該メモリに記憶された信号を読出しその信号か
ら位相変化量を計算して位相判定値を出力する位相判定
器と、該位相判定器から出力される前記位相判定値をア
ナログ変換した信号の高調波成分と雑音成分を除去する
ＬＰＦと、該ＬＰＦの出力を制御電圧としてそれに応じ
た周波数のクロック信号を出力する電圧制御発振器と、
該電圧制御発振器の出力クロックを分周して前記Ａ／Ｄ
変換器のクロックとするともに前記メモリの前記書込み
アドレスとする分周器とが備えられたシンボル同期回路
であって、前記位相判定器は、シンボルレートの２倍の
速度で動作する第１のシフトレジスタと第２のシフトレ
ジスタとを含み、該第１のシフトレジスタはゼロクロス
点を保持し該第２のシフトレジスタは位相の符号及び変
化量を保持し、Ｉ相Ｑ相の計算結果を加算しその結果の
位相情報を前記位相判定値として出力するように構成さ
れたことを特徴とするものである。 【０００６】 【発明の実施の形態】以下図面により本発明を詳細に説
明する。図１は、本発明によるシンボル同期回路の一構
成例を示すブロック図である。図において、１はＡ／Ｄ
変換器、２はメモリ、３は位相判定器、４はＤ／Ａ変換
器、５はＬＰＦ（ローパスフィルタ）、６はＶＣＯ（電
圧制御発振器）、７は分周器である。 【０００７】図１において、直交検波された受信信号は
Ｉ相，Ｑ相はそれぞれＡ／Ｄ変換器１に入力され、それ
ぞれアナログ信号からデジタル信号に変換される。Ａ／
Ｄ変換器１の動作クロックは分周器２から供給されてお
り、シンボルレートの偶数倍例えば２倍に設定されてい
る。Ａ／Ｄ変換器１から出力されるＩ相，Ｑ相のデジタ
ル信号はメモリ２に記憶される。メモリ２には、分周器
７からＡ／Ｄ変換器１の動作スピードと同じタイミング
でアドレスが出力されており、そのアドレスにデータが
書き込まれる。 【０００８】位相判定器３は、フレームタイミング毎に
メモリ２からデータを読み出して、後述する位相判定を
行い、Ｄ／Ａ変換器４に位相判定値を示す位相情報を出
力する。Ｄ／Ａ変換器４は、位相判定器３から出力され
るデジタル位相判定値をアナログ電圧値に変換して出力
する。 【０００９】ＬＰＦ５は、Ｄ／Ａ変換器４から出力され
るアナログ電圧から高調波成分を取り除き、ＶＣＯ６の
制御電圧として出力する。ＶＣＯ６は、制御電圧によっ
て周波数が変化し、それに応じたクロックを出力すると
ともに分周器７に与える。以上の処理を繰り返すことに
より、シンボル同期をとることができる。 【００１０】上記の位相判定器３について以下に説明す
る。位相判定には、多種多様の方法があるが、この場合
はゼロクロスによる判定を用いる。ゼロクロスでの判定
には、シンボルレートの２倍の速度で動作するＩ相Ｑ相
それぞれ２つのシフトレジスタと、各１つずつの乗算器
と加算器と、Ｉ相Ｑ相の加算器が１つあれば構成でき
る。 【００１１】図２は本発明の位相判定器３の詳細ブロッ
ク図（Ａ）と動作説明のためのアイパターン（Ｂ）であ
る。図２において、３１，３２及び３１’，３２’はシ
フトレジスタ（Ｚ-1/2）であり、３３，３３’は加算
器、３４，３４’は乗算器、３５は加算器である。図２
（Ａ）のシフトレジスタ３１，３２の入出力点のＴ０，
Ｔ１，Ｔ２における振幅を次の数１で計算し、その結果
が正か負かによって位相の“進み”，“遅れ”を検出す
る。 【００１２】 【数１】Ｔ１×（Ｔ０−Ｔ２） ………（１） 【００１３】（ｉ）計算結果が負の場合、位相が遅れて
いることを示す。 （例１）Ｔ０＝＋１，Ｔ２＝＋１，Ｔ１＝＋△のとき Ｔ１・（Ｔ０−Ｔ２）＝＋△・（−２）＜０（負） （例２）Ｔ０＝＋１，Ｔ２＝−１，Ｔ１＝−△のとき Ｔ１・（Ｔ０−Ｔ２）＝−△・（＋２）＜０（負） （ii）計算結果が正の場合、位相が進んでいることを示
す。 （例３）Ｔ０＝−１，Ｔ２＝＋１，Ｔ１＝−△のとき Ｔ１・（Ｔ０−Ｔ２）＝−△・（−２）＞０（正） （例４）Ｔ０＝＋１，Ｔ２＝−１，Ｔ１＝＋△のとき Ｔ１・（Ｔ０−Ｔ２）＝＋△・（＋２）＞０（正） 【００１４】図２（Ａ）の回路は、Ｉ相，Ｑ相ともそれ
ぞれＴ１×（Ｔ０−Ｔ２）を計算し加算器３５で加算し
て平均化された位相情報が出力されるように構成されて
おり、入力データの処理はシンボルレートの２倍の速度
でシフト動作が行われ、シンボル速度で加算，乗算処理
が行われる。 【００１５】図２（Ｂ）のアイパターンは、実際のアイ
パターンでは説明がしにくいので、sin 関数のみで作成
したＢＰＳＫ（Binary Phase Shift Keying ）のアイパ
ターンで説明する。シンボル同期が完全にとれていると
き、図２（Ａ）の回路には、図２（Ｂ）のアイパターン
のグリッド点（格子のクロス点）の値のデータが入力さ
れる。例えば、図２（Ｂ）の曲線の場合は、Ｔ０＝
１、Ｔ１＝０、Ｔ２＝−１となり、出力結果は０とな
る。同様に曲線の場合は、Ｔ０＝−１、Ｔ１＝０、Ｔ
２＝１となり、出力は０となる。そして、処理を繰り返
すことによって、曲線とのデータが入力される確率
は等しいと考えることができるので、互いに相殺されて
結果は０となる。 【００１６】次に、シンボル同期にずれが生じており、
図２（Ｂ）に点線で示したＴ０，Ｔ１，Ｔ２の点でデー
タが入力されたとする。曲線のデータの場合、それぞ
れおよそＴ０＝０．９、Ｔ１＝−０．１、Ｔ２＝−１．
１のデータが入力され、結果は−０．２となり、負であ
ることから位相が遅れており、そのずれ量は０．２とい
うことがわかる。曲線のデータの場合、それぞれおよ
そＴ０＝−0 ．９、Ｔ１＝０．１、Ｔ２＝１．１のデー
タが入力され、結果は−０．２となり、曲線のデータ
の場合と同じ結果が得られることがわかる。曲線と
のデータの場合は、前述と同様の理由により、処理を繰
り返すことによって、結果は０となる。以上のことか
ら、どのデータのパターンが入力されても、処理を繰り
返すことにより、−０．２との結果が得られることがわ
かる。１６ＱＡＭ以上のディジタル変調方式の場合で
も、ある程度処理を繰り返すことによって、位相検出が
できることがわかる。 【００１７】この操作はメモリ２内のすべてのデータに
行ってもよいし、プリアンブル信号のような既知のシン
ボルのみに行ってもよい。メモリ２内のすべてのデータ
に対して行う場合、送信データの“１”と“０”の数は
統計的に見れば等しくなるので、結局、位相のずれ量の
みが残ることとなるので、問題はない。送信側では送信
データが一定とならないように差動符号化が施されてい
ると都合が良い。この処理は、ＤＳＰ（デジタル信号処
理器）等のソフトウェアで容易に実現できる。 【００１８】 【発明の効果】以上詳細に説明したように、本発明によ
れば、ループフィルタ等のアナログ回路が必要なく、シ
ンポル同期を確立することができるので設計工数が削減
され調整工数も軽減される。また、ＤＳＰ等のソフトウ
ェアで実現することが可能なので、復号などの処理と組
み合わせることにより、より多くの回路規模の縮小がで
きるなどの利点がある。
【図面の簡単な説明】
【図１】本発明によるシンボル同期回路の一構成例図で
ある。 【図２】本発明の要部をなす位相判定器の詳細ブロック
図とアイパターン図である。 【符号の説明】 １ Ａ／Ｄ変換器 ２ メモリ ３ 位相判定器 ４ Ｄ／Ａ変換器 ５ ＬＰＦ ６ ＶＣＯ ７ 分周器 ３１，３１’，３２，３２’ シフトレジスタ ３３，３３’，３５ 加算器 ３４，３４’ 乗算器
ある。 【図２】本発明の要部をなす位相判定器の詳細ブロック
図とアイパターン図である。 【符号の説明】 １ Ａ／Ｄ変換器 ２ メモリ ３ 位相判定器 ４ Ｄ／Ａ変換器 ５ ＬＰＦ ６ ＶＣＯ ７ 分周器 ３１，３１’，３２，３２’ シフトレジスタ ３３，３３’，３５ 加算器 ３４，３４’ 乗算器
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J106 AA04 CC01 CC21 CC38 CC41
CC52 DD33 DD35 DD36 JJ02
KK37 KK39
5K004 AA05 AA08 FG00 FH08 JG00
JH05
5K047 AA15 EE02 EE04 GG11 MM27
MM33 MM45 MM46 MM55 MM63
Claims (1)
- 【特許請求の範囲】 【請求項１】 デジタル受信信号を直交検波したベース
バンドＩ相，Ｑ相信号をそれぞれデジタル変換するＡ／
Ｄ変換器と、 該Ａ／Ｄ変換器から出力されるデジタルＩ相，Ｑ相信号
を外部から指定される書込みアドレスに記憶するメモリ
と、 該メモリに記憶された信号を読出しその信号から位相変
化量を計算して位相判定値を出力する位相判定器と、 該位相判定器から出力される前記位相判定値をアナログ
変換した信号の高調波成分と雑音成分を除去するＬＰＦ
と、 該ＬＰＦの出力を制御電圧としてそれに応じた周波数の
クロック信号を出力する電圧制御発振器と、 該電圧制御発振器の出力クロックを分周して前記Ａ／Ｄ
変換器のクロックとするともに前記メモリの前記書込み
アドレスとする分周器とが備えられたシンボル同期回路
であって、 前記位相判定器は、シンボルレートの２倍の速度で動作
する第１のシフトレジスタと第２のシフトレジスタとを
含み、該第１のシフトレジスタはゼロクロス点を保持し
該第２のシフトレジスタは位相の符号及び変化量を保持
し、Ｉ相Ｑ相の計算結果を加算しその結果の位相情報を
前記位相判定値として出力するように構成されたことを
特徴とするシンボル同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196261A JP2003018228A (ja) | 2001-06-28 | 2001-06-28 | シンボル同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196261A JP2003018228A (ja) | 2001-06-28 | 2001-06-28 | シンボル同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003018228A true JP2003018228A (ja) | 2003-01-17 |
Family
ID=19034100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001196261A Pending JP2003018228A (ja) | 2001-06-28 | 2001-06-28 | シンボル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003018228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010166605A (ja) * | 2006-06-29 | 2010-07-29 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ |
| JP2010230448A (ja) * | 2009-03-26 | 2010-10-14 | Nec Corp | 航空機位置測定システム、受信局、航空機位置測定方法およびプログラム |
-
2001
- 2001-06-28 JP JP2001196261A patent/JP2003018228A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010166605A (ja) * | 2006-06-29 | 2010-07-29 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ |
| JP2010230448A (ja) * | 2009-03-26 | 2010-10-14 | Nec Corp | 航空機位置測定システム、受信局、航空機位置測定方法およびプログラム |
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