JP2003100875A

JP2003100875A - 半導体装置及びその製造方法

Info

Publication number: JP2003100875A
Application number: JP2001287681A
Authority: JP
Inventors: Nobuyuki Toyokawa; 暢之豊川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】同一の膜から抵抗率の異なる複数の抵抗層を
形成できるようにすると共に、抵抗層のデザイン変更を
伴わずに、多重イオン注入によってその抵抗値のみを任
意に変更できるようにする。【解決手段】同一の半導体基板１に抵抗値の異なる複
数の抵抗層を形成する方法であって、この半導体基板１
にシリコン酸化膜７を形成する工程と、このシリコン酸
化膜７上に多結晶シリコン膜４２を形成する工程と、こ
の多結晶シリコン膜４２にリンイオンを注入して、所定
の抵抗率の抵抗層を形成する工程と、この抵抗層を選択
的にマスクして該マスク領域以外の当該抵抗層に更にリ
ンイオンを注入する多重イオン注入により抵抗率の異な
る抵抗層を形成する工程と、抵抗率の異なる抵抗層を形
成した多結晶シリコン膜４２を所定形状にエッチングす
る工程とを含むものである。高抵抗率の抵抗層６６Ｃ
と、それよりも抵抗率の低い抵抗層６６Ａ及び６６Ｂを
同一の膜４２から形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多結晶シリコン
膜からなる高抵抗層と、複数のキャパシタを同一の半導
体基板上に混載したＲＣ混載型のアナログＩＣ等に適用
して好適な半導体装置及びその製造方法に関するもので
ある。詳しくは、半導体の膜に所定の不純物イオンを注
入して、所望の抵抗率の抵抗層を形成した後に、この抵
抗層の所定領域に更に不純物イオンを注入する多重イオ
ン注入により抵抗率の異なる抵抗層を形成し、同一の膜
から抵抗率の異なる複数の抵抗層を形成できるようにし
たものである。更に、この発明は、多重イオン注入によ
り同一の膜から高抵抗率の抵抗層と、低抵抗率のキャパ
シタ用の電極層とを形成できるようにしたものである。

【０００２】

【従来の技術】近年、電子製品の高性能化、多様化はま
すます進展しつつある。これに伴って、ＭＯＳ−ＦＥＴ
(Metal Oxide Semiconductor-Field Effect Transisto
r)と共に、抵抗値の異なる複数の抵抗層を同一半導体基
板上に搭載した半導体装置の需要が高まりつつある。

【０００３】図５Ａ及びＢは、従来例に係る半導体装置
９０の構成例を示す平面図及びＸ３−Ｘ４矢視断面図で
ある。図５Ａに示すように、この半導体装置９０は、半
導体基板と、この半導体基板上に設けられたシリコン酸
化膜９２と、少なくとも、このシリコン酸化膜９２上に
抵抗層９４Ａ〜９４Ｃを有している。

【０００４】これらの中で、抵抗層９４Ａ〜９４Ｃは同
一形状になされている。即ち、図５Ａにおいて、抵抗層
９４Ａ〜９４Ｃの寸法長さをそれぞれＬ１〜Ｌ３とした
とき、Ｌ１＝Ｌ２＝Ｌ３になされている。また、図５Ｂ
に示すように、抵抗層９４Ａ〜９４Ｃの断面積をそれぞ
れＳ１〜Ｓ３としたとき、Ｓ１＝Ｓ２＝Ｓ３になされて
いる。

【０００５】図６Ａ〜Ｃは半導体装置９０の製造方法を
示す工程図である。図６Ａに示すように、まず、半導体
基板９１にシリコン酸化膜９２を形成する。次に、図６
Ｂに示すように、このシリコン酸化膜９２上に抵抗層用
の多結晶シリコン膜９３を形成する。そして、図６Ｂの
実線矢印で示すように、この多結晶シリコン膜９３の全
面に所定量のリンイオンを均一に注入して、当該多結晶
シリコン膜９３の抵抗率を一様に低減する。

【０００６】その後、図６Ｃに示すように、この多結晶
シリコン膜９３上に所定形状のレジストパターン９４を
形成し、当該レジストパターン９４をマスクにして多結
晶シリコン膜９３をドライエッチングする。これによ
り、図５Ａ及びＢに示した、抵抗層９４Ａと、抵抗層９
４Ｂと、抵抗層９４Ｃを形成する。

【０００７】ところで、図５Ａに示した抵抗層９４Ａ〜
９４Ｃには所定量のリンイオンが均一に注入され、か
つ、抵抗層９４Ａ〜９４Ｃは同一形状になされている。
それゆえ、抵抗層９４Ａ〜９４Ｃの抵抗値をそれぞれｒ
１〜ｒ３としたとき、ｒ１＝ｒ２＝ｒ３になされてい
る。

【０００８】これらの抵抗層９４Ａ〜９４Ｃの中で、例
えば、抵抗層９４Ｃの抵抗値ｒ３のみを高めたい場合に
は、抵抗層９４Ｃの形状（デザイン）を変更すれば良
い。即ち、抵抗層９４Ｃの断面積Ｓ３を縮小する。これ
により、抵抗値ｒ３を高めることができる。さらに、デ
ザインルール等の限界によってその断面積Ｓ３の縮小が
困難な場合には、その寸法長さＬ３を破線矢印で示すよ
うに拡大する。これにより、抵抗値ｒ３を容易に、か
つ、確実に高めることができる。

【０００９】

【発明が解決しようとする課題】ところで、従来方式の
半導体装置９０によれば、デザインルール等の限界によ
って抵抗層９４Ｃの断面積Ｓ３の縮小が困難な場合に
は、抵抗層９４Ｃの寸法長さＬ３を拡大してその抵抗値
ｒ３を高めていた。このため、抵抗層９４Ｃの抵抗値ｒ
３を高める場合には、半導体基板９１上での当該拡散層
９４Ｃの占有面積を広く確保する必要があり、半導体装
置９０の集積度の向上が妨げられてしまうという問題が
あった。

【００１０】そこで、この発明は、このような問題を解
決したものであって、同一の膜から抵抗率の異なる複数
の抵抗層を形成できるようにすると共に、抵抗層のデザ
イン変更を伴わずに、多重イオン注入によってその抵抗
値のみを任意に変更できるようにした半導体装置及びそ
の製造方法の提供を目的とする。

【００１１】

【課題を解決するための手段】上述した課題は、同一の
半導体基板に抵抗値の異なる複数の抵抗層を形成する方
法であって、この半導体基板に絶縁性の膜を形成する工
程と、この絶縁性の膜上に半導体の膜を形成する工程
と、この半導体の膜に所定の不純物イオンを注入して、
所望の抵抗率の抵抗層を形成する工程と、この抵抗層を
選択的にマスクして該マスク領域以外の当該抵抗層に更
に不純物イオンを注入する多重イオン注入により抵抗率
の異なる抵抗層を形成する工程と、抵抗率の異なる抵抗
層を形成した半導体の膜を所定形状にエッチングする工
程とを含むことを特徴とする本発明に係る第１の半導体
装置の製造方法によって解決される。

【００１２】本発明に係る第１の半導体装置の製造方法
によれば、所望の抵抗率の抵抗層を基準にして、それよ
りも抵抗率の低い抵抗層を同一の膜から形成することが
できる。しかも、抵抗層のデザイン変更を伴わずに、多
重イオン注入によってその抵抗値のみを任意に変更する
ことができる。

【００１３】本発明に係る第２の半導体装置は、抵抗層
とキャパシタを同一の半導体基板に有する半導体装置で
あって、このキャパシタは、半導体基板上に設けられた
絶縁性の膜と、絶縁性の膜上に設けられた電極層とを備
え、この抵抗層は、絶縁性の膜上に半導体の膜を形成し
た後に当該膜に所定の不純物イオンを注入して所望の抵
抗率となされた膜から成り、キャパシタの電極層は、抵
抗層として使用する領域以外の半導体の膜に更に不純物
イオンを注入する多重イオン注入により抵抗率を異なら
せて成ることを特徴とするものである。

【００１４】本発明に係る第２の半導体装置によれば、
キャパシタの電極層は、抵抗層として使用する領域以外
の半導体の膜に更に不純物イオンを注入する多重イオン
注入により抵抗率を異ならせて形成される。従って、抵
抗層又は電極層のデザイン変更を伴わずに、多重イオン
注入によってそれらの抵抗値のみを任意に変更すること
ができる。

【００１５】本発明に係る第２の半導体装置の製造方法
は、同一の半導体基板に抵抗層とキャパシタを形成する
方法であって、この半導体基板に絶縁性の膜を形成する
工程と、この絶縁性の膜上に半導体の膜を形成する工程
と、この半導体の膜に所定の不純物イオンを注入して、
所望の抵抗率の抵抗層を形成する工程と、この抵抗層を
選択的にマスクして該マスク領域以外の当該抵抗層に更
に不純物イオンを注入する多重イオン注入によりキャパ
シタ用の電極層を形成する工程と、電極層及び抵抗層を
形成した半導体の膜を所定形状にエッチングする工程と
を含むことを特徴とするものである。

【００１６】本発明に係る第２の半導体装置の製造方法
によれば、高抵抗率の抵抗層と低抵抗率の電極層を同一
の膜から形成することができる。しかも、抵抗層又は電
極層のデザイン変更を伴わずに、多重イオン注入によっ
てそれらの抵抗値のみを任意に変更することができる。

【００１７】

【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態に係る半導体装置の製造方法について説明
する。（１）実施形態この実施形態では、半導体の膜に所定の不純物イオンを
注入して、所望の抵抗率の抵抗層を形成した後に、この
抵抗層を選択的にマスクして該マスク領域以外の当該抵
抗層に更に不純物イオンを注入する多重イオン注入によ
り抵抗率の異なる抵抗層を形成し、同一の膜から抵抗率
の異なる複数の抵抗層を形成できるようにすると共に、
抵抗層のデザイン変更を伴わずに、多重イオン注入によ
ってその抵抗値のみを任意に変更できるようにしたもの
である。

【００１８】図１Ａ〜Ｄは本発明の実施形態に係る半導
体装置５０（第１の半導体装置）の製造方法を示す工程
図である。まず、図１Ａに示す半導体基板１を用意す
る。この半導体基板１は、例えば１２インチのシリコン
ウェハであり、微量のボロンが添加されてｐ型になされ
ている。

【００１９】次に、この半導体基板１上に絶縁性の膜の
一例となるシリコン酸化膜７を形成する。このシリコン
酸化膜７の形成は、例えば半導体基板１の熱酸化によっ
て行う。シリコン酸化膜７の形成条件は、酸化温度９０
０℃、酸化ガスＯ₂、酸化時間１０分である。また、形
成後のシリコン酸化膜７の膜厚は、約２０ｎｍである。

【００２０】次に、シリコン酸化膜７を形成した半導体
基板１の全面に、半導体の膜の一例となる多結晶シリコ
ン膜４２を形成する。この多結晶シリコン膜４２の形成
は、例えばＣＶＤ(Chemical Vapor Deposition)によっ
て行う。多結晶シリコン膜４２の形成条件は、ＣＶＤ炉
内での反応温度が約６８０℃、反応圧力が約３０Ｐａ、
反応ガスはＳｉＨ₄である。また、形成後の多結晶シリ
コン膜４２の厚さは、約３５０ｎｍである。

【００２１】そして、図１Ａの実線矢印で示すように、
この多結晶シリコン膜４２の全面に不純物イオンの一例
となるリンイオンを均一に注入して、その抵抗率を所定
の値まで低減させる（以下で、第１回目のイオン注入と
もいう）。例えば、第１回目のイオン注入におけるリン
イオンのドーズ量は１×１０¹³／ｃｍ²程度、注入エネ
ルギーは１００ＫｅＶ程度である。これにより多結晶シ
リコン膜４２の抵抗率を１×１０^-2Ω・ｃｍ程度（高抵
抗率）まで低減させる。

【００２２】第１回目のイオン注入を行った後、図１Ｂ
に示すように、高抵抗層として使用する領域を選択的に
覆うようにして、多結晶シリコン膜４２上に第１のレジ
ストパターン６２を形成する。レジストパターンの形成
は、フォトリソグラフィによって行う。

【００２３】そして、図１Ｂの実線矢印で示すように、
レジストパターン６２を被着させた多結晶シリコン膜４
２に不純物イオンの一例となるリンイオンを更に注入し
て、多結晶シリコン膜４２の抵抗率を部分的に低減させ
る（以下で、第２回目のイオン注入ともいう）。例え
ば、第２回目のイオン注入におけるリンイオンのドーズ
量は１×１０¹⁴／ｃｍ²程度、注入エネルギーは１００
ＫｅＶ程度である。この第２回目のイオン注入によっ
て、レジストパターン４４から露出した多結晶シリコン
膜４２の抵抗率を５×１０^-3Ω・ｃｍ程度（中抵抗率）
まで低減させる。

【００２４】以下で、不純物イオン（リンイオン）を注
入した抵抗層（多結晶シリコン膜）を選択的にマスクし
て該マスク領域以外の当該抵抗層に更に不純物イオンを
注入することを多重イオン注入ともいう。この多重イオ
ン注入によって、多結晶シリコン膜４２の、高抵抗層と
して使用する領域と、中抵抗層として使用する領域の各
抵抗率をそれぞれ異ならしめることができる。

【００２５】次に、レジストパターン６２をアッシング
して除去する。そして、図１Ｃに示すように、高抵抗層
及び中抵抗層として使用する領域を選択的に覆うように
して、多結晶シリコン膜４２上に第２のレジストパター
ン６４を形成する。レジストパターン６４の形成は、フ
ォトリソグラフィによって行う。

【００２６】そして、図１Ｃの実線矢印で示すように、
レジストパターン６４をマスクにして多結晶シリコン膜
４２にリンイオン等を更に注入して、多結晶シリコン膜
４２の抵抗率を部分的に更に低減させる（以下で、第３
回目のイオン注入ともいう）。つまり、多結晶シリコン
膜４２への多重イオン注入を繰り返す。

【００２７】第３回目のイオン注入におけるリンイオン
のドーズ量は、例えば、１×１０¹⁵／ｃｍ²程度、注入
エネルギーは１００ＫｅＶ程度である。この多重イオン
注入の繰り返しによって、レジストパターン６４から露
出した多結晶シリコン膜４２の抵抗率を１×１０^-3Ω・
ｃｍ程度（低抵抗率）まで低減させる。

【００２８】次に、レジストパターン６４をアッシング
して除去する。そして、抵抗率の異なる抵抗層を形成し
た多結晶シリコン膜４２上に、所定の形状を有した第３
のレジストパターン（図示せず）を形成する。この第３
のレジストパターンをマスクにして、多結晶シリコン膜
４２にドライエッチングを施し、図１Ｄに示す抵抗層６
６Ａ〜６６Ｃを有した半導体装置５０を完成する。

【００２９】図１Ｄにおいて、抵抗層６６Ａ〜６６Ｃは
同一形状になされている。さらに、抵抗層６６Ａ〜６６
Ｃの抵抗率をそれぞれρ１〜ρ３とした場合、抵抗率ρ
１〜ρ３は多重イオン注入によってρ１＜ρ２＜ρ３に
なされている。これにより、抵抗層６６Ａ〜６６Ｃは同
一形状を有し、かつ、当該抵抗層６６Ａ〜６６Ｃの抵抗
値Ｒ１〜Ｒ３は、Ｒ１＜Ｒ２＜Ｒ３になされている。

【００３０】さらに、抵抗層６６Ｃの抵抗値Ｒ３を更に
高める場合、即ち、Ｒ１＜Ｒ２＜＜Ｒ３とする場合に
は、第１回目のイオン注入におけるリンイオンのドーズ
量を低減すれば良い。これにより、抵抗層６６Ｃの形状
（デザイン）を変更することなく、抵抗値Ｒ３を高める
ことができる。また、抵抗層６６Ｃのデザイン変更に合
わせて、新たにホトマスク基板（レチクル）を用意する
必要もないので、半導体装置の製造コスト低減にも貢献
できる。

【００３１】このように、本発明の実施形態に係る半導
体装置５０によれば、同一の半導体基板１に抵抗値の異
なる複数の抵抗層６６Ａ〜６６Ｃを形成する際に、多結
晶シリコン膜４２にリンイオンを注入して、高抵抗率の
抵抗層を形成した後に、この抵抗層を選択的にマスクし
て該マスク領域以外の当該抵抗層に更に不純物イオンを
注入する多重イオン注入により中抵抗率の抵抗層を形成
し、その後、この多重イオン注入を繰り返して高抵抗率
の抵抗層を形成するようになされる。

【００３２】従って、低抵抗率ρ１の抵抗層６６Ａと、
中抵抗率ρ２の抵抗層６６Ｂと、高抵抗率ρ３の抵抗層
６６Ｃとを同一の多結晶シリコン膜４２から形成するこ
とができる。しかも、抵抗層６６Ａ〜６６Ｃのデザイン
変更を伴わずに、多重イオン注入によってそれらの抵抗
値Ｒ１〜Ｒ３のみを任意に変更することができる。

【００３３】これにより、従来方式のように抵抗層の形
成領域を広く確保することなく、予めデザインされた形
成領域内に、異なる抵抗値を有する抵抗層６６Ａ〜６６
Ｃを集積化できるので、半導体装置の集積度向上に寄与
するところが大きい。

【００３４】尚、この実施形態では、多重イオン注入に
よって３つの異なる抵抗率を有する抵抗層を形成する場
合について説明したが、これに限られることはない。多
重イオン注入を１回又は２回以上行うことによって、２
又は３以上の異なる抵抗率を有する抵抗層を形成でき
る。

【００３５】（２）実施例この例では、抵抗層（Ｒ）とキャパシタ（Ｃ）を同一の
半導体基板に有する半導体装置の、抵抗層とキャパシタ
用の電極層を上述した多重イオン注入によって設けるこ
とを前提とする。その他の条件は実施形態と同様であ
る。従って、同じ符号のものは同じ機能を有するので、
その説明を省略する。

【００３６】図２Ａ及びＢは本発明の実施例に係る半導
体装置１００（第２の半導体装置）の構成例を示す平面
図及びＸ１−Ｘ２矢視断面図である。この半導体装置１
００は、多結晶シリコンからなる抵抗層（Ｒ）と、容量
の異なる複数のキャパシタ（Ｃ）を混載したＲＣ混載型
の半導体ＩＣである。

【００３７】図２Ａにおいて、この半導体装置１００
は、半導体基板１を有している。この半導体基板１に
は、ｎ型のウェル領域３と、このウェル領域３を素子分
離するフィールド酸化膜５が設けられている。フィール
ド酸化膜５は、半導体基板１が選択的に熱酸化されて形
成されたものである。図２Ｂにおいて、フィールド酸化
膜５の厚さは約６００ｎｍ程度である。

【００３８】また、半導体装置１００は、ウェル領域３
上に第１の絶縁性の膜の一例となるシリコン酸化膜７を
有している。さらに、シリコン酸化膜７上には、第１の
電極層の一例となる下部電極９が設けられている。この
下部電極９は、例えば多結晶シリコン膜からなり、その
厚さは３５０ｎｍ程度である。また、この多結晶シリコ
ン膜には、不純物イオンの一例となるリンイオンが所定
量注入されている。これにより、下部電極９は導電性を
有するようになされている。下部電極９の抵抗率は、例
えば１×１０^-3Ω・ｃｍ程度（低抵抗率）である。

【００３９】また、この半導体装置１００は、下部電極
９上に第２の絶縁性の膜の一例となるシリコン窒化膜１
１を有している。このシリコン窒化膜１１は、約２０ｎ
ｍ程度の厚さになされている。さらに、このシリコン窒
化膜１１上には、第２の電極層の一例となる上部電極１
３が設けられている。この上部電極１３は、例えば、多
結晶シリコン膜１５Ａ及びタングステンシリサイド膜１
５Ｂからなるものである。

【００４０】図２Ｂにおいて、多結晶シリコン膜１５Ａ
は、例えば、２００ｎｍ程度の厚さになされている。ま
た、タングステンシリサイド１５Ｂは、２５０ｎｍ程度
の厚さになされている。さらに、多結晶シリコン膜１５
Ａには、リン等の不純物イオンがドープされて、導電性
を有するようになされている。

【００４１】半導体装置１００では、上述したＮウェル
領域３と、シリコン酸化膜７と、下部電極９によって、
ＭＯＳ構造のキャパシタ（以下で、ＭＯＳキャパシタと
もいう）１７を構成するようになされている。また、下
部電極９と、シリコン窒化膜１１と、上部電極１３によ
って、ＭＩＳ構造のキャパシタ（以下で、ＭＩＳキャパ
シタともいう）１９を形成するようになされている。

【００４２】また、半導体装置１００は、フィールド酸
化膜５上に抵抗層２１を備えている。この抵抗層２１
は、例えば、厚さ３５０ｎｍ程度、抵抗率１×１０^-2Ω
・ｃｍ程度（高抵抗率）の多結晶シリコン膜からなるも
のである。この抵抗層２１の表面は、例えばシリコン窒
化膜で覆われている。

【００４３】さらに、半導体装置１００は、フィールド
酸化膜５に囲まれた半導体基板１の所定領域にＭＯＳト
ランジスタ３１を有している。このＭＯＳトランジスタ
３１は、半導体基板１の表面及びその近傍に設けられた
ｎ型のソース領域２３Ａ及びドレイン領域２３Ｂと、ソ
ース領域２３Ａ及びドレイン領域２３間のチャネル領域
上に設けられたゲート酸化膜２５と、このゲート酸化膜
２５上に設けられたゲート電極２７とから構成されてい
る。

【００４４】これらの中で、例えば、ゲート酸化膜２５
は、半導体基板１の熱酸化によって形成されたものであ
り、１５ｎｍ程度の厚さになされている。また、ゲート
電極２７は、多結晶シリコン膜１５Ａとタングステンシ
リサイド１５Ｂからなる積層構造を有している。

【００４５】このように、半導体装置１００では、ＭＯ
Ｓキャパシタ１７と、ＭＩＳキャパシタ１９は積層して
設けられ、半導体基板１上でのキャパシタの占有面積が
低減されるように工夫されている。

【００４６】次に、上述した半導体装置１００（第２の
半導体装置）の製造方法について説明する。図３及び図
４は本発明の実施例に係る半導体装置１００の製造方法
（その１、２）を示す工程図である。

【００４７】まず、図３Ａに示すように、半導体基板１
のウェル形成領域にリンイオンを５×１０¹²／ｃｍ²程
度注入し、拡散して、ウェル領域３を形成する。次に、
このウェル領域３を素子分離するようにフィールド酸化
膜５を形成する。フィールド酸化膜５の形成は、例えば
ＬＯＣＯＳ（Local Oxidation of Silicon）プロセスに
よって行う。

【００４８】次に、半導体基板１を熱酸化してシリコン
酸化膜７を形成する。このシリコン酸化膜７の形成条件
は、半導体装置５０（第１の半導体装置）の場合と同様
である。そして、シリコン酸化膜７を形成した半導体基
板１の全面に、半導体の膜の一例となる第１の多結晶シ
リコン膜４２を形成する。この多結晶シリコン膜４２の
形成条件も半導体装置５０の場合と同様である。

【００４９】次に、図３Ａの実線矢印で示すように、こ
の多結晶シリコン膜４２に不純物イオンの一例となるリ
ンイオンを注入して、その抵抗率を所定の値まで低減さ
せる（以下で、第１回目のイオン注入ともいう）。例え
ば、第１回目のイオン注入におけるリンイオンのドーズ
量は５×１０¹³／ｃｍ²程度、注入エネルギーは１００
ＫｅＶ程度である。これにより多結晶シリコン膜４２の
抵抗率は１×１０^-2Ω・ｃｍ程度（高抵抗率）になされ
る。

【００５０】第１回目のイオン注入を行った後、図３Ｂ
に示すように、抵抗層形成領域を選択的に覆うようにし
て、多結晶シリコン膜４２上に第１のレジストパターン
４４を形成する。レジストパターン４４の形成は、フォ
トリソグラフィによって行う。

【００５１】そして、図３Ｂの実線矢印で示すように、
レジストパターン４４を被着させた多結晶シリコン膜４
２に不純物イオンの一例となるリンイオンを注入して、
多結晶シリコン膜４４の抵抗率を部分的に低減させる
（以下で、第２回目のイオン注入ともいう）。例えば、
第２回目のイオン注入におけるリンイオンのドーズ量は
１×１０¹⁵／ｃｍ²程度、注入エネルギーは１００Ｋｅ
Ｖ程度である。この多重イオン注入によって、レジスト
パターン４４から露出した多結晶シリコン膜４２の抵抗
率は１×１０^-3Ω・ｃｍ程度（低抵抗率）になされる。

【００５２】次に、レジストパターン４４をアッシング
して除去する。そして、図３Ｃに示すように、抵抗層形
成領域とＭＯＳキャパシタ形成領域を選択的に覆うよう
にして、多結晶シリコン膜上に第２のレジストパターン
４６を形成する。レジストパターン４６を形成した後、
当該レジストパターン４６をマスクにして多結晶シリコ
ン膜をドライエッチングする。これにより、下部電極９
と抵抗層２１を一括して形成できる。

【００５３】下部電極９と抵抗層２１を形成した後、レ
ジストパターン４６をアッシングして除去する。そし
て、図３Ｄに示すように、下部電極９と抵抗層２１を覆
うようにして、半導体基板１上にシリコン窒化膜１１を
形成する。このシリコン窒化膜１１の形成は、例えばＣ
ＶＤによって行い、その条件は、反応温度が約６５０
℃、反応圧力が約７０Ｐａ、反応ガスはＳｉＨ₂Ｃｌ₂／
ＮＨ₃／Ｎ₂である。

【００５４】次に、図４Ａに示すように、下部電極９上
及び抵抗層２１上のシリコン窒化膜１１を覆うようにし
て、第３のレジストパターン４８を形成する。そして、
このレジストパターン４８をマスクにして、シリコン窒
化膜１１をドライエッチングする。これにより、少なく
とも、半導体基板１のＭＯＳトランジスタ形成領域上の
シリコン窒化膜１１を除去される。さらに、ＭＯＳトラ
ンジスタ形成領域上のシリコン酸化膜もドライ又はウエ
ットエッチングして除去する。

【００５５】次に、レジストパターン４８をアッシング
して除去する。そして、半導体基板１を熱酸化して、少
なくとも、ＭＯＳトランジスタ形成領域の半導体基板面
にゲート酸化膜を形成する。このゲート酸化膜の形成条
件は、例えば、酸化温度８５０℃、酸化ガスＯ₂、酸化
時間１０分である。

【００５６】図４Ｂに示すように、ゲート酸化膜２５を
形成した後、半導体基板１の全面に第２の多結晶シリコ
ン膜１５Ａを形成する。この多結晶シリコン膜１５Ａの
形成は、例えば、第１の多結晶シリコン膜４２と同様に
ＣＶＤによって行う。そして、多結晶シリコン膜１５Ａ
を形成した半導体基板１を、例えば、ＰＯＣｌ₃／Ｏ₂の
混合ガス下で加熱処理して、当該多結晶シリコン膜１５
Ａにリンをドープする。

【００５７】多結晶シリコン膜１５Ａにリンをドープし
てその抵抗率を低減させた後、この多結晶シリコン膜１
５Ａ上にタングステンシリサイド１５Ｂを形成する。こ
のタングステンシリサイド１５Ｂの形成は、例えばＣＶ
Ｄによって行い、その条件は、反応温度が約５９５℃、
反応圧力が約１００Ｐａ、反応ガスはＳｉＨ₂Ｃｌ₂／Ｗ
Ｆ₆である。

【００５８】その後、図４Ｃに示すように、ＭＯＳトラ
ンジスタのゲート電極形成領域とＭＩＳキャパシタの上
部電極形成領域を覆うようにして、タングステンシリサ
イド１５Ｂ上に第４のレジストパターン５４を形成す
る。そして、このレジストパターン５４をマスクにし
て、タングステンシリサイド及び第２の多結晶シリコン
膜をドライエッチングし、ＭＯＳトランジスタのゲート
電極２７と、ＭＩＳキャパシタの上部電極１３を形成す
る。ゲート電極２７と上部電極１３を形成した後、レジ
ストパターン５４をアッシングして除去し、図２Ａ及び
Ｂに示した半導体装置１００を完成する。

【００５９】このように、本発明の実施例に係る半導体
装置１００（第２の半導体装置）の製造方法によれば、
同一の半導体基板１に抵抗値の異なる複数の抵抗層を形
成する際に、多結晶シリコン膜４２にリンイオンを注入
して、高抵抗率の抵抗層２１を形成した後に、多重イオ
ン注入により低抵抗率の下部電極９を形成するようにな
される。

【００６０】従って、高抵抗率の抵抗層２１と低抵抗率
の下部電極９とを同一の多結晶シリコン膜４２から形成
することができる。しかも、抵抗層２１又は下部電極９
のデザイン変更を伴わずに、多重イオン注入によってそ
れらの抵抗値のみを任意に変更することができる。

【００６１】これにより、所望の抵抗値を得るために抵
抗層２１又は下部電極９の形成領域を広く確保する必要
がなく、予めデザインされた領域内に、抵抗層２１と下
部電極９とを集積化できるので、半導体装置１００の集
積度向上に寄与するところが大きい。

【００６２】尚、この実施例では、半導体の膜として多
結晶シリコン膜４２を使用した場合について説明した
が、これに限られることはなく、例えばアモルファスシ
リコン膜を使用しても良い。また、この実施例では、多
結晶シリコン膜４２にリンイオンを２回注入して、当該
多結晶シリコン膜４２に高抵抗率の領域と低抵抗率の領
域を形成する場合について説明したが、これに限られる
ことはなく、例えば、リンイオンの注入は３回でも良
い。

【００６３】これにより、多結晶シリコン膜４２に高抵
抗率の領域と、中抵抗率の領域と、低抵抗率の領域を形
成できる。そして、これらの領域を形成した多結晶シリ
コン膜４２を所定形状にエッチングすることにより、同
一の半導体基板１上に高抵抗率の抵抗層と、中抵抗率の
抵抗層と、低抵抗率の電極層を設けることができる。さ
らに、多重イオン注入を複数回行うことにより、抵抗率
の異なる抵抗層又は電極層を複数設けることができる。

【００６４】

【発明の効果】本発明に係る第１の半導体装置の製造方
法によれば、同一の半導体基板に抵抗値の異なる複数の
抵抗層を形成する際に、半導体の膜に所定の不純物イオ
ンを注入して、所望の抵抗率の抵抗層を形成した後に、
この抵抗層を選択的にマスクして該マスク領域以外の当
該抵抗層に更に不純物イオンを注入する多重イオン注入
により抵抗率の異なる抵抗層を形成するようになされ
る。

【００６５】この構成によって、所望の抵抗率の抵抗層
を基準にして、それよりも抵抗率の低い抵抗層を同一の
膜から形成することができる。しかも、抵抗層のデザイ
ン変更を伴わずに、多重イオン注入によってその抵抗値
のみを任意に変更することができる。従って、従来方式
のように抵抗層の形成領域を広く確保することなく、予
めデザインされた形成領域内に、高抵抗値の抵抗層と低
抵抗値の抵抗層とを集積化できるので、半導体装置の集
積度向上に寄与するところが大きい。

【００６６】本発明に係る第２の半導体装置によれば、
抵抗層とキャパシタを同一半導体基板に有する半導体装
置であって、抵抗層は、絶縁性の膜上に半導体の膜を形
成した後に当該膜に所定の不純物イオンを注入して所望
の抵抗率となされた膜から成り、キャパシタの電極層
は、抵抗層として使用する領域以外の半導体の膜に更に
不純物イオンを注入する多重イオン注入により抵抗率を
異ならせて成るものである。

【００６７】この構成によって、抵抗層又は電極層のデ
ザイン変更を伴わずに、多重イオン注入によってそれら
の抵抗値のみを任意に変更することができる。従って、
所望の抵抗値に合わせて抵抗層又は電極層の形成領域を
広く確保する必要がないので、抵抗層と電極層を所定領
域内に集積できる。

【００６８】本発明に係る第２の半導体装置の製造方法
によれば、同一の半導体基板に抵抗層とキャパシタを形
成する際に、半導体の膜に所定の不純物イオンを注入し
て、所望の抵抗率の抵抗層を形成した後に、この抵抗層
を選択的にマスクして該マスク領域以外の当該抵抗層に
更に不純物イオンを注入する多重イオン注入によりキャ
パシタ用の電極層を形成するようになされる。

【００６９】この構成によって、高抵抗率の抵抗層と低
抵抗率の電極層を同一の膜から形成することができる。
しかも、抵抗層又は電極層のデザイン変更を伴わずに、
多重イオン注入によってそれらの抵抗値のみを任意に変
更することができる。従って、所望の抵抗値を得るため
に抵抗層又は電極層の形成領域を広く確保する必要がな
く、予めデザインされた領域内に、抵抗層と電極層とを
集積化できるので、半導体装置の集積度向上に寄与する
ところが大きい。

【００７０】この発明は、多結晶シリコンからなる高抵
抗層と、複数のキャパシタを同一の半導体基板上に混載
したＲＣ混載型の半導体装置等に適用して極めて好適で
ある。

【図面の簡単な説明】

【図１】Ａ〜Ｄは本発明の実施形態に係る半導体装置５
０（第１の半導体装置）の製造方法を示す工程図であ
る。

【図２】Ａ及びＢは本発明の実施例に係る半導体装置１
００（第２の半導体装置）の構成例を示す平面図及びＸ
１−Ｘ２矢視断面図である。

【図３】Ａ〜Ｄは半導体装置１００の製造方法（その
１）を示す工程図である。

【図４】Ａ〜Ｃは半導体装置１００の製造方法（その
２）を示す工程図である。

【図５】Ａ及びＢは従来例に係る半導体装置９０の構成
例を示す平面図及びＸ３−Ｘ４矢視断面図である。

【図６】Ａ〜Ｃは半導体装置９０の製造方法を示す工程
図である。

【符号の説明】

１・・・半導体基板、７・・・シリコン酸化膜（第１の
絶縁性の膜）、９・・・下部電極、１１・・・シリコン
窒化膜（第２の絶縁性の膜）、１３・・・上部電極、１
７・・・ＭＯＳキャパシタ、１９・・・ＭＩＳキャパシ
タ、２１・・・抵抗層、４２・・・多結晶シリコン膜
（半導体の膜）、５０・・・半導体装置（第１の半導体
装置）、６６Ａ〜６６Ｃ・・・抵抗層、１００・・・半
導体装置（第２の半導体装置）

Claims

【特許請求の範囲】

【請求項１】同一の半導体基板に抵抗値の異なる複数
の抵抗層を形成する方法であって、前記半導体基板に絶縁性の膜を形成する工程と、前記絶縁性の膜上に半導体の膜を形成する工程と、前記半導体の膜に所定の不純物イオンを注入して、所望
の抵抗率の抵抗層を形成する工程と、前記抵抗層を選択的にマスクして該マスク領域以外の当
該抵抗層に更に不純物イオンを注入する多重イオン注入
により抵抗率の異なる抵抗層を形成する工程と、前記抵抗率の異なる抵抗層を形成した半導体の膜を所定
形状にエッチングする工程とを含むことを特徴とする半
導体装置の製造方法。
【請求項２】前記抵抗層を選択的にマスクして該マス
ク領域以外の当該抵抗層に更に不純物イオンを注入する
多重イオン注入により抵抗率の異なる抵抗層を形成する
工程を複数回繰り返すことを特徴とする請求項１に記載
の半導体装置の製造方法。
【請求項３】抵抗層とキャパシタを同一の半導体基板
に有する半導体装置であって、前記キャパシタは、前記半導体基板上に設けられた絶縁性の膜と、前記絶縁性の膜上に設けられた電極層とを備え、前記抵抗層は、前記絶縁性の膜上に半導体の膜を形成した後に当該膜に
所定の不純物イオンを注入して所望の抵抗率となされた
膜から成り、前記電極層は、前記抵抗層として使用する領域以外の前記半導体の膜に
更に不純物イオンを注入する多重イオン注入により抵抗
率を異ならせて成ることを特徴とする半導体装置。
【請求項４】前記半導体の膜は、多結晶シリコン膜で
あることを特徴とする請求項３に記載の半導体装置。
【請求項５】前記絶縁性の膜を第１の絶縁性の膜と
し、前記電極層を第１の電極層としたとき、前記キャパシタは、更に、前記第１の電極層上に設けられた第２の絶縁性の膜と、前記第２の絶縁性の膜上に設けられた第２の電極層とを
備えたことを特徴とする請求項３に記載の半導体装置。
【請求項６】同一の半導体基板に抵抗層とキャパシタ
を形成する方法であって、前記半導体基板に絶縁性の膜を形成する工程と、前記絶縁性の膜上に半導体の膜を形成する工程と、前記半導体の膜に所定の不純物イオンを注入して、所望
の抵抗率の抵抗層を形成する工程と、前記抵抗層を選択的にマスクして該マスク領域以外の当
該抵抗層に更に不純物イオンを注入する多重イオン注入
によりキャパシタ用の電極層を形成する工程と、前記電極層及び前記抵抗層を形成した半導体の膜を所定
形状にエッチングする工程とを含むことを特徴とする半
導体装置の製造方法。