JPS59210659A - Ｍｏｓ半導体装置の製造法 - Google Patents
Ｍｏｓ半導体装置の製造法Info
- Publication number
- JPS59210659A JPS59210659A JP58184987A JP18498783A JPS59210659A JP S59210659 A JPS59210659 A JP S59210659A JP 58184987 A JP58184987 A JP 58184987A JP 18498783 A JP18498783 A JP 18498783A JP S59210659 A JPS59210659 A JP S59210659A
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- JP
- Japan
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- film
- layer
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は相補型ＭＯ８半導体装置（以下ＣＭＯ８と略
称する）の製造法に関する。
称する）の製造法に関する。
従来のＣＭＯ８製造法では、一つの半導体基板上Ｋｐチ
ャネル及びｎチャネルのソース・ドレイン領域をそｎぞ
れ形成するためＫｐ現型拡散マスクとｎ型拡赦用のマス
クを交互に使用して、互いに異なる領域へのドープ時に
はＣＶＤ法（気相化学析出法）による５ｉＯ２（二酸化
シリコン）膜の上記マスクを被着することで異なる不純
物が他の領域の半導体基板にドープされるのを防止する
方法が採られている。この方法によればポリシリコン・
ゲートと共に形成した池のポリシリコン配線は、ソース
・ドレイン部拡散と同時に不純物ドープが行なわれるた
め不純物が高濃度にドープされ、低抵抗の導体部として
利用されるつところで、従来、ＭＯ８ＩＣの製造におい
ては、均一な高比抵抗基板が用いられていたが、この種
の高比抵抗基板のバルク濃度を精密に制御することは大
変困難であった。
ャネル及びｎチャネルのソース・ドレイン領域をそｎぞ
れ形成するためＫｐ現型拡散マスクとｎ型拡赦用のマス
クを交互に使用して、互いに異なる領域へのドープ時に
はＣＶＤ法（気相化学析出法）による５ｉＯ２（二酸化
シリコン）膜の上記マスクを被着することで異なる不純
物が他の領域の半導体基板にドープされるのを防止する
方法が採られている。この方法によればポリシリコン・
ゲートと共に形成した池のポリシリコン配線は、ソース
・ドレイン部拡散と同時に不純物ドープが行なわれるた
め不純物が高濃度にドープされ、低抵抗の導体部として
利用されるつところで、従来、ＭＯ８ＩＣの製造におい
ては、均一な高比抵抗基板が用いられていたが、この種
の高比抵抗基板のバルク濃度を精密に制御することは大
変困難であった。
したがって、本発明の目的は、高い精度で所望の電気的
特性を得ることができろ０ＭＯ８ＩＣの製造法を提供す
ることにある。
特性を得ることができろ０ＭＯ８ＩＣの製造法を提供す
ることにある。
上記目的を達成するために、本発明は、基板の表面の素
子を形成する部分のみにイオン・インプランテーシミン
により所望の不純物濃度の素子形成領域を個別に形成し
ようとするものである。
子を形成する部分のみにイオン・インプランテーシミン
により所望の不純物濃度の素子形成領域を個別に形成し
ようとするものである。
以下、本発明を実施例にそって具体的に説明する。
第１図ｔａｌ〜（ｊｌはｎ型Ｓｉ基板上にｐチャネル間
Ｏ８ＦＥＴとｎチャ、：ｆ−ルＭＯ８ＦＥＴ）２形成し
、一部に高抵抗回路を有する０ＭＯ８ＩＣ１例えばメモ
リセルの製造に本発明を適用した場合の工程図を示す。
Ｏ８ＦＥＴとｎチャ、：ｆ−ルＭＯ８ＦＥＴ）２形成し
、一部に高抵抗回路を有する０ＭＯ８ＩＣ１例えばメモ
リセルの製造に本発明を適用した場合の工程図を示す。
ｆｄｌ ｎ−型Ｓｉ基板１を用意し、全面にＰ（リン
）イオンの打込みを行う。次いで表面酸化膜（Ｓｉｎ、
）２を形成し、ホトレジスト３によるウェル窓開し、Ｂ
（ボロン）イオン打込みを行う。
）イオンの打込みを行う。次いで表面酸化膜（Ｓｉｎ、
）２を形成し、ホトレジスト３によるウェル窓開し、Ｂ
（ボロン）イオン打込みを行う。
ｆｂｌ ウェル拡散のための熱処理を行い、基板表面
層にｎ一層４とｐ″′′ウエル５成する。
層にｎ一層４とｐ″′′ウエル５成する。
（ｃｌ 酸化膜２を全面除去し、洗浄後、新たに薄い
酸化膜６を形成し、次いでＳｉ、Ｎ、膜７をデポジショ
ンしこホトレジスト８によりＳｉ、Ｎ、膜を部分的に除
去する。
酸化膜６を形成し、次いでＳｉ、Ｎ、膜７をデポジショ
ンしこホトレジスト８によりＳｉ、Ｎ、膜を部分的に除
去する。
ｆｄｌ 全面にＣ’ＶＤ膜９を形成し、ホトレジスト
処理によりｐ−フェル側のＣＶＤを取除いた後、Ｂイオ
ン打込みを行う。
処理によりｐ−フェル側のＣＶＤを取除いた後、Ｂイオ
ン打込みを行う。
：ｅｌ ＣＶＤ膜９を取除いてｎ−基板側を露出する
と同時Ｋｐ−ウェル側を新たなＣＶＤ膜１ｏで覆い、Ｐ
イオン打込みを行う。
と同時Ｋｐ−ウェル側を新たなＣＶＤ膜１ｏで覆い、Ｐ
イオン打込みを行う。
ｆｆ＋ 前記Ｓｉ３Ｎ、膜をマスクとしてフィルド部
に選択酸化膜１１を形成すると同時に、この酸化膜１１
の下Ｖｃｐ領域１２及びｎ領域１３を拡散する。
に選択酸化膜１１を形成すると同時に、この酸化膜１１
の下Ｖｃｐ領域１２及びｎ領域１３を拡散する。
このあと両面エッチを行ってＳｉ３Ｎ４膜７及び薄い酸
化膜６を除去する。
化膜６を除去する。
Ｉｇ＋ ゲート酸化膜１５を生成し、次いで、ポリＳ
ｉ層１６をデポジションし、ホトレジネト処理によりソ
ース・ドレイン部を窓開する。このあとポリＳｉ層１６
に対し低濃度不純物イオン打込みをかるく行う。
ｉ層１６をデポジションし、ホトレジネト処理によりソ
ース・ドレイン部を窓開する。このあとポリＳｉ層１６
に対し低濃度不純物イオン打込みをかるく行う。
ｔｈｌ ＣＶ Ｄ ｌｉｔ化膜を形成し、ホトレジス
ト処理によりｎ−基板側ＶＷ出するｐ＋マスク１７とな
し、高濃度Ｂ拡散によりｐ＋ソース、ドレイン１８を形
成する。
ト処理によりｎ−基板側ＶＷ出するｐ＋マスク１７とな
し、高濃度Ｂ拡散によりｐ＋ソース、ドレイン１８を形
成する。
（ｉｔ ｐ＋マスク１７を取除き、ｐ−フェル側を露
出するｎ＋マスク１９を形成、高濃度ｐ拡ｗ！ｌＫより
ｎ＋ンース、ドレイン２０を形状する。これらの工程に
おいて、第２図に示すよ５にボＩＪ Ｓ ｉ層の一部ｌ
Ｃｎ＋マスク（ＣＶＤ酸化膜）１９ａが残るようなパタ
ーンのホトマスクｍ、、ｍ、７使用し、このｎ＋マスク
ｌ’ｌａによってポリＳｉ層の一部は高抵抗部２１とな
って残り、マスク１９ａで覆われない部分１６は高濃度
不純物ドープにより低抵抗部となる。
出するｎ＋マスク１９を形成、高濃度ｐ拡ｗ！ｌＫより
ｎ＋ンース、ドレイン２０を形状する。これらの工程に
おいて、第２図に示すよ５にボＩＪ Ｓ ｉ層の一部ｌ
Ｃｎ＋マスク（ＣＶＤ酸化膜）１９ａが残るようなパタ
ーンのホトマスクｍ、、ｍ、７使用し、このｎ＋マスク
ｌ’ｌａによってポリＳｉ層の一部は高抵抗部２１とな
って残り、マスク１９ａで覆われない部分１６は高濃度
不純物ドープにより低抵抗部となる。
（ｊ） 全面にＰＳＧ（リン・シリケート・ガラス）
膜２２を形成し、Ｎ３丁ニールの後、コンタクト部ホト
エツチングを行い、次いでへ！蒸着、配線パターンマス
クによるホトエツチングを行ってＭ配線２３を完成する
。
膜２２を形成し、Ｎ３丁ニールの後、コンタクト部ホト
エツチングを行い、次いでへ！蒸着、配線パターンマス
クによるホトエツチングを行ってＭ配線２３を完成する
。
第３図はこの発明の製造法により形成した、第４図の回
路に対応するメモリセルの平面形状を示す。同図におい
て、斜線ハツチングを施した部分がポリＳｉ層１６から
なる配線でその一部をＭＣ８ＦＥＴ（にＬ −Ｑｓ
、Ｑｓ 、Ｑｓ ）の各ゲートを構成する。又、
破線でハツチングを施した部分は高抵抗部（Ｒ，、Ｒ２
）である。このＲ１，Ｒ２は第５図に示すよ５なｐ＋＋
散マスクｍ１とｎ＋拡拡散マク２ｍとを使用し、これら
のマスクの重複する部分ｍＲ，、ｍＲ，によって不純物
のドープされない高抵抗部をつくるものである。
路に対応するメモリセルの平面形状を示す。同図におい
て、斜線ハツチングを施した部分がポリＳｉ層１６から
なる配線でその一部をＭＣ８ＦＥＴ（にＬ −Ｑｓ
、Ｑｓ 、Ｑｓ ）の各ゲートを構成する。又、
破線でハツチングを施した部分は高抵抗部（Ｒ，、Ｒ２
）である。このＲ１，Ｒ２は第５図に示すよ５なｐ＋＋
散マスクｍ１とｎ＋拡拡散マク２ｍとを使用し、これら
のマスクの重複する部分ｍＲ，、ｍＲ，によって不純物
のドープされない高抵抗部をつくるものである。
上記実施例ではマスクパターンの一部を変更するのみで
、新たな工程を付加することなくＣＭＯ８釦高抵抗禦子
な形成することができる。
、新たな工程を付加することなくＣＭＯ８釦高抵抗禦子
な形成することができる。
この発明はＣＭＯ８ｇ用いた半導体装置すべての場合に
適用できる。
適用できる。
第１図＋ａｌ〜ｌｊ）はこの発明による一実施例工程図
、第２図はこの発明の原理説明のための断面図、第３図
はこの発明を応用したメモリセルの平面図、第４図は第
３図に等価の回路図、第５図は第３図のメモリセル装置
の際にｐ＋拡散及びｎ＋拡散に使用するマスクの形状を
示す平面図である。 １・・・ｎ−ｍ個Ｓｉ基板、２・・・表面酸化膜、３・
・・ホトレジスト、４・・ｎ一層、５・・・ｐ−ウェル
、６・・・酸化膜、７・・・Ｓｉ３Ｎ、膜、８・・・ホ
トレジスト、９・・・ＣＶＤ膜、ｌＯ・・・ＣＶＤ膜、
１１・・・選択酸化膜、１２・・・ｐ領域、１３・・・
ｎ領域、１５・・・ゲート酸化膜、１６・・ポリＳｉ層
、１７・・・ｐ マスク、１８・・・ｐ ンース、ドレ
イン、１９・・・ｎ マスク、２０・・・ｎ＋ソース、
ドレイン、２１・・・高抵抗部、２２第１図 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図第 ３
シ４
、第２図はこの発明の原理説明のための断面図、第３図
はこの発明を応用したメモリセルの平面図、第４図は第
３図に等価の回路図、第５図は第３図のメモリセル装置
の際にｐ＋拡散及びｎ＋拡散に使用するマスクの形状を
示す平面図である。 １・・・ｎ−ｍ個Ｓｉ基板、２・・・表面酸化膜、３・
・・ホトレジスト、４・・ｎ一層、５・・・ｐ−ウェル
、６・・・酸化膜、７・・・Ｓｉ３Ｎ、膜、８・・・ホ
トレジスト、９・・・ＣＶＤ膜、ｌＯ・・・ＣＶＤ膜、
１１・・・選択酸化膜、１２・・・ｐ領域、１３・・・
ｎ領域、１５・・・ゲート酸化膜、１６・・ポリＳｉ層
、１７・・・ｐ マスク、１８・・・ｐ ンース、ドレ
イン、１９・・・ｎ マスク、２０・・・ｎ＋ソース、
ドレイン、２１・・・高抵抗部、２２第１図 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図第 ３
シ４
Claims (1)
- １、第１導電型の半導体基板を準備し、その表面部分に
イオン注入により第２導電型の第１領域および基板より
高濃度の第１導電型の第２領域を形成し、前記第１領域
には第１導電型、前記第２領域には第２導電型のＭＩＳ
ＦＢＴを形成することを特徴とする相補型ＭＯ８半導体
装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184987A JPS59210659A (ja) | 1983-10-05 | 1983-10-05 | Ｍｏｓ半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184987A JPS59210659A (ja) | 1983-10-05 | 1983-10-05 | Ｍｏｓ半導体装置の製造法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022177A Division JPS53105990A (en) | 1977-02-28 | 1977-02-28 | Manufacture of mos semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210659A true JPS59210659A (ja) | 1984-11-29 |
Family
ID=16162811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184987A Pending JPS59210659A (ja) | 1983-10-05 | 1983-10-05 | Ｍｏｓ半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| US5679588A (en) * | 1995-10-05 | 1997-10-21 | Integrated Device Technology, Inc. | Method for fabricating P-wells and N-wells having optimized field and active regions |
-
1983
- 1983-10-05 JP JP58184987A patent/JPS59210659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| US5679588A (en) * | 1995-10-05 | 1997-10-21 | Integrated Device Technology, Inc. | Method for fabricating P-wells and N-wells having optimized field and active regions |
| US5926704A (en) * | 1995-10-05 | 1999-07-20 | Integrated Device Technology, Inc. | Efficient method for fabricating P-wells and N-wells |
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