JPH0240946A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は電源電圧より高い電圧を発生させる昇圧回路を
構成する半導体集積回路に関する。

［従来の技術］ 第７図は容量とＭＩＳ型半導体装置とにより構成される
従来の半導体集積回路の一単位を示し、第８図は昇圧回
路の回路図を示す。第８図に示す昇圧回路においては、
電源端子１からＮチャネルＭＩＳ型半導体装置２を介し
て、ＮチャネルＭＩＳ型トランジスタ４と容量３とによ
り構成される１単位の半導体音積回路（第７図はその断
面構造である）を６個直列に接続した構造になっている
。

符号６．７はいずれもクロックの入力端子であるが、ク
ロック入力端子６とクロック入力端子７とには相互に逆
相のクロック信号が入力される。符号５は昇圧回路の出
力端子であり、電源電圧より高い電圧が得られる。

次に、第８図に示した昇圧回路の原理について説明する
。第９図は、第７図にその断面図を示した単位の半導体
集積回路を２個直列に接続した回路を示す、ｎ−１番目
の接続点８の電位を■。−１ｎ番目の接続点９の電位を
Ｖ４とする。容量１２は第７図のＭＩＳ型容量であり、
その容量値をＣとすると、通常、Ｃ＝１乃至４ｐＦ程度
である。容量１３は各接続点につく寄生容量であり、そ
の容量値をＣｓとすると、通常Ｃｓ　＝　０．１乃至０
．３ｐＦである。なお、ＮチャネルＭＩＳ型半導体装置
のしきい値電圧をｖＴＮとする。クロック入力端子６゜
７には互いに逆相のクロック信号が入力され、その振幅
電圧を■φとする。なお、このタロツク信号の周波数は
通常的２　ＭＨｚから６　ＭＨｚである。先ず、タロツ
ク入力端子６はＯボルト、クロック入力端子７は■φボ
ルト、（ｎ−１）番目の接続点８の電圧をＶ、−１とす
る。そして、クロックが反転して、入力端子６が■φボ
ルト、入力端子７が０ボルトになった瞬間を考える。接
続点８に蓄積された総電荷は、Ｃｓ　Ｖ　ｎ−ｓ　＋　
Ｃ（Ｖ　ｎ−１＋　Ｖφ）である。■ｏをクロックが変
化して入力端子７が０ボルトになり、容量１３と容量１
２の電荷が再配分された直後の電位とすると、接続点８
の電荷は、ＮチャネルＭｒＳ型半導体装置１０を介して
接続点９へ移動し、その移動は接続点８の電圧が■７＋
■ＴＮになり、ＮチャネルＭＩＳ型半導体装置１０が非
導通になるまで行われる。このとき、接続点８に蓄積さ
れている電荷は （Ｃ十Ｃｓ　）　　（Ｖｆｉ＋　ＶＴＮ）である。従っ
て、接続点８から接続点９へ移動した電荷ＱはＣ！１１
　Ｖ、、＋Ｃ（Ｖ、、＋Ｖφ）（ＣＴＣｓ　）　　（Ｖ
、　＋ＶＴＮ）　＝Ｑ　　−（１）となる。第７図に示
した単位の半導体集積回路がＮ段直列に接続されている
場合は（１）で表わされる漸化式を解いて Ｎ ・・・　（２） となる。ここで十分な昇圧電圧を得るためには、Ｃ＞　
Ｃｓであることが必要なことがわかる。第８図に示した
昇圧回路の出力端子５から、ｆＸＱの電流を取り出すこ
とができる。ここでｆは昇圧回路のクロック周波数であ
る。

容量値Ｃを十分に大きくすることにより、−Ｑ／（ＣＴ
Ｃｓ）の項を十分に小さくすることができ、出力電流ｆ
ＸＱが一定である場合は、より高い昇圧電圧Ｖｔｉを得
ることができ、また、昇圧電圧ＶＮが一定であれば、よ
り多くの電流を出力できる０通常、Ｃ≠１００５程度の
値を用いることが多い。

第７図は、従来技術による容量の断面図を示したもので
、ＭＩＳ型半導体装置のゲート電極２６ａを形成するた
めの多結晶シリコン膜を使用して容量の上部電極２６ｂ
を形成し、下部拡散層には、イオン注入等により形成し
たＮ型拡散層２５と下部電極取り出し部には、ＭＩＳ型
半導体装置のソース領域、ドレイン領域のＮ＋拡散層２
４ａと同一工程で形成したＮ＋拡散層２４ｂを用い、容
量の電極間の絶縁膜にはＭＩＳ型半導体装置のゲート酸
化Ｍ　２３　ａと同一工程で形成したゲート酸化膜２３
ｂが使用されている。

なお、第７図において、ＭＩＳ型半導体装置の多結晶シ
リコン層からなるゲート電極２６ａはチャネル領域上で
アルミニウム配線２８と接続されているが、これは断面
図上においてアルミニウム配線による接続を示すための
ものであり、実際には素子分離酸化膜２２上でアルミニ
ウム配線２８とゲート電極である多結晶シリコン層２６
ａとの接続をとっている。

なお、符号２７は眉間絶縁膜、符号２９は熱酸化膜であ
る。

［発明が解決しようとする課題］ しかしながら、上述した従来の昇圧回路は、各接続点に
つく寄生容量１３（容量値Ｃｓ）に比して十分に大きい
容量１２を使用して昇圧回路を構成する必要がある。ま
た、昇圧回路の出力電源をより多く得ようとするとき、
又は、昇圧回路の出力電圧をより高くしようとするとき
は、多数の大容量値の容量が必要となる。このように、
大容量値の容量を多数形成するためには、基板２１上に
広大な領域が必要であり、半導体集積回路が大型化する
という欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
昇圧回路の容量が占める領域を縮小することができ、小
型化が可能の半導体集積回路を提供することを目的とす
る。

［課題を解決するための手段］ 本発明に係る半導体集積回路は、第１のＭＩＳ型半導体
装置のドレイン電極及びゲート電極を容量の第１の電極
に接続して第１端子とし、ソース電極を第２端子とし、
前記容量の第２の電極を第３端子とし、この第１のＭＩ
Ｓ型半導体装置と容量から一単位が構成される単位集積
回路複数個をその第１端子と第２端子とを相互に接続す
ることにより直列に接続し、前記単位集積回路の未接続
の第１端子を第２のＭＩＳ型半導体装置のソース電極に
接続し、前記第２のＭＩＳ型半導体装置のゲート電極及
びドレイン電極を電位供給源に接続してなる半導体集積
回路において、前記容量は、第１導電型の半導体基板上
に形成された第２導電型の拡散層と、前記拡散層上に形
成された第１絶縁膜と、前記第１絶縁膜上に形成された
第１導電層と、前記第１導電層上に形成された第２絶縁
膜と、前記第２絶縁膜上に形成された第２導電層とによ
り構成され、前記第１導電層を前記容量の第１の電極と
し、前記第２導電層を第２導電型の拡散層に接続して前
記容量の第２の電極とすることを特徴とする。

［作用〕 本発明においては、容量を構成する第２導電型拡散層、
第１絶縁膜、第１導電層、第２絶縁膜及び第２導電層が
この順に積層されており、絶縁膜を間に挾んで３層の電
極が積層されている。そして、第２層目の第１導電層を
容量の第１の電極とし、第２導電層と拡散層とを接続し
て第２の電極としている。これにより、第１及び第２絶
縁膜を間に挾んで第１電極及び第２電極が対向する面積
は、半導体基板上における第１電極及び第２電極の形成
領域の２倍であり、極めて小さい形成領域で大容量値の
容量を形成することができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る半導体集積回路における
容量及びＭＩＳ型半導体装置の部分の一単位を示す断面
図である。

Ｐ型半導体基板３１の表面には素子分離用熱酸化膜３２
が形成されており、この酸化膜３２に仕切られた容量形
成領域には熱酸化膜３３が形成されている。更に、この
容量形成領域の基板３１内にはリンのイオン注入により
Ｎ型拡散層３７が形成されている。また、熱酸化膜３３
及び素子分離用酸化膜３２の上には、第１導電層３５が
多結晶シリコン層を気相成長法により堆積した後パター
ニングすることにより形成されている。

一方、多結晶シリコン第１導電層３５及びＭＩＳ型半導
体装置形成領域の基板３１の各表面を熱酸化することに
より、酸化膜３４が形成されており、更に気相成長法に
より、ＭＩＳ型半導体装置のゲート電極３６　ａを構成
する多結晶シリコンと、容量の第２導電層３６ｂを構成
する多結晶シリコン層とを同時に形成する。そして、こ
のゲート電＆３６ａ及び第２導電層３６ｂの多結晶シリ
コン層の表面を熱酸化して、酸化膜４１が形成されてい
る。

また、ＭＩＳ型半導体装置のソース領域及びドレイン領
域には、Ｎ＋拡散層３８がイオン注入法により形成され
ていると共に、容量部にも同一の工程でＮ＋拡散層３８
が形成されている。そして、全面に形成された眉間絶縁
膜３９には、Ｎ＋拡散層３８及び多結晶シリコン層から
なる第１導電層３５、ゲート電極３６ａ、第２導電層３
６ｂを相互に接続するためのコンタクト孔が開孔されて
おり、この眉間絶縁膜３９上にパターン形成されたアル
ミニウム配線４０を使用して多結晶シリコン第１導電層
３５から電極を取り出して容量の第１端子とし、下部拡
散層３７と多結晶シリコン第２導電層３６ｂを接続して
第２端子とすることにより、半導体集積回路が構成され
ている。

このように構成された半導体集積回路においては、第１
導電層３５を一方の端子とし、第２導電層３６ｂ及びＮ
型拡散層３７を他方の端子とする容量が構成される。即
ち、絶縁膜を挾んで形成された３層の電極により容量が
形成されるので、本構造の容量を使用することにより、
酸化膜３３゜３４の膜厚が等しいときは、容量形成領域
の面積が従来と同一の場合に従来の２倍の容量値を得る
ことができ、又は、従来と同一容量値であれば、従来の
半分の面積で同一容量を実現することができる。

第２図は、本発明の第２の実施例に係る半導体集積回路
を示す断面図である。

本実施例の主な構造は、第１図の場合と、Ｎ型拡散層３
７を省略し、Ｎウェル４２を形成した点のみが異なる。

従って、第２図において、第１図と同一物には同一符号
を付して説明を省略する。

第２図に示すように、相補型半導体装置の場合には、容
量の下部拡散層をイオン注入により形成することなく、
Ｐ型半導体基板３１上に形成されたＮウェル４２を容量
の下部拡散層として使用することができる。従って、本
実施例においては、容量の下部のＮ型拡散層を形成する
ために新たにイオン注入の工程を追加する必要がなく、
Ｎウェル４２を用いることにより第１図に示した容量と
同等の容量を形成することができる。近時、低消費電力
化のために、相補型のＭＩＳ型半導体装置を用いること
が多く、この場合は本構造のように下部拡散層にＮウェ
ル４２を用いることが可能である。

第３図は本発明の第３の実施例を示す。第３図において
、第１図と相応物には同一符号を付して説明を省略する
。

本実施例は、多結晶シリコン層からなる第２導電層３６
ｃを多結晶シリコン層からなる第１導電層３５の側面部
分まで覆うように形成したものである。これにより、第
１導電層３５の側面部と第２導電層３６ｃとの間の容量
も有効に利用したものである。

第４図及び第５図は容量の平面的な形状を示す模式的平
面図である。符号５１はＮ＋拡散層、５２は第１導電層
に相当する下部多結晶シリコン層、５３は第２導電層に
相当する上部多結晶シリコン層、５４はコンタクト、５
５はアルミニウム配線である。第４図においては、第１
導電層に相当する下部多結晶シリコン層５２の面積より
、第２導電層に相当する上部多結晶シリコン１ｉ５３の
面積が大きくなっていて、多結晶シリコン層５３が絶縁
膜をはさんで、側面を含めて多結晶シリコン層５２を覆
うような構造になっている。一方、第５図は、第１導電
層に相当する下部多結晶シリコン層５２の面積より、第
２導電層に相当する多結晶シリコン層５３の面積が小さ
くなっている場合である。どちらの場合も、第１図乃至
第３図に示す実施例とは異なり、第２導電層とアルミニ
ウム配線とのコンタクトを素子分離酸化膜上でとってい
る。

本発明の実施例に係る昇圧回路は、制御ゲートと浮遊ゲ
ートの２層のゲートを有する電気的に書き込み消去可能
な不揮発性半導体記憶装置において、書き込み消去電圧
の発生に使用するために、同一半導体基板上に形成する
場合に、特に有用である。

第６図は制御ゲートと浮遊ゲートの２層のゲートを有す
る電気的に書き込み消去可能な不揮発性半導体記憶装置
の断面図を示す。第６図を用いて、不揮発性半導体記憶
装置の構造について説明する。

Ｐ型半導体基板６１上に素子分離用酸化膜６２と酸化膜
６３が形成され、酸化膜６３の１部は、約１００人の厚
さのトンネル酸化膜７２になっている。まな、酸化Ｍ６
３上には多結晶シリコン層からなる第１導電層６５が形
成され、この第１導電層６５の表面を熱酸化して酸化膜
６４が形成されている。更に、多結晶シリコン層６５を
覆うようにして多結晶シリコン層からなる第２導電層６
６が形成され、この第２導電層６６の表面を熱酸化して
酸化膜７１が形成されている。そして、眉間絶縁膜６９
を形成し、コンタクト孔を形成した後に、アルミニウム
配線層７０が形成されている。

また、基板６１の表面には、Ｎ＋拡散層６８がソース領
域及びドレイン領域に形成されている。更に、トンネル
酸化膜７２の下方からドレイン領域まで、及びソース領
域から多結晶シリコン第１導電層６５下までの領域に、
Ｎ型拡散層６７が形成されている。

第６図の構造より本発明の昇圧回路の容量を形成するの
に必要なゲート下に形成されているＮ型拡散層６７と、
多結晶シリコンからなる第１導電層６５及び第２導電層
６６という２層の導電層を有していることが明らかであ
る。

従って、第６図のような構造を有する不揮発性半導体記
憶装置の書き込み消去電圧を発生させるための昇圧回路
に格別追加の工程を設けることなく本発明の昇圧回路を
適用することができる。

このように、制御ゲート及び浮遊ゲートの２層のゲート
を有する電気的書き込み消去可能な半導体記憶装置、例
えば約１００人の厚さのトンネル酸化膜を通して、ファ
ウラーノルドハイム電流により、浮遊ゲートに電子を注
入又は放出させる電気的に書き込み消去可能な半導体記
憶装置においては、近時、前記半導体記憶装置の書き込
み消去に必要な約２０Ｖの高電圧を外部がら供給するこ
となく、半導体集積回路の通常の５Ｖ電源がら電圧の昇
圧によって発生させるようになっている。

このために、第６図のような回路を用いて、前記の電圧
の昇圧を実現している。このときは、第１導電層に浮遊
ゲートとして用いられている多結晶シリコン層を、第２
導電層に制御ゲートとして用いられている多結晶シリコ
ン層を用いることにより、追加の工程を設けることなく
昇圧回路に用いられている容量部が占める面積を縮小で
きる効果がある。

第１．２．３の実施例においては、第２層目の多結晶シ
リコン層を同一基板上に形成されているＭＩＳ型半導体
装置のゲート電極となる多結晶シリコンを同一工程で形
成したが、前記ゲート電極としては、近時、シリサイド
等のシリコンと高融点金属との化合物が用いられるよう
になっている。

そこで、本発明の容量においても、第２層目の多結晶シ
リコン層の代わりにシリサイド等を用いることも可能で
ある。

また、前記第１．２．３の実施例においては、容量の第
１絶縁膜又は第２絶縁膜として、いずれもシリコン又は
多結晶シリコンの熱酸化膜を用いたが、シリコン酸化膜
よりも誘電率が大きいもの、例えば、シリコン窒化膜、
タンタル酸化膜等を用いることも可能である。このとき
、ＭＩＳ型半導体装置のゲート絶縁膜には従来のように
シリコンの熱酸化膜を用い、それに対応する容量の絶縁
膜には熱酸化膜を用い、容量の残りの絶縁膜には前述の
ようにシリコン酸化膜より誘電率が大きい材料を用いる
ことにより、従来のＭＩＳ型半導体装置の製造方法と同
様の工程で本実施例装置を製造可能であり、従来より小
さな面積で大きな容量値を得ることが可能である。

［発明の効果］ 以上説明したように本発明は、第１絶縁膜及び第２絶縁
膜を挾んで、第２導電型の拡散層と、第１導電層と、第
２導電層とが３層積層された構造の容量を形成し、第１
導電層を第１の電極にし、また第２導電型の拡散層と第
２導電層を接続して第２の電極とすることにより、従来
のＭＩＳ型構造の容量に比して小さい面積で、同一の容
量値を得ることができるので、昇圧回路の特性を損なう
ことなく、昇圧回路の構成上欠くことができない容量部
の占める面積を縮小できるという効果がある。

【図面の簡単な説明】

第１図は本発明第１の実施例に係る昇圧回路を示す断面
図、第２図は本発明の第２の実施例に係る昇圧回路を示
す断面図、第３図は本発明の第２の実施例に係る昇圧回
路を示す断面図、第４図は本発明の実施例に係る昇圧回
路の容量の平面図、第５図は本発明の実施例に係る昇圧
回路の容量の平面図、第６図は電気的に書き込み消去可
能な半導体装置の断面図、第７図は従来技術の昇圧回路
の断面図、第８図は昇圧回路の回路図、第９図は昇圧回
路の部分回路図である。 １；電源端子、２，４；ＮチャネルＭＩＳ型半導体装置
、３；容量、５；出力端子、６，７；クロック入力端子
、３５；第１導電層、３６ａ；ゲート電極、３６ｂ；第
２導電層、３８；Ｎ＋拡散層、５１；Ｎ十拡散層、５２
；下部多結晶シリコン層、５３；上部多結晶シリコン層
、５４；コンタクト、５５；アルミニウム配線、６３；
酸化膜、６５；第１導電層、６６；第２導電層、７２；
トンネル酸化膜

Claims (1)

【特許請求の範囲】
1. （１）第１のＭＩＳ型半導体装置のドレイン電極及びゲ
   ート電極を容量の第１の電極に接続して第１端子とし、
   ソース電極を第２端子とし、前記容量の第２の電極を第
   ３端子とし、この第１のＭＩＳ型半導体装置と容量から
   一単位が構成される単位集積回路複数個をその第１端子
   と第２端子とを相互に接続することにより直列に接続し
   、前記単位集積回路の未接続の第１端子を第２のＭＩＳ
   型半導体装置のソース電極に接続し、前記第２のＭＩＳ
   型半導体装置のゲート電極及びドレイン電極を電位供給
   源に接続してなる半導体集積回路において、前記容量は
   、第１導電型の半導体基板上に形成された第２導電型の
   拡散層と、前記拡散層上に形成された第１絶縁膜と、前
   記第１絶縁膜上に形成された第１導電層と、前記第１導
   電層上に形成された第２絶縁膜と、前記第２絶縁膜上に
   形成された第２導電層とにより構成され、前記第１導電
   層を前記容量の第１の電極とし、前記第２導電層を第２
   導電型の拡散層に接続して前記容量の第２の電極とする
   ことを特徴とする半導体集積回路。