JP2003108433A - データ処理装置 - Google Patents
データ処理装置Info
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- JP2003108433A JP2003108433A JP2001304109A JP2001304109A JP2003108433A JP 2003108433 A JP2003108433 A JP 2003108433A JP 2001304109 A JP2001304109 A JP 2001304109A JP 2001304109 A JP2001304109 A JP 2001304109A JP 2003108433 A JP2003108433 A JP 2003108433A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- data processing
- sdram
- processing device
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵがＳＤＲＡＭのような外部メモリをアク
セスしながら所定の処理を実行するデータ処理装置にあ
って、そのデータ処理装置によって構築されるシステム
の処理能力を維持し、あるいは向上させつつ、そのシス
テムの消費電力を大幅に低減させる。 【解決手段】 外部のＳＤＲＡＭ３１をアクセスしなが
ら所定の処理を実行するＣＰＵ２１と、このＣＰＵ２１
から要求に基づいて上記ＳＤＲＡＭ３１のアクセスを制
御するＳＤＲＡＭコントローラ２４とを有するととも
に、上記ＣＰＵ２１の動作クロックφ１を相対的に低速
に設定する一方、上記ＳＤＲＡＭコントローラ２４の動
作クロックφ２を相対的に高速に設定する。
セスしながら所定の処理を実行するデータ処理装置にあ
って、そのデータ処理装置によって構築されるシステム
の処理能力を維持し、あるいは向上させつつ、そのシス
テムの消費電力を大幅に低減させる。 【解決手段】 外部のＳＤＲＡＭ３１をアクセスしなが
ら所定の処理を実行するＣＰＵ２１と、このＣＰＵ２１
から要求に基づいて上記ＳＤＲＡＭ３１のアクセスを制
御するＳＤＲＡＭコントローラ２４とを有するととも
に、上記ＣＰＵ２１の動作クロックφ１を相対的に低速
に設定する一方、上記ＳＤＲＡＭコントローラ２４の動
作クロックφ２を相対的に高速に設定する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵ(Central Pro
cessing Unit)を核にして構成されるデータ処理装置、
とくに、特定用途向け集積回路いわゆるＡＳＩＣ（Appl
ication SpecificIntegrated Circuit)を使用してＳＤ
ＲＡＭ(Synchronous DRAM)等の外部メモリを高速アクセ
スするものに適用して有効な技術に関する。
cessing Unit)を核にして構成されるデータ処理装置、
とくに、特定用途向け集積回路いわゆるＡＳＩＣ（Appl
ication SpecificIntegrated Circuit)を使用してＳＤ
ＲＡＭ(Synchronous DRAM)等の外部メモリを高速アクセ
スするものに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえばデータ通信端末や通信制御装置
などのデータ処理装置は、図３に示すように、ＣＰＵ２
１を核にして構成される。ＣＰＵはクロックに同期して
所定のプログラムを実行することにより目的の機能を実
現する。
などのデータ処理装置は、図３に示すように、ＣＰＵ２
１を核にして構成される。ＣＰＵはクロックに同期して
所定のプログラムを実行することにより目的の機能を実
現する。
【０００３】図３は従来のデータ処理装置の構成例を示
す。同図に示す装置は、その主要部がＡＳＩＣ２０を用
いて構成されている。ＡＳＩＣ２０内には、ＣＰＵ２
１、ＣＰＵバスコントローラ２２、デコーダ／コントロ
ーラ２３、ＳＤＲＡＭコントローラ２４などが、データ
バスやコントロールバスなどで適宜接続された状態で組
み込まれている。このＡＳＩＣ２０の外部にクロック発
生器１１およびＳＤＲＡＭ３１などが接続されて、目的
とするデータ処理機能を実現するシステムが構成されて
いる。このシステム全体は、クロック発生器１１が生成
する所定周期のクロック（クロックパルス）φ１に同期
して動作する。ＣＰＵ２１によるＳＤＲＡＭ３１のアク
セスも、そのクロックφ１に同期して行われる。
す。同図に示す装置は、その主要部がＡＳＩＣ２０を用
いて構成されている。ＡＳＩＣ２０内には、ＣＰＵ２
１、ＣＰＵバスコントローラ２２、デコーダ／コントロ
ーラ２３、ＳＤＲＡＭコントローラ２４などが、データ
バスやコントロールバスなどで適宜接続された状態で組
み込まれている。このＡＳＩＣ２０の外部にクロック発
生器１１およびＳＤＲＡＭ３１などが接続されて、目的
とするデータ処理機能を実現するシステムが構成されて
いる。このシステム全体は、クロック発生器１１が生成
する所定周期のクロック（クロックパルス）φ１に同期
して動作する。ＣＰＵ２１によるＳＤＲＡＭ３１のアク
セスも、そのクロックφ１に同期して行われる。
【０００４】ＣＰＵ２１によるＳＤＲＡＭ３１のアクセ
スは、ＣＰＵバスコントローラ２２およびデコーダ／コ
ントローラ２３を介して、ＳＤＲＡＭコントローラ２４
へアドレス等を含む制御コマンドを送出して行われる。
ＣＰＵ２１からの制御コマンドを受けたＳＤＲＡＭコン
トローラ２４は、その制御コマンドに基づいて、ＳＤＲ
ＡＭ３１をＣＰＵ２１にアクセスさせるためのメモリ制
御を実行する。これにより、ＣＰＵ２１は、外部メモリ
であるＳＤＲＡＭ３１をアクセスしながら所定の処理を
実行することができる。
スは、ＣＰＵバスコントローラ２２およびデコーダ／コ
ントローラ２３を介して、ＳＤＲＡＭコントローラ２４
へアドレス等を含む制御コマンドを送出して行われる。
ＣＰＵ２１からの制御コマンドを受けたＳＤＲＡＭコン
トローラ２４は、その制御コマンドに基づいて、ＳＤＲ
ＡＭ３１をＣＰＵ２１にアクセスさせるためのメモリ制
御を実行する。これにより、ＣＰＵ２１は、外部メモリ
であるＳＤＲＡＭ３１をアクセスしながら所定の処理を
実行することができる。
【０００５】
【発明が解決しようとする課題】上述したデータ処理装
置は、ＣＰＵ２１の処理によって目的の機能を実現する
が、その処理はＳＤＲＡＭ３１に対するメモリアクセス
を伴う。そして、そのメモリアクセスはＣＰＵ処理の中
で大きな比重を占める。データ処理装置の処理能力とく
に処理速度は、そのメモリアクセスの実行速度に大きく
依存する。
置は、ＣＰＵ２１の処理によって目的の機能を実現する
が、その処理はＳＤＲＡＭ３１に対するメモリアクセス
を伴う。そして、そのメモリアクセスはＣＰＵ処理の中
で大きな比重を占める。データ処理装置の処理能力とく
に処理速度は、そのメモリアクセスの実行速度に大きく
依存する。
【０００６】そこで、上述した従来のデータ装置におい
て、その処理速度すなわち処理能力を実効的に高めると
きには、システムを同期動作させるクロックφｘを高速
化させることが行われていた。しかし、クロックφｘの
高速化はシステムの消費電力を増大させる。つまり、こ
の種のデータ処理装置では、処理能力の向上と消費電力
の低減とを両立させることが困難であった。
て、その処理速度すなわち処理能力を実効的に高めると
きには、システムを同期動作させるクロックφｘを高速
化させることが行われていた。しかし、クロックφｘの
高速化はシステムの消費電力を増大させる。つまり、こ
の種のデータ処理装置では、処理能力の向上と消費電力
の低減とを両立させることが困難であった。
【０００７】このため、たとえば自前の電源を持たず、
ＵＳＢなどの外部インターフェイスから電源供給を受け
て動作する装置、あるいは内蔵電池で動作する装置など
では、消費電力の低減に対する要求が非常に強いにもか
かわらず、消費電力を低減させるとシステムの処理能力
が低下してしまう、という背反する問題があった。
ＵＳＢなどの外部インターフェイスから電源供給を受け
て動作する装置、あるいは内蔵電池で動作する装置など
では、消費電力の低減に対する要求が非常に強いにもか
かわらず、消費電力を低減させるとシステムの処理能力
が低下してしまう、という背反する問題があった。
【０００８】本発明は以上のような問題を鑑みてなされ
たもので、その目的は、ＣＰＵがＳＤＲＡＭのような外
部メモリをアクセスしながら所定の処理を実行するデー
タ処理装置にあって、そのデータ処理装置によって構築
されるシステムの処理能力を維持し、あるいは向上させ
つつ、そのシステムの消費電力を大幅に低減させること
にある。
たもので、その目的は、ＣＰＵがＳＤＲＡＭのような外
部メモリをアクセスしながら所定の処理を実行するデー
タ処理装置にあって、そのデータ処理装置によって構築
されるシステムの処理能力を維持し、あるいは向上させ
つつ、そのシステムの消費電力を大幅に低減させること
にある。
【０００９】
【課題を解決するための手段】本発明による手段は、Ｃ
ＰＵを核にして構成され、そのＣＰＵが外部メモリをラ
ンダムアクセスしながら所定の処理を実行するデータ処
理装置において、上記処理を実行するＣＰＵと、このＣ
ＰＵから要求に基づいて上記外部メモリのアクセスを制
御するメモリコントローラとを有するとともに、上記Ｃ
ＰＵの動作クロックを相対的に低速に設定する一方、上
記メモリコントローラの動作クロックを相対的に高速に
設定したことを特徴とする。
ＰＵを核にして構成され、そのＣＰＵが外部メモリをラ
ンダムアクセスしながら所定の処理を実行するデータ処
理装置において、上記処理を実行するＣＰＵと、このＣ
ＰＵから要求に基づいて上記外部メモリのアクセスを制
御するメモリコントローラとを有するとともに、上記Ｃ
ＰＵの動作クロックを相対的に低速に設定する一方、上
記メモリコントローラの動作クロックを相対的に高速に
設定したことを特徴とする。
【００１０】上記手段によれば、処理の高速化と低消費
電力化を両立して達成することが可能になり、これによ
り、データ処理装置によって構築されるシステムの処理
能力を維持し、あるいは向上させつつ、そのシステムの
消費電力を大幅に低減させることができる。
電力化を両立して達成することが可能になり、これによ
り、データ処理装置によって構築されるシステムの処理
能力を維持し、あるいは向上させつつ、そのシステムの
消費電力を大幅に低減させることができる。
【００１１】上記手段において、メモリコントローラの
動作クロック周波数を、ＣＰＵの動作クロック周波数の
整数倍（たとえば２倍）に設定するとともに、両パルス
の立上がりまたは立ち下がりのエッジタイミングに互い
に一定の位相関係をもたせるようにすれば、高速側クロ
ックの整数（２倍）周期ごとに低速側クロックが同期す
ることになるので、その速度の異なるクロックでそれぞ
れに動作する回路間での同期がとりやすくなる。
動作クロック周波数を、ＣＰＵの動作クロック周波数の
整数倍（たとえば２倍）に設定するとともに、両パルス
の立上がりまたは立ち下がりのエッジタイミングに互い
に一定の位相関係をもたせるようにすれば、高速側クロ
ックの整数（２倍）周期ごとに低速側クロックが同期す
ることになるので、その速度の異なるクロックでそれぞ
れに動作する回路間での同期がとりやすくなる。
【００１２】上記手段は、外部メモリとしてＳＤＲＡＭ
を用いるシステムにとくに適している。したがって、外
部メモリとしてＳＤＲＡＭを設けるとともに、前記メモ
リコントローラとして上記ＳＤＲＡＭのアクセスを制御
するＳＤＲＡＭコントローラを設ける構成が好ましい。
また、上記手段において、上記ＣＰＵと上記メモリコン
トローラは同一のＡＳＩＣ内に組み込むことができる。
を用いるシステムにとくに適している。したがって、外
部メモリとしてＳＤＲＡＭを設けるとともに、前記メモ
リコントローラとして上記ＳＤＲＡＭのアクセスを制御
するＳＤＲＡＭコントローラを設ける構成が好ましい。
また、上記手段において、上記ＣＰＵと上記メモリコン
トローラは同一のＡＳＩＣ内に組み込むことができる。
【００１３】
【発明の実施の形態】図１は本発明によるデータ処理装
置の一実施例を示す。同図に示すデータ装置は、その主
要部がＡＳＩＣ２０を用いて構成されている。ＡＳＩＣ
２０内には、ＣＰＵ２１、ＣＰＵバスコントローラ２
２、デコーダ／コントローラ２３、ＳＤＲＡＭコントロ
ーラ２４などが、データバスやコントロールバスなどで
適宜接続された状態で組み込まれている。このＡＳＩＣ
２０には外部メモリとしてＳＤＲＡＭ３１が接続されて
いる。ＡＳＩＣ２０内のＣＰＵ２１は、そのＳＤＲＡＭ
３１をアクセスしながら所定のプログラムを実行するこ
とにより、目的とするデータ処理機能を実現する。
置の一実施例を示す。同図に示すデータ装置は、その主
要部がＡＳＩＣ２０を用いて構成されている。ＡＳＩＣ
２０内には、ＣＰＵ２１、ＣＰＵバスコントローラ２
２、デコーダ／コントローラ２３、ＳＤＲＡＭコントロ
ーラ２４などが、データバスやコントロールバスなどで
適宜接続された状態で組み込まれている。このＡＳＩＣ
２０には外部メモリとしてＳＤＲＡＭ３１が接続されて
いる。ＡＳＩＣ２０内のＣＰＵ２１は、そのＳＤＲＡＭ
３１をアクセスしながら所定のプログラムを実行するこ
とにより、目的とするデータ処理機能を実現する。
【００１４】ＣＰＵ２１によるＳＤＲＡＭ３１のアクセ
スは、ＣＰＵバスコントローラ２２およびデコーダ／コ
ントローラ２３を介して、ＳＤＲＡＭコントローラ２４
へアドレス等を含む制御コマンドを送出して行われる。
ＣＰＵ２１からの制御コマンドを受けたＳＤＲＡＭコン
トローラ２４は、その制御コマンドに基づいて、ＳＤＲ
ＡＭ３１をＣＰＵ２１にアクセスさせるためのメモリ制
御を実行する。これにより、ＣＰＵ２１は、外部メモリ
であるＳＤＲＡＭ３１をアクセスしながら所定の処理を
実行することができる。
スは、ＣＰＵバスコントローラ２２およびデコーダ／コ
ントローラ２３を介して、ＳＤＲＡＭコントローラ２４
へアドレス等を含む制御コマンドを送出して行われる。
ＣＰＵ２１からの制御コマンドを受けたＳＤＲＡＭコン
トローラ２４は、その制御コマンドに基づいて、ＳＤＲ
ＡＭ３１をＣＰＵ２１にアクセスさせるためのメモリ制
御を実行する。これにより、ＣＰＵ２１は、外部メモリ
であるＳＤＲＡＭ３１をアクセスしながら所定の処理を
実行することができる。
【００１５】上記ＡＳＩＣ内の各回路（２１〜２４）
は、外部から与えられるクロック（クロックパルス）に
よって同期動作させられるが、この外部クロックとし
て、速度（周波数）の異なる２種類（φ１とφ２）が使
用される。この２種類のクロックはφ１，φ２、クロッ
ク発生器１１とクロック逓倍器１２により生成される。
第１のクロックφ１は基本クロックであって、ＣＰＵ２
１、ＣＰＵバスコントローラ２２、デコーダ／コントロ
ーラ２３にそれぞれ与えられる。第２のクロックφ２
は、逓倍器１２によって整数倍（たとえば２倍）の周波
数に逓倍された高速クロックであって、ＳＤＲＡＭコン
トローラ２２に与えられる。
は、外部から与えられるクロック（クロックパルス）に
よって同期動作させられるが、この外部クロックとし
て、速度（周波数）の異なる２種類（φ１とφ２）が使
用される。この２種類のクロックはφ１，φ２、クロッ
ク発生器１１とクロック逓倍器１２により生成される。
第１のクロックφ１は基本クロックであって、ＣＰＵ２
１、ＣＰＵバスコントローラ２２、デコーダ／コントロ
ーラ２３にそれぞれ与えられる。第２のクロックφ２
は、逓倍器１２によって整数倍（たとえば２倍）の周波
数に逓倍された高速クロックであって、ＳＤＲＡＭコン
トローラ２２に与えられる。
【００１６】両クロックφ１とφ２は整数倍（たとえば
２倍）の速度差があるが、図２に示すように、両パルス
φ１とφ２の立上がりまたは立ち下がりのエッジタイミ
ングに互いに一定の位相関係をもたせるようにすれば、
高速側クロックφ２の整数（２倍）周期ごとに低速側ク
ロックφ１が同期することになるので、その速度の異な
るクロックφ１，φ２でそれぞれに動作する回路（２１
と２４）間での同期がとりやすくなる。
２倍）の速度差があるが、図２に示すように、両パルス
φ１とφ２の立上がりまたは立ち下がりのエッジタイミ
ングに互いに一定の位相関係をもたせるようにすれば、
高速側クロックφ２の整数（２倍）周期ごとに低速側ク
ロックφ１が同期することになるので、その速度の異な
るクロックφ１，φ２でそれぞれに動作する回路（２１
と２４）間での同期がとりやすくなる。
【００１７】ＳＤＲＡＭ３１はＳＤＲＡＭコントローラ
２４の制御下で動作させられるので、ＣＰＵ２１からＳ
ＤＲＡＭ３１に対するメモリアクセスのイベント（要
求）が生じた場合には、ＳＤＲＡＭコントローラ２４の
制御下で高速アクセスされる。ここで、ＣＰＵを核にし
て構成されるデータ処理装置では、その全体の消費電力
の中で、ＣＰＵでの消費電力が大きな割合を占める。上
述した実施例のデータ処理装置も、ＣＰＵ２１での消費
電力が装置全体の消費電力の中で大きな割合を示す。そ
のＣＰＵ２１の消費電力は、前述したように、ＣＰＵ２
１の動作速度すなわちＣＰＵ２１を同期動作させるクロ
ックφ１の速度に依存する。しかし、実施例のデータ処
理装置では、そのＣＰＵ２１のクロックφ１が相対的に
低速化されているために、ＣＰＵ２１での消費電力はそ
の低速化に応じて低減されている。
２４の制御下で動作させられるので、ＣＰＵ２１からＳ
ＤＲＡＭ３１に対するメモリアクセスのイベント（要
求）が生じた場合には、ＳＤＲＡＭコントローラ２４の
制御下で高速アクセスされる。ここで、ＣＰＵを核にし
て構成されるデータ処理装置では、その全体の消費電力
の中で、ＣＰＵでの消費電力が大きな割合を占める。上
述した実施例のデータ処理装置も、ＣＰＵ２１での消費
電力が装置全体の消費電力の中で大きな割合を示す。そ
のＣＰＵ２１の消費電力は、前述したように、ＣＰＵ２
１の動作速度すなわちＣＰＵ２１を同期動作させるクロ
ックφ１の速度に依存する。しかし、実施例のデータ処
理装置では、そのＣＰＵ２１のクロックφ１が相対的に
低速化されているために、ＣＰＵ２１での消費電力はそ
の低速化に応じて低減されている。
【００１８】一方、上記データ処理装置の処理能力はＣ
ＰＵ２１の処理速度に依存するが、ＣＰＵ２１の処理に
おいて、大きな割合を占めるのはメモリアクセス処理で
ある。つまり、ＳＤＲＡＭ３１に対するメモリアクセス
処理がＣＰＵ処理の大部分を占める。このメモリアクセ
ス処理はＳＤＲＡＭコントローラ２４の制御下で行われ
る。このＳＤＲＡＭコントローラ２４は上述したよう
に、選択的に高速化されたクロックφ２によって動作さ
せられる。したがって、ＣＰＵ２１を低速クロックφ１
で動作させても、ＣＰＵ処理の多くの部分を占めるメモ
リアクセス処理は、高速クロックφ２で動作させられる
ＳＤＲＡＭコントローラ２４によって高速化される。
ＰＵ２１の処理速度に依存するが、ＣＰＵ２１の処理に
おいて、大きな割合を占めるのはメモリアクセス処理で
ある。つまり、ＳＤＲＡＭ３１に対するメモリアクセス
処理がＣＰＵ処理の大部分を占める。このメモリアクセ
ス処理はＳＤＲＡＭコントローラ２４の制御下で行われ
る。このＳＤＲＡＭコントローラ２４は上述したよう
に、選択的に高速化されたクロックφ２によって動作さ
せられる。したがって、ＣＰＵ２１を低速クロックφ１
で動作させても、ＣＰＵ処理の多くの部分を占めるメモ
リアクセス処理は、高速クロックφ２で動作させられる
ＳＤＲＡＭコントローラ２４によって高速化される。
【００１９】ＳＤＲＡＭコントローラ２４およびＳＤＲ
ＡＭ３１は高速で動作させられるが、この部分での高速
化による消費電力の増大は、ＣＰＵ２１を高速化した場
合に生じる消費電力の増大に比べると、大幅に小さい。
これにより、データ処理装置によって構築されるシステ
ムの処理能力を維持し、あるいは向上させつつ、そのシ
ステムの消費電力を大幅に低減させることができる。つ
まり、消費電力を低減させるとシステムの処理能力が低
下してしまうという背反が解消される。
ＡＭ３１は高速で動作させられるが、この部分での高速
化による消費電力の増大は、ＣＰＵ２１を高速化した場
合に生じる消費電力の増大に比べると、大幅に小さい。
これにより、データ処理装置によって構築されるシステ
ムの処理能力を維持し、あるいは向上させつつ、そのシ
ステムの消費電力を大幅に低減させることができる。つ
まり、消費電力を低減させるとシステムの処理能力が低
下してしまうという背反が解消される。
【００２０】以上、本発明をその好適な実施例に基づい
て説明したが、本発明は上記以外にも種々の態様が可能
である。たとえば、低速と高速の２種類のクロックφ
１，φ２は、高速側クロックφ２を先に作成し、これを
分周回路で逓降して低速側クロックφ１を作成するよう
にしてもよい。
て説明したが、本発明は上記以外にも種々の態様が可能
である。たとえば、低速と高速の２種類のクロックφ
１，φ２は、高速側クロックφ２を先に作成し、これを
分周回路で逓降して低速側クロックφ１を作成するよう
にしてもよい。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵがＳＤＲＡＭのような外部メモリをアクセスしな
がら所定の処理を実行するデータ処理装置にあって、そ
のデータ処理装置によって構築されるシステムの処理能
力を維持し、あるいは向上させつつ、そのシステムの消
費電力を大幅に低減させることができる。
ＣＰＵがＳＤＲＡＭのような外部メモリをアクセスしな
がら所定の処理を実行するデータ処理装置にあって、そ
のデータ処理装置によって構築されるシステムの処理能
力を維持し、あるいは向上させつつ、そのシステムの消
費電力を大幅に低減させることができる。
【図１】本発明によるデータ処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本発明の装置で使用するクロックのタイミング
チャートである。
チャートである。
【図３】従来のデータ処理装置の構成例を示すブロック
図である。
図である。
１１ クロック発生器
１２ クロック逓倍器
２１ ＣＰＵ
２２ ＣＰＵバスコントローラ
２３ デコーダ／コントローラ
２４ ＳＤＲＡＭコントローラ
３１ ＳＤＲＡＭ
φｘ クロック（従来）
φ１ 低速クロック（本発明）
φ２ 高速クロック（本発明）
Claims (4)
- 【請求項１】 ＣＰＵを核にして構成され、そのＣＰＵ
が外部メモリをランダムアクセスしながら所定の処理を
実行するデータ処理装置において、上記処理を実行する
ＣＰＵと、このＣＰＵから要求に基づいて上記外部メモ
リのアクセスを制御するメモリコントローラとを有する
とともに、上記ＣＰＵの動作クロックを相対的に低速に
設定する一方、上記メモリコントローラの動作クロック
を相対的に高速に設定したことを特徴とするデータ処理
装置。 - 【請求項２】 請求項１の発明において、前記メモリコ
ントローラの動作クロック周波数を前記ＣＰＵの動作ク
ロック周波数の整数倍に設定するとともに、両パルスの
立上がりまたは立ち下がりのエッジタイミングに互いに
一定の位相関係をもたせるようにしたことを特徴とする
データ処理装置。 - 【請求項３】 請求項１または２の発明において、前記
外部メモリとしてＳＤＲＡＭを設けるとともに、前記メ
モリコントローラとして上記ＳＤＲＡＭのアクセスを制
御するＳＤＲＡＭコントローラを設けたことを特徴とす
るデータ処理装置。 - 【請求項４】 請求項１〜３の発明において、前記ＣＰ
Ｕと前記メモリコントローラを同一のＡＳＩＣ内に組み
込んだことを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304109A JP2003108433A (ja) | 2001-09-28 | 2001-09-28 | データ処理装置 |
| PCT/JP2002/002698 WO2003032168A1 (fr) | 2001-09-28 | 2002-03-20 | Processeur de donnees |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304109A JP2003108433A (ja) | 2001-09-28 | 2001-09-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108433A true JP2003108433A (ja) | 2003-04-11 |
Family
ID=19124081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001304109A Pending JP2003108433A (ja) | 2001-09-28 | 2001-09-28 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2003108433A (ja) |
| WO (1) | WO2003032168A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133527A (ja) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | クロック信号生成回路、半導体集積回路及び分周率制御方法 |
| US7716443B2 (en) | 2006-09-20 | 2010-05-11 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling memory interface |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507955B2 (ja) * | 1993-05-11 | 1996-06-19 | 日本電気株式会社 | 同期式バスインタフェ―ス装置 |
| JPH0991193A (ja) * | 1995-09-27 | 1997-04-04 | Nec Niigata Ltd | メモリ制御装置 |
| JPH11306074A (ja) * | 1998-04-23 | 1999-11-05 | Sharp Corp | 情報処理装置 |
| JP2000066759A (ja) * | 1998-08-17 | 2000-03-03 | Oki Electric Ind Co Ltd | クロック制御回路 |
-
2001
- 2001-09-28 JP JP2001304109A patent/JP2003108433A/ja active Pending
-
2002
- 2002-03-20 WO PCT/JP2002/002698 patent/WO2003032168A1/ja not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133527A (ja) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | クロック信号生成回路、半導体集積回路及び分周率制御方法 |
| US7716443B2 (en) | 2006-09-20 | 2010-05-11 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling memory interface |
Also Published As
| Publication number | Publication date |
|---|---|
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