JPH11205293A - 内部クロック同期化方法および内部クロック同期化回路 - Google Patents
内部クロック同期化方法および内部クロック同期化回路Info
- Publication number
- JPH11205293A JPH11205293A JP794198A JP794198A JPH11205293A JP H11205293 A JPH11205293 A JP H11205293A JP 794198 A JP794198 A JP 794198A JP 794198 A JP794198 A JP 794198A JP H11205293 A JPH11205293 A JP H11205293A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- internal clock
- synchronization
- circuit
- comparison result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 クロック同期が確立するまでに長い時間を必
要とするため、近年高速化が著しいマイクロプロセッサ
にとっては反応が遅くなる。 【解決手段】 クロック発生手段１０が源発振クロック
Ｘｉｎを分周して生成した内部クロックＳＣＫ２と、入
力された基準クロックＳＣＫ１とをクロック比較手段１
１で比較し、そのクロック比較手段１１の出力する比較
結果信号ＣＯＭＰを源発振クロックに同期して比較結果
保持手段１２に保持して、この比較結果保持手段１２に
保持された比較結果信号／ＣＯＭＰＤで制御されるクロ
ック開閉手段１３によって、源発振クロックのクロック
発生手段１０への入力を開閉するようにした。
要とするため、近年高速化が著しいマイクロプロセッサ
にとっては反応が遅くなる。 【解決手段】 クロック発生手段１０が源発振クロック
Ｘｉｎを分周して生成した内部クロックＳＣＫ２と、入
力された基準クロックＳＣＫ１とをクロック比較手段１
１で比較し、そのクロック比較手段１１の出力する比較
結果信号ＣＯＭＰを源発振クロックに同期して比較結果
保持手段１２に保持して、この比較結果保持手段１２に
保持された比較結果信号／ＣＯＭＰＤで制御されるクロ
ック開閉手段１３によって、源発振クロックのクロック
発生手段１０への入力を開閉するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のシステム
構成回路によって構築されるシステムの、各システム構
成回路において使用される内部クロックを同期させる内
部クロック同期化方法、およびそれを実現するための内
部クロック同期化回路に関するものである。
構成回路によって構築されるシステムの、各システム構
成回路において使用される内部クロックを同期させる内
部クロック同期化方法、およびそれを実現するための内
部クロック同期化回路に関するものである。
【０００２】
【従来の技術】従来、２つもしくはそれ以上の数のシス
テム構成回路を組み合わせて、１つのシステムを構築す
る場合、それぞれのシステム構成回路の内部クロックを
同期させる必要があることが多い。それは、このような
システムでは、各システム構成回路はそれぞれの内部ク
ロックに同期して動作しており、もし各システム構成回
路の間で内部クロックのずれが生じると、システム構成
回路間におけるデータのやり取りに支障をきたすばかり
ではなく、誤動作の原因にもなりかねないからである。
テム構成回路を組み合わせて、１つのシステムを構築す
る場合、それぞれのシステム構成回路の内部クロックを
同期させる必要があることが多い。それは、このような
システムでは、各システム構成回路はそれぞれの内部ク
ロックに同期して動作しており、もし各システム構成回
路の間で内部クロックのずれが生じると、システム構成
回路間におけるデータのやり取りに支障をきたすばかり
ではなく、誤動作の原因にもなりかねないからである。
【０００３】また、昨今の低消費電力化の流れの中で、
それぞれのシステム構成回路は使用されていない期間、
その内部クロックを停止して消費電流を抑えるなどの機
能が追加されることが多く、クロック再開時に何らかの
方法でシステム内の各システム構成回路間の内部クロッ
クを同期させることが必要になる。さらに、これまで、
外部リセットや割り込みなどによって各システム構成回
路のクロック生成回路（分周回路）の同期化を行ってき
たが、素子の高速化にともない、外部リセットなどの入
力タイミングによっては正確に同期がとれないこともあ
った。
それぞれのシステム構成回路は使用されていない期間、
その内部クロックを停止して消費電流を抑えるなどの機
能が追加されることが多く、クロック再開時に何らかの
方法でシステム内の各システム構成回路間の内部クロッ
クを同期させることが必要になる。さらに、これまで、
外部リセットや割り込みなどによって各システム構成回
路のクロック生成回路（分周回路）の同期化を行ってき
たが、素子の高速化にともない、外部リセットなどの入
力タイミングによっては正確に同期がとれないこともあ
った。
【０００４】なお、このような従来の内部クロック同期
化回路については、例えば特開昭６２−１１８４１７号
公報に記載されたものなどがある。ここに示されるシス
テムは、各マイクロプロセッサ（システム構成回路）が
同一の原クロック（源発振クロック）を分周して生成し
た分周クロック（内部クロック）に同期して運転される
ものである。各マイクロプロセッサはそれぞれの分周ク
ロックを出力し、その分周クロック同士を比較して、そ
の位相のずれの量に対応した信号を発生し、その値があ
らかじめ定められた規定値を超えると、位相ずれの生じ
たマイクロプロセッサに対する原クロックの供給を一時
停止する。位相比較は原クロックの供給再開時に再度行
い、その間は原クロックの分周動作は停止する。
化回路については、例えば特開昭６２−１１８４１７号
公報に記載されたものなどがある。ここに示されるシス
テムは、各マイクロプロセッサ（システム構成回路）が
同一の原クロック（源発振クロック）を分周して生成し
た分周クロック（内部クロック）に同期して運転される
ものである。各マイクロプロセッサはそれぞれの分周ク
ロックを出力し、その分周クロック同士を比較して、そ
の位相のずれの量に対応した信号を発生し、その値があ
らかじめ定められた規定値を超えると、位相ずれの生じ
たマイクロプロセッサに対する原クロックの供給を一時
停止する。位相比較は原クロックの供給再開時に再度行
い、その間は原クロックの分周動作は停止する。
【０００５】
【発明が解決しようとする課題】従来の内部クロック同
期化回路は以上のように構成されているので、確かに複
数のシステム構成回路（マイクロプロセッサ）の内部ク
ロック（分周クロック）の同期をとることは可能である
が、位相比較結果を積分し、その結果をコンパレータで
比較して源発振クロック（原クロック）を停止する方法
をとっているので、同期が確立するまでに長い時間を必
要とするという欠点があり、近年高速化が著しいマイク
ロプロセッサにとっては反応が遅くなるという課題があ
った。
期化回路は以上のように構成されているので、確かに複
数のシステム構成回路（マイクロプロセッサ）の内部ク
ロック（分周クロック）の同期をとることは可能である
が、位相比較結果を積分し、その結果をコンパレータで
比較して源発振クロック（原クロック）を停止する方法
をとっているので、同期が確立するまでに長い時間を必
要とするという欠点があり、近年高速化が著しいマイク
ロプロセッサにとっては反応が遅くなるという課題があ
った。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、位相比較結果のサンプリングを源
発振クロックのエッジを用いて行うことによって、直ち
に内部クロックを同期化することが可能な内部クロック
同期化方法を得ることを目的とする。
めになされたもので、位相比較結果のサンプリングを源
発振クロックのエッジを用いて行うことによって、直ち
に内部クロックを同期化することが可能な内部クロック
同期化方法を得ることを目的とする。
【０００７】また、この発明は、内部クロックの同期化
を迅速に行うことが可能であり、しかも簡単な回路構成
で実現できる内部クロック同期化回路を得ることを目的
とする。
を迅速に行うことが可能であり、しかも簡単な回路構成
で実現できる内部クロック同期化回路を得ることを目的
とする。
【０００８】
【課題を解決するための手段】この発明に係る内部クロ
ック同期化方法は、各システム構成回路が源発振クロッ
クを分周して生成したそれぞれの内部クロックを、各シ
ステム構成回路相互で同期させる際に、基準となるシス
テム構成回路の内部クロックを基準クロックとし、他の
従属するシステム構成回路においてそれぞれの内部クロ
ックとその基準クロックと、源発振クロックによるサン
プリングに基づいた比較の結果、両者の間に位相のずれ
があれば源発振クロックの分周を停止するようにしたも
のである。
ック同期化方法は、各システム構成回路が源発振クロッ
クを分周して生成したそれぞれの内部クロックを、各シ
ステム構成回路相互で同期させる際に、基準となるシス
テム構成回路の内部クロックを基準クロックとし、他の
従属するシステム構成回路においてそれぞれの内部クロ
ックとその基準クロックと、源発振クロックによるサン
プリングに基づいた比較の結果、両者の間に位相のずれ
があれば源発振クロックの分周を停止するようにしたも
のである。
【０００９】この発明に係る内部クロック同期化方法
は、入力される同期化制御ビットの内容に基づいて、内
部クロックの同期化動作を行うか否かを決定するように
したものである。
は、入力される同期化制御ビットの内容に基づいて、内
部クロックの同期化動作を行うか否かを決定するように
したものである。
【００１０】この発明に係る内部クロック同期化方法
は、フラグ表示によって、内部クロックの同期化動作を
行っているか否かを制御部に通知するようにしたもので
ある。
は、フラグ表示によって、内部クロックの同期化動作を
行っているか否かを制御部に通知するようにしたもので
ある。
【００１１】この発明に係る内部クロック同期化方法
は、内部クロックの同期化動作を行っているか否かを示
すモニタ信号を、そのシステム構成回路の外部に出力す
るようにしたものである。
は、内部クロックの同期化動作を行っているか否かを示
すモニタ信号を、そのシステム構成回路の外部に出力す
るようにしたものである。
【００１２】この発明に係る内部クロック同期化方法
は、内部クロックの同期化動作の開始時に一定期間、源
発振クロックの分周比をあげて内部クロックの周波数を
低下させるようにしたものである。
は、内部クロックの同期化動作の開始時に一定期間、源
発振クロックの分周比をあげて内部クロックの周波数を
低下させるようにしたものである。
【００１３】この発明に係る内部クロック同期化回路
は、クロック発生手段が源発振クロックを分周すること
によって生成した内部クロックと基準クロックとをクロ
ック比較手段で比較し、その比較結果信号を源発振クロ
ックに同期して比較結果保持手段に保持し、源発振クロ
ックのクロック発生手段への入力を、この比較結果保持
手段に保持されている比較結果信号で制御されるクロッ
ク開閉手段によって開閉するようにしたものである。
は、クロック発生手段が源発振クロックを分周すること
によって生成した内部クロックと基準クロックとをクロ
ック比較手段で比較し、その比較結果信号を源発振クロ
ックに同期して比較結果保持手段に保持し、源発振クロ
ックのクロック発生手段への入力を、この比較結果保持
手段に保持されている比較結果信号で制御されるクロッ
ク開閉手段によって開閉するようにしたものである。
【００１４】この発明に係る内部クロック同期化回路
は、比較結果保持手段に保持されている比較結果信号の
クロック開閉手段への入力を、制御レジスタに設定され
た内部クロックの同期化動作を行うか否かを示す同期化
制御ビットの内容で制御される信号開閉手段によって開
閉するようにしたものである。
は、比較結果保持手段に保持されている比較結果信号の
クロック開閉手段への入力を、制御レジスタに設定され
た内部クロックの同期化動作を行うか否かを示す同期化
制御ビットの内容で制御される信号開閉手段によって開
閉するようにしたものである。
【００１５】この発明に係る内部クロック同期化回路
は、フラグビットを持たせて、比較結果保持手段に保持
されている比較結果信号をそこに表示するようにしたも
のである。
は、フラグビットを持たせて、比較結果保持手段に保持
されている比較結果信号をそこに表示するようにしたも
のである。
【００１６】この発明に係る内部クロック同期化回路
は、モニタ端子を設け、比較結果保持手段に保持されて
いる比較結果信号を、そのモニタ端子よりシステム構成
回路の外部に出力するようにしたものである。
は、モニタ端子を設け、比較結果保持手段に保持されて
いる比較結果信号を、そのモニタ端子よりシステム構成
回路の外部に出力するようにしたものである。
【００１７】この発明に係る内部クロック同期化回路
は、制御レジスタに設定された同期化制御ビットの内容
が、内部クロックの同期化動作を行うことを示すもので
ある場合に、源発振クロックの分周比をあげて内部クロ
ックの周波数を低下させる機能を、クロック発生手段に
持たせたものである。
は、制御レジスタに設定された同期化制御ビットの内容
が、内部クロックの同期化動作を行うことを示すもので
ある場合に、源発振クロックの分周比をあげて内部クロ
ックの周波数を低下させる機能を、クロック発生手段に
持たせたものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による内
部クロック同期化回路を示すブロック図であり、図２は
この発明の内部クロック同期化方法が適用されるシステ
ムの構成を示すブロック図である。なお、上記図２
（ａ）には２つのシステム構成回路で構築されたシステ
ムが、図２（ｂ）には３つのシステム構成回路で構築さ
れたシステムがそれぞれ示されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１による内
部クロック同期化回路を示すブロック図であり、図２は
この発明の内部クロック同期化方法が適用されるシステ
ムの構成を示すブロック図である。なお、上記図２
（ａ）には２つのシステム構成回路で構築されたシステ
ムが、図２（ｂ）には３つのシステム構成回路で構築さ
れたシステムがそれぞれ示されている。
【００１９】図２において、１ａ，１ｂ，１ｃはこのシ
ステムを形成しているシステム構成回路としての集積回
路チップであり、２はこの集積回路チップ１ｂ，１ｃ内
に配置された、図１にその構成を示す内部クロック同期
化回路である。なお、集積回路チップ１ａは当該システ
ムの源発振クロックＸｉｎを分周して内部クロックＳＣ
Ｋ１を生成するとともに、その内部クロックＳＣＫ１を
基準クロックとして出力する基準となるシステム構成回
路として機能し、他の集積回路チップ１ｂ，１ｃは内部
に配置された内部クロック同期化回路２によって、集積
回路チップ１ａからの基準クロックＳＣＫ１に、内部で
源発振クロックＸｉｎを分周して生成した内部クロック
ＳＣＫ２を同期させる、従属するシステム構成回路とし
て機能している。さらに、３は各集積回路チップ１ａ〜
１ｃに源発振クロックＸｉｎを入力するためのクロック
端子であり、４は基準となる集積回路チップ１ａより基
準クロックとしての内部クロックＳＣＫ１が出力される
同期出力端子、５は基準となる集積回路チップ１ａより
基準クロックとしての内部クロックＳＣＫ１が入力され
る、従属する集積回路チップ１ｂ，１ｃの同期入力端子
である。
ステムを形成しているシステム構成回路としての集積回
路チップであり、２はこの集積回路チップ１ｂ，１ｃ内
に配置された、図１にその構成を示す内部クロック同期
化回路である。なお、集積回路チップ１ａは当該システ
ムの源発振クロックＸｉｎを分周して内部クロックＳＣ
Ｋ１を生成するとともに、その内部クロックＳＣＫ１を
基準クロックとして出力する基準となるシステム構成回
路として機能し、他の集積回路チップ１ｂ，１ｃは内部
に配置された内部クロック同期化回路２によって、集積
回路チップ１ａからの基準クロックＳＣＫ１に、内部で
源発振クロックＸｉｎを分周して生成した内部クロック
ＳＣＫ２を同期させる、従属するシステム構成回路とし
て機能している。さらに、３は各集積回路チップ１ａ〜
１ｃに源発振クロックＸｉｎを入力するためのクロック
端子であり、４は基準となる集積回路チップ１ａより基
準クロックとしての内部クロックＳＣＫ１が出力される
同期出力端子、５は基準となる集積回路チップ１ａより
基準クロックとしての内部クロックＳＣＫ１が入力され
る、従属する集積回路チップ１ｂ，１ｃの同期入力端子
である。
【００２０】また、図１において、１０は当該システム
の源発振クロックＸｉｎを分周して内部クロックＳＣＫ
２を生成するクロック発生手段としてのクロック分周回
路である。１１はこのクロック分周回路１０で生成され
た内部クロックＳＣＫ２と、基準となる集積回路チップ
１ａより入力された基準クロックとしてのその内部クロ
ックＳＣＫ１とを比較して、その比較結果信号ＣＯＭＰ
を出力するクロック比較手段としての排他的論理和回路
である。１２はこの排他的論理和回路１１より出力され
た比較結果信号ＣＯＭＰを、源発振クロックＸｉｎに同
期して保持する比較結果保持手段としてのＤフリップフ
ロップである。１３はこのＤフリップフロップ１２に保
持されている比較結果信号ＣＯＭＰＤに基づいて、すな
わち、このＤフリップフロップ１２の／Ｑ端子（／は反
転を表す。以下同じ）より出力される比較結果信号ＣＯ
ＭＰＤの反転信号／ＣＯＭＰＤに基づいて、源発振クロ
ックＸｉｎをクロック分周回路１０に入力するか否かの
制御を行うクロック開閉手段としてのＮＡＮＤ回路であ
る。１４はこのＮＡＮＤ回路１３の出力信号を反転させ
てクロックＣＫｉｎを生成し、それをクロック分周回路
１０のＣＫ端子に入力するインバータである。
の源発振クロックＸｉｎを分周して内部クロックＳＣＫ
２を生成するクロック発生手段としてのクロック分周回
路である。１１はこのクロック分周回路１０で生成され
た内部クロックＳＣＫ２と、基準となる集積回路チップ
１ａより入力された基準クロックとしてのその内部クロ
ックＳＣＫ１とを比較して、その比較結果信号ＣＯＭＰ
を出力するクロック比較手段としての排他的論理和回路
である。１２はこの排他的論理和回路１１より出力され
た比較結果信号ＣＯＭＰを、源発振クロックＸｉｎに同
期して保持する比較結果保持手段としてのＤフリップフ
ロップである。１３はこのＤフリップフロップ１２に保
持されている比較結果信号ＣＯＭＰＤに基づいて、すな
わち、このＤフリップフロップ１２の／Ｑ端子（／は反
転を表す。以下同じ）より出力される比較結果信号ＣＯ
ＭＰＤの反転信号／ＣＯＭＰＤに基づいて、源発振クロ
ックＸｉｎをクロック分周回路１０に入力するか否かの
制御を行うクロック開閉手段としてのＮＡＮＤ回路であ
る。１４はこのＮＡＮＤ回路１３の出力信号を反転させ
てクロックＣＫｉｎを生成し、それをクロック分周回路
１０のＣＫ端子に入力するインバータである。
【００２１】次に動作について説明する。ここで、図３
は図１に示した内部クロック同期化回路の回路動作を説
明するためのタイミングチャートであり、図３（ａ）に
は基準となる集積回路チップ１ａの内部クロックＳＣＫ
１に従属する集積回路チップ１ｂの内部クロックＳＣＫ
２を同期化させる同期化動作を行わない場合、図３
（ｂ）にはその同期化動作を行う場合についてそれぞれ
示している。なお、図示の例では、源発振クロックＸｉ
ｎを４分周して集積回路チップ１ａ，１ｂの内部クロッ
クＳＣＫ１，ＳＣＫ２を生成している。
は図１に示した内部クロック同期化回路の回路動作を説
明するためのタイミングチャートであり、図３（ａ）に
は基準となる集積回路チップ１ａの内部クロックＳＣＫ
１に従属する集積回路チップ１ｂの内部クロックＳＣＫ
２を同期化させる同期化動作を行わない場合、図３
（ｂ）にはその同期化動作を行う場合についてそれぞれ
示している。なお、図示の例では、源発振クロックＸｉ
ｎを４分周して集積回路チップ１ａ，１ｂの内部クロッ
クＳＣＫ１，ＳＣＫ２を生成している。
【００２２】図２（ａ）に示すシステムでは、それを構
築しているシステム構成回路である集積回路チップ１ａ
と集積回路チップ１ｂは、同一の源発振クロックＸｉｎ
を使用するものとする。また、集積回路チップ１ａと集
積回路チップ１ｂはともに、その内部で当該システムの
源発振クロックＸｉｎを分周（４分周）して、それぞれ
の内部クロックＳＣＫ１およびＳＣＫ２を生成してい
る。ここで、一方の集積回路チップ、例えば集積回路チ
ップ１ｂにおいてストップコマンド等が実行されて、一
時的にその内部クロックＳＣＫ２が停止し、その後再開
させた場合、内部クロックＳＣＫ１とＳＣＫ２は源発振
クロックＸｉｎとはそれぞれ同期しているが、内部クロ
ックＳＣＫ１とＳＣＫ２との間の同期がとれていない、
図３（ａ）に示す状態になることがある。
築しているシステム構成回路である集積回路チップ１ａ
と集積回路チップ１ｂは、同一の源発振クロックＸｉｎ
を使用するものとする。また、集積回路チップ１ａと集
積回路チップ１ｂはともに、その内部で当該システムの
源発振クロックＸｉｎを分周（４分周）して、それぞれ
の内部クロックＳＣＫ１およびＳＣＫ２を生成してい
る。ここで、一方の集積回路チップ、例えば集積回路チ
ップ１ｂにおいてストップコマンド等が実行されて、一
時的にその内部クロックＳＣＫ２が停止し、その後再開
させた場合、内部クロックＳＣＫ１とＳＣＫ２は源発振
クロックＸｉｎとはそれぞれ同期しているが、内部クロ
ックＳＣＫ１とＳＣＫ２との間の同期がとれていない、
図３（ａ）に示す状態になることがある。
【００２３】この内部クロックＳＣＫ１とＳＣＫ２とを
同期化するためには、そのいずれか一方を基準にする必
要がある。ここでは、集積回路チップ１ａのシステムの
内部クロックＳＣＫ１を基準クロックとし、集積回路チ
ップ１ｂのシステムの内部クロックＳＣＫ２をこの集積
回路チップ１ａの内部クロックＳＣＫ１に同期させる。
この場合、集積回路チップ１ａは集積回路チップ１ｂに
対して、その内部クロックＳＣＫ１を基準クロックとし
て同期出力端子４より出力し、集積回路チップ１ｂでは
同期入力端子５にて受け取ったその基準クロックＳＣＫ
１を内部クロック同期化回路２に入力する。内部クロッ
ク同期化回路２はこの入力された基準クロックＳＣＫ１
と、内部のクロック分周回路１０で源発振クロックＸｉ
ｎを分周することによって生成した内部ロックＳＣＫ２
との同期をとる。
同期化するためには、そのいずれか一方を基準にする必
要がある。ここでは、集積回路チップ１ａのシステムの
内部クロックＳＣＫ１を基準クロックとし、集積回路チ
ップ１ｂのシステムの内部クロックＳＣＫ２をこの集積
回路チップ１ａの内部クロックＳＣＫ１に同期させる。
この場合、集積回路チップ１ａは集積回路チップ１ｂに
対して、その内部クロックＳＣＫ１を基準クロックとし
て同期出力端子４より出力し、集積回路チップ１ｂでは
同期入力端子５にて受け取ったその基準クロックＳＣＫ
１を内部クロック同期化回路２に入力する。内部クロッ
ク同期化回路２はこの入力された基準クロックＳＣＫ１
と、内部のクロック分周回路１０で源発振クロックＸｉ
ｎを分周することによって生成した内部ロックＳＣＫ２
との同期をとる。
【００２４】以下、図３（ｂ）を参照しながら詳細に説
明する。内部クロック同期化回路では、その集積回路チ
ップ１ｂの内部クロックＳＣＫ２を源発振クロックＸｉ
ｎをクロック分周回路１０にて分周することによって生
成している。この内部クロックＳＣＫ２は排他的論理和
回路１１に入力され、集積回路チップ１ａから送られて
きた基準クロックＳＣＫ１と比較される。ここで、基準
クロックＳＣＫ１と内部クロックＳＣＫ２はそれぞれの
集積回路チップ１ａ，１ｂ内の分周回路において生成さ
れるが、説明の都合上、これらのクロックは源発振クロ
ックＸｉｎの立ち上がりに同期して変化するものとす
る。排他的論理和回路１１はこの内部クロックＳＣＫ２
と基準クロックＳＣＫ１とが一致していればローレベル
（以下、“Ｌ”と表記する）となり、一致していなけれ
ばハイレベル（以下、“Ｈ”と表記する）となる比較結
果信号ＣＯＭＰを出力する。
明する。内部クロック同期化回路では、その集積回路チ
ップ１ｂの内部クロックＳＣＫ２を源発振クロックＸｉ
ｎをクロック分周回路１０にて分周することによって生
成している。この内部クロックＳＣＫ２は排他的論理和
回路１１に入力され、集積回路チップ１ａから送られて
きた基準クロックＳＣＫ１と比較される。ここで、基準
クロックＳＣＫ１と内部クロックＳＣＫ２はそれぞれの
集積回路チップ１ａ，１ｂ内の分周回路において生成さ
れるが、説明の都合上、これらのクロックは源発振クロ
ックＸｉｎの立ち上がりに同期して変化するものとす
る。排他的論理和回路１１はこの内部クロックＳＣＫ２
と基準クロックＳＣＫ１とが一致していればローレベル
（以下、“Ｌ”と表記する）となり、一致していなけれ
ばハイレベル（以下、“Ｈ”と表記する）となる比較結
果信号ＣＯＭＰを出力する。
【００２５】この比較結果信号ＣＯＭＰをＤフリップフ
ロップ１２のＤ端子に入力し、Ｄフリップフロップ１２
はそのＣＫ端子に入力される源発振クロックＸｉｎの立
下がりに同期してそれをサンプリングして保持し、保持
された比較結果信号ＣＯＭＰＤをそのＱ端子より、また
その反転信号／ＣＯＭＰＤを／Ｑ端子よりそれぞれ出力
する。なお、上記源発振クロックＸｉｎの立ち下がり
は、基準クロックＳＣＫ１および内部クロックＳＣＫ２
が最も安定しているタイミングである。Ｄフリップフロ
ップ１２の／Ｑ端子より出力される比較結果信号の反転
信号／ＣＯＭＰＤは、基準クロックＳＣＫ１と内部クロ
ックＳＣＫ２が一致していれば“Ｈ”、不一致であれば
“Ｌ”となってＮＡＮＤ回路１３に入力される。
ロップ１２のＤ端子に入力し、Ｄフリップフロップ１２
はそのＣＫ端子に入力される源発振クロックＸｉｎの立
下がりに同期してそれをサンプリングして保持し、保持
された比較結果信号ＣＯＭＰＤをそのＱ端子より、また
その反転信号／ＣＯＭＰＤを／Ｑ端子よりそれぞれ出力
する。なお、上記源発振クロックＸｉｎの立ち下がり
は、基準クロックＳＣＫ１および内部クロックＳＣＫ２
が最も安定しているタイミングである。Ｄフリップフロ
ップ１２の／Ｑ端子より出力される比較結果信号の反転
信号／ＣＯＭＰＤは、基準クロックＳＣＫ１と内部クロ
ックＳＣＫ２が一致していれば“Ｈ”、不一致であれば
“Ｌ”となってＮＡＮＤ回路１３に入力される。
【００２６】図３（ｂ）に破線で示す内部クロックＳＣ
Ｋ２が生成されていた場合、上記比較結果信号の反転信
号／ＣＯＭＰＤが“Ｌ”になると、ＮＡＮＤ回路１３が
源発振クロックＸｉｎの通過を遮断するため、インバー
タ１４からクロック分周回路１０のＣＫ端子へのクロッ
クＣＫｉｎの入力が停止する。さらに源発振クロックＸ
ｉｎの次の立下がりでもまだ一致しないので、さらに次
のクロックＣＫｉｎの入力も停止される。その結果、ク
ロック分周回路１０より出力される内部クロックＳＣＫ
２は、図３（ｂ）の前半部に実線で示すように、破線で
示したものより源発振クロックＸｉｎの２クロック分遅
れて“Ｌ”に変化する。したがって、源発振クロックＸ
ｉｎのその次の立下がりでは両者が一致して、クロック
ＣＫｉｎはクロック分周回路１０に入力されるが、さら
にその次の立下がりでは不一致となり、クロック分周回
路１０へのクロックＣＫｉｎの入力が停止する。
Ｋ２が生成されていた場合、上記比較結果信号の反転信
号／ＣＯＭＰＤが“Ｌ”になると、ＮＡＮＤ回路１３が
源発振クロックＸｉｎの通過を遮断するため、インバー
タ１４からクロック分周回路１０のＣＫ端子へのクロッ
クＣＫｉｎの入力が停止する。さらに源発振クロックＸ
ｉｎの次の立下がりでもまだ一致しないので、さらに次
のクロックＣＫｉｎの入力も停止される。その結果、ク
ロック分周回路１０より出力される内部クロックＳＣＫ
２は、図３（ｂ）の前半部に実線で示すように、破線で
示したものより源発振クロックＸｉｎの２クロック分遅
れて“Ｌ”に変化する。したがって、源発振クロックＸ
ｉｎのその次の立下がりでは両者が一致して、クロック
ＣＫｉｎはクロック分周回路１０に入力されるが、さら
にその次の立下がりでは不一致となり、クロック分周回
路１０へのクロックＣＫｉｎの入力が停止する。
【００２７】このような動作を繰り返すことによって、
最終的には図３（ｂ）の後半部に実線で示すように、内
部クロックＳＣＫ２は基準クロックＳＣＫ１に同期化さ
れる。内部クロックＳＣＫ２が基準クロックＳＣＫ１に
同期化すると、それ以降、Ｄフリップフロップ１２の／
Ｑ端子より出力される比較結果信号の反転信号／ＣＯＭ
ＰＤは不一致とはならず、したがって、源発振クロック
ＸｉｎはＮＡＮＤ回路１３でその通過が遮断されること
はなく、インバータ１４よりクロックＣＫｉｎとしてク
ロック分周回路１０のＣＫ端子に入力される。
最終的には図３（ｂ）の後半部に実線で示すように、内
部クロックＳＣＫ２は基準クロックＳＣＫ１に同期化さ
れる。内部クロックＳＣＫ２が基準クロックＳＣＫ１に
同期化すると、それ以降、Ｄフリップフロップ１２の／
Ｑ端子より出力される比較結果信号の反転信号／ＣＯＭ
ＰＤは不一致とはならず、したがって、源発振クロック
ＸｉｎはＮＡＮＤ回路１３でその通過が遮断されること
はなく、インバータ１４よりクロックＣＫｉｎとしてク
ロック分周回路１０のＣＫ端子に入力される。
【００２８】なお、上記説明では、基準クロックＳＣＫ
１と内部クロックＳＣＫ２とを比較してからサンプリン
グしてＤフリップフロップ１２に保持するものについて
示したが、基準クロックＳＣＫ１と内部クロックＳＣＫ
２とを源発振クロックＸｉｎに同期してサンプリングし
て保持し、その保持内容を比較した比較結果信号に基づ
いてクロック開閉手段を制御するようにしてもよく、上
記実施の形態と同様の効果を奏する。
１と内部クロックＳＣＫ２とを比較してからサンプリン
グしてＤフリップフロップ１２に保持するものについて
示したが、基準クロックＳＣＫ１と内部クロックＳＣＫ
２とを源発振クロックＸｉｎに同期してサンプリングし
て保持し、その保持内容を比較した比較結果信号に基づ
いてクロック開閉手段を制御するようにしてもよく、上
記実施の形態と同様の効果を奏する。
【００２９】また、上記説明では、クロック分周回路１
０ではクロックＣＫｉｎを４分周したものを例示してい
るが、２分周でも８分周でもこの動作に変わりはなく、
さらに、図２（ａ）に示した２つの集積回路チップ１
ａ，１ｂにて構築されたシステムの内部クロックの同期
化の場合と同様に、図２（ｂ）に示した３つの集積回路
チップ１ａ〜１ｃにて構築されたシステム、さらにはそ
れ以上の数の集積回路チップによって構築されたシステ
ムおいても、集積回路チップ１ａの内部クロックを基準
クロックとして、集積回路チップ１ｂ，１ｃ，…内のク
ロック同期化回路２にて、それぞれの内部クロックを同
期化させることが可能である。
０ではクロックＣＫｉｎを４分周したものを例示してい
るが、２分周でも８分周でもこの動作に変わりはなく、
さらに、図２（ａ）に示した２つの集積回路チップ１
ａ，１ｂにて構築されたシステムの内部クロックの同期
化の場合と同様に、図２（ｂ）に示した３つの集積回路
チップ１ａ〜１ｃにて構築されたシステム、さらにはそ
れ以上の数の集積回路チップによって構築されたシステ
ムおいても、集積回路チップ１ａの内部クロックを基準
クロックとして、集積回路チップ１ｂ，１ｃ，…内のク
ロック同期化回路２にて、それぞれの内部クロックを同
期化させることが可能である。
【００３０】以上のように、この実施の形態１によれ
ば、内部クロックＳＣＫ２と基準クロックＳＣＫ１との
比較結果信号を、源発振クロックＸｉｎに同期してＤフ
リップフロップ１２に保持し、源発振クロックＸｉｎの
クロック分周回路１０への入力を、Ｄフリップフロップ
１２に保持された比較結果信号で制御しているので、源
発振クロックＸｉｎのエッジを用いた位相比較結果のサ
ンプリングにより、直ちに内部クロックＳＣＫ２を同期
化することが可能となり、簡単な回路構成で内部クロッ
ク同期化回路２を実現できるなどの効果がある。
ば、内部クロックＳＣＫ２と基準クロックＳＣＫ１との
比較結果信号を、源発振クロックＸｉｎに同期してＤフ
リップフロップ１２に保持し、源発振クロックＸｉｎの
クロック分周回路１０への入力を、Ｄフリップフロップ
１２に保持された比較結果信号で制御しているので、源
発振クロックＸｉｎのエッジを用いた位相比較結果のサ
ンプリングにより、直ちに内部クロックＳＣＫ２を同期
化することが可能となり、簡単な回路構成で内部クロッ
ク同期化回路２を実現できるなどの効果がある。
【００３１】実施の形態２．上記実施の形態１において
は、従属する集積回路チップでは必ず内部クロックの同
期化動作を行う場合について説明したが、必要に応じて
内部クロックの同期化動作を行うようにすることも可能
化である。図４はそのようなこの発明の実施の形態２に
よる内部クロック同期化回路を示すブロック図である。
図において、１０はクロック発生手段としてのクロック
分周回路、１１はクロック比較手段としての排他的論理
和回路、１２は比較結果保持手段としてのＤフリップフ
ロップ、１３はクロック開閉手段としてのＮＡＮＤ回
路、１４はインバータであり、これらは図１に同一符号
を付して示したものと同一の部分であるため、詳細な説
明は省略する。
は、従属する集積回路チップでは必ず内部クロックの同
期化動作を行う場合について説明したが、必要に応じて
内部クロックの同期化動作を行うようにすることも可能
化である。図４はそのようなこの発明の実施の形態２に
よる内部クロック同期化回路を示すブロック図である。
図において、１０はクロック発生手段としてのクロック
分周回路、１１はクロック比較手段としての排他的論理
和回路、１２は比較結果保持手段としてのＤフリップフ
ロップ、１３はクロック開閉手段としてのＮＡＮＤ回
路、１４はインバータであり、これらは図１に同一符号
を付して示したものと同一の部分であるため、詳細な説
明は省略する。
【００３２】また、１５はクロック分周回路１０にて生
成した内部クロックＳＣＫ２を基準クロックＳＣＫ１に
同期化する同期化動作を行うか否かを示す同期化制御ビ
ットが設定される制御レジスタである。１６はこの制御
レジスタ１５に設定された同期化制御ビットの内容に基
づいて、Ｄフリップフロップ１２のＱ端子より出力され
る比較結果信号ＣＯＭＰＤをＮＡＮＤ回路１３に入力す
るか否かを制御する、信号開閉手段としてのＮＡＮＤ回
路である。
成した内部クロックＳＣＫ２を基準クロックＳＣＫ１に
同期化する同期化動作を行うか否かを示す同期化制御ビ
ットが設定される制御レジスタである。１６はこの制御
レジスタ１５に設定された同期化制御ビットの内容に基
づいて、Ｄフリップフロップ１２のＱ端子より出力され
る比較結果信号ＣＯＭＰＤをＮＡＮＤ回路１３に入力す
るか否かを制御する、信号開閉手段としてのＮＡＮＤ回
路である。
【００３３】次に動作について説明する。ここで、当該
内部クロック同期化回路２を備えた集積回路チップが内
部クロックとして、システムの源発振クロックＸｉｎを
分周せずにそのまま用いている場合、当該同期化動作そ
のものが不要となる。したがって、ソフトウェアにより
同期化動作を行うか否かを選択することで、不要な動作
を省くとともに消費電流を減らすことにもなる。
内部クロック同期化回路２を備えた集積回路チップが内
部クロックとして、システムの源発振クロックＸｉｎを
分周せずにそのまま用いている場合、当該同期化動作そ
のものが不要となる。したがって、ソフトウェアにより
同期化動作を行うか否かを選択することで、不要な動作
を省くとともに消費電流を減らすことにもなる。
【００３４】すなわち、ソフトウェアによって制御レジ
スタ１５に、同期化動作を行う場合には“Ｈ”、同期化
動作を行わない場合には“Ｌ”となる同期化制御ビット
をあらかじめ設定しておく。ＮＡＮＤ回路１６は、この
制御レジスタ１５より受け取った同期化制御ビットの内
容が“Ｌ”である期間、その出力信号を常時“Ｈ”とし
て、Ｄフリップフロップ１２のＱ端子より出力される比
較結果信号ＣＯＭＰＤの通過を遮断する。したがって、
同期化動作を行わない場合には同期化制御ビットを
“Ｌ”にすることによって、ＮＡＮＤ回路１３の一方の
入力が常時“Ｈ”となり、源発振クロックＸｉｎがその
ままインバータ１４に送られて、クロックＣＫｉｎとし
てクロック分周回路１０のＣＫ端子に入力される。一
方、同期化動作を行う場合には、期化制御ビットを
“Ｈ”にすることによって、ＮＡＮＤ回路１６よりＮＡ
ＮＤ回路１３の一方の入力に、比較結果信号ＣＯＭＰＤ
の反転された信号が印加され、実施の形態１の場合と同
様の動作によって、内部クロックＳＣＫ２が標準クロッ
クＳＣＫ１に同期化される。
スタ１５に、同期化動作を行う場合には“Ｈ”、同期化
動作を行わない場合には“Ｌ”となる同期化制御ビット
をあらかじめ設定しておく。ＮＡＮＤ回路１６は、この
制御レジスタ１５より受け取った同期化制御ビットの内
容が“Ｌ”である期間、その出力信号を常時“Ｈ”とし
て、Ｄフリップフロップ１２のＱ端子より出力される比
較結果信号ＣＯＭＰＤの通過を遮断する。したがって、
同期化動作を行わない場合には同期化制御ビットを
“Ｌ”にすることによって、ＮＡＮＤ回路１３の一方の
入力が常時“Ｈ”となり、源発振クロックＸｉｎがその
ままインバータ１４に送られて、クロックＣＫｉｎとし
てクロック分周回路１０のＣＫ端子に入力される。一
方、同期化動作を行う場合には、期化制御ビットを
“Ｈ”にすることによって、ＮＡＮＤ回路１６よりＮＡ
ＮＤ回路１３の一方の入力に、比較結果信号ＣＯＭＰＤ
の反転された信号が印加され、実施の形態１の場合と同
様の動作によって、内部クロックＳＣＫ２が標準クロッ
クＳＣＫ１に同期化される。
【００３５】ここで、当該システムを構築している複数
の集積回路チップ１ａ，１ｂ，１ｃ，…の全てにこの機
能を持たせておけば、例えば、集積回路チップ１ａの同
期化制御ビットを“Ｌ”（無効）に設定するとともに、
他の集積回路チップ１ｂ，１ｃ，…の同期化制御ビット
を“Ｈ”（有効）に設定することによって、集積回路チ
ップ１ａを基準となる集積回路チップとした同期化が可
能になる。また、集積回路チップ１ｂを基準となる集積
回路チップにしたい場合には、集積回路チップ１ｂの同
期化制御ビットを無効に設定し、他の集積回路チップ１
ａ，１ｃ，…の同期化制御ビットを有効に設定すればよ
い。
の集積回路チップ１ａ，１ｂ，１ｃ，…の全てにこの機
能を持たせておけば、例えば、集積回路チップ１ａの同
期化制御ビットを“Ｌ”（無効）に設定するとともに、
他の集積回路チップ１ｂ，１ｃ，…の同期化制御ビット
を“Ｈ”（有効）に設定することによって、集積回路チ
ップ１ａを基準となる集積回路チップとした同期化が可
能になる。また、集積回路チップ１ｂを基準となる集積
回路チップにしたい場合には、集積回路チップ１ｂの同
期化制御ビットを無効に設定し、他の集積回路チップ１
ａ，１ｃ，…の同期化制御ビットを有効に設定すればよ
い。
【００３６】このように、この実施の形態２によれば、
内部クロックの同期化動作を行うか否かを、制御レジス
タ１５に設定された同期化制御ビットの内容に基づいて
決定しているので、ソフトウェアによって同期化動作を
行うか否かを選択することができ、内部クロック同期化
回路の不要な動作が省けるとともに、消費電流の削減が
可能となり、さらに、複数の集積回路チップの全てにこ
の機能を持たせることにより、基準となる集積回路チッ
プをソフトウェア的に自由に設定できるようになるなど
の効果がある。
内部クロックの同期化動作を行うか否かを、制御レジス
タ１５に設定された同期化制御ビットの内容に基づいて
決定しているので、ソフトウェアによって同期化動作を
行うか否かを選択することができ、内部クロック同期化
回路の不要な動作が省けるとともに、消費電流の削減が
可能となり、さらに、複数の集積回路チップの全てにこ
の機能を持たせることにより、基準となる集積回路チッ
プをソフトウェア的に自由に設定できるようになるなど
の効果がある。
【００３７】実施の形態３．上記実施の形態１において
は、内部クロック同期化回路が同期化動作を行っている
か否かの信号を表示する手段を持たないものについて説
明したが、当該信号を表示することも可能である。図５
はそのようなこの発明の実施の形態３による内部クロッ
ク同期化回路を示すブロック図であり、相当部分には図
１と同一符号を付してその説明を省略する。図におい
て、１７は当該内部クロック同期化回路が同期化動作を
行っているか否かの信号を表示するためのフラグビット
である。
は、内部クロック同期化回路が同期化動作を行っている
か否かの信号を表示する手段を持たないものについて説
明したが、当該信号を表示することも可能である。図５
はそのようなこの発明の実施の形態３による内部クロッ
ク同期化回路を示すブロック図であり、相当部分には図
１と同一符号を付してその説明を省略する。図におい
て、１７は当該内部クロック同期化回路が同期化動作を
行っているか否かの信号を表示するためのフラグビット
である。
【００３８】次に動作について説明する。なお、内部ク
ロックＳＣＫ２を基準クロックＳＣＫ１に同期化させる
同期化動作は、実施の形態１の場合と同様であるため、
ここではその説明は省略する。Ｄフリップフロップ１２
は排他的論理和回路１１の出力する比較結果信号ＣＯＭ
Ｐを源発振クロックＸｉｎに同期して保持し、その保持
している比較結果信号ＣＯＭＰＤをＱ端子よりフラグビ
ット１７に表示する。すなわち、このフラグビット１７
の内容は、この内部クロック同期化回路において同期化
動作が済んでいる場合には“Ｌ”になり、同期化動作が
進行中であれば“Ｈ”となる。当該集積回路チップ１ｂ
のＣＰＵ（中央演算処理装置）などの制御部は、このフ
ラグビット１７の内容を参照しており、それが“Ｌ”で
あればその内部クロックＳＣＫ２は基準となる集積回路
チップ１ａの内部クロックＳＣＫ１と同期が取れている
ので、どのような処理を実行することも可能である。し
かしながら、フラグビット１７の内容が“Ｈ”であれ
ば、同期化動作が現在進行中であるため、同期していな
ければ誤動作するような処理はその実行を見合わせる必
要がある。
ロックＳＣＫ２を基準クロックＳＣＫ１に同期化させる
同期化動作は、実施の形態１の場合と同様であるため、
ここではその説明は省略する。Ｄフリップフロップ１２
は排他的論理和回路１１の出力する比較結果信号ＣＯＭ
Ｐを源発振クロックＸｉｎに同期して保持し、その保持
している比較結果信号ＣＯＭＰＤをＱ端子よりフラグビ
ット１７に表示する。すなわち、このフラグビット１７
の内容は、この内部クロック同期化回路において同期化
動作が済んでいる場合には“Ｌ”になり、同期化動作が
進行中であれば“Ｈ”となる。当該集積回路チップ１ｂ
のＣＰＵ（中央演算処理装置）などの制御部は、このフ
ラグビット１７の内容を参照しており、それが“Ｌ”で
あればその内部クロックＳＣＫ２は基準となる集積回路
チップ１ａの内部クロックＳＣＫ１と同期が取れている
ので、どのような処理を実行することも可能である。し
かしながら、フラグビット１７の内容が“Ｈ”であれ
ば、同期化動作が現在進行中であるため、同期していな
ければ誤動作するような処理はその実行を見合わせる必
要がある。
【００３９】このように、この実施の形態３によれば、
Ｄフリップフロップ１２の内容をフラグビット１７に表
示しているので、集積回路チップの制御部はこのフラグ
ビット１７を参照することによって、同期化動作が行わ
れているか否かを知ることができ、同期化動作が現在進
行中であれば、同期していなければ誤動作するような処
理の実行を避けることができるようになるため、より精
度の高い処理動作を行うことができる効果がある。
Ｄフリップフロップ１２の内容をフラグビット１７に表
示しているので、集積回路チップの制御部はこのフラグ
ビット１７を参照することによって、同期化動作が行わ
れているか否かを知ることができ、同期化動作が現在進
行中であれば、同期していなければ誤動作するような処
理の実行を避けることができるようになるため、より精
度の高い処理動作を行うことができる効果がある。
【００４０】実施の形態４．上記実施の形態３において
は、同期化動作を行っているかどうかをフラグビット１
７に表示して、その集積回路チップ内の制御部に通知す
る場合について説明したが、集積回路チップの端子に余
裕があれば、この信号を端子から外部に出力することに
よって、他の集積回路チップに対して同期化動作中であ
ることを端子レベルでも判断できるようにすることも可
能になる。図６はそのようなこの発明の実施の形態４に
よる内部クロック同期化回路を示すブロック図であり、
相当部分には図１および図２と同一符号を付してその説
明を省略する。図において、６は集積回路チップ内の内
部クロック同期化回路が同期化動作を行っているか否か
を示す信号を、当該集積回路チップの外部に出力するた
めのモニタ端子である。
は、同期化動作を行っているかどうかをフラグビット１
７に表示して、その集積回路チップ内の制御部に通知す
る場合について説明したが、集積回路チップの端子に余
裕があれば、この信号を端子から外部に出力することに
よって、他の集積回路チップに対して同期化動作中であ
ることを端子レベルでも判断できるようにすることも可
能になる。図６はそのようなこの発明の実施の形態４に
よる内部クロック同期化回路を示すブロック図であり、
相当部分には図１および図２と同一符号を付してその説
明を省略する。図において、６は集積回路チップ内の内
部クロック同期化回路が同期化動作を行っているか否か
を示す信号を、当該集積回路チップの外部に出力するた
めのモニタ端子である。
【００４１】次に動作について説明する。この場合も、
内部クロックＳＣＫ２を基準クロックＳＣＫ１に同期化
させる同期化動作は、実施の形態１の場合と同様である
ため、その説明は省略する。Ｄフリップフロップ１２は
源発振クロックＸｉｎに同期して保持した、排他的論理
和回路１１からの比較結果信号ＣＯＭＰを比較結果信号
ＣＯＭＰＤとして、そのＱ端子よりモニタ端子６に出力
する。このモニタ端子６に出力される信号は、当該内部
クロック同期化回路において同期化動作が既に済んでい
る場合には“Ｌ”になり、同期化動作中であれば“Ｈ”
となる。他の集積回路チップ１ａはこのモニタ端子６か
らの信号を受信し、それが“Ｌ”であればその集積回路
チップ１ｂでは内部クロックＳＣＫ２と基準クロックＳ
ＣＫ１の同期が取れているので、どのような処理を実行
することも可能である。しかしながら、このフラグビッ
ト１７の内容が“Ｈ”であれば、その集積回路チップ１
ｂは現在同期化動作が進行中であるため、同期していな
ければ誤動作するような処理はその実行を見合わせる必
要がある。
内部クロックＳＣＫ２を基準クロックＳＣＫ１に同期化
させる同期化動作は、実施の形態１の場合と同様である
ため、その説明は省略する。Ｄフリップフロップ１２は
源発振クロックＸｉｎに同期して保持した、排他的論理
和回路１１からの比較結果信号ＣＯＭＰを比較結果信号
ＣＯＭＰＤとして、そのＱ端子よりモニタ端子６に出力
する。このモニタ端子６に出力される信号は、当該内部
クロック同期化回路において同期化動作が既に済んでい
る場合には“Ｌ”になり、同期化動作中であれば“Ｈ”
となる。他の集積回路チップ１ａはこのモニタ端子６か
らの信号を受信し、それが“Ｌ”であればその集積回路
チップ１ｂでは内部クロックＳＣＫ２と基準クロックＳ
ＣＫ１の同期が取れているので、どのような処理を実行
することも可能である。しかしながら、このフラグビッ
ト１７の内容が“Ｈ”であれば、その集積回路チップ１
ｂは現在同期化動作が進行中であるため、同期していな
ければ誤動作するような処理はその実行を見合わせる必
要がある。
【００４２】このように、この実施の形態４によれば、
Ｄフリップフロップ１２の内容をモニタ端子６より当該
集積回路チップの外部に出力しているので、他の集積回
路チップでこのモニタ端子６からの信号を取り込めばそ
の集積回路チップが同期化動作を行っているか否かを知
ることができ、当該集積回路チップで同期化動作が現在
進行中であれば、同期していなければ誤動作するような
処理の実行を避けることができるようになるため、より
精度の高い処理動作を行うことができる効果がある。ま
た、このモニタ端子６より出力される信号を、ＢＵＳＹ
（ビジー）信号として使用すれば、ダイレクトにバスア
クセスを制御することが可能となる効果もある。
Ｄフリップフロップ１２の内容をモニタ端子６より当該
集積回路チップの外部に出力しているので、他の集積回
路チップでこのモニタ端子６からの信号を取り込めばそ
の集積回路チップが同期化動作を行っているか否かを知
ることができ、当該集積回路チップで同期化動作が現在
進行中であれば、同期していなければ誤動作するような
処理の実行を避けることができるようになるため、より
精度の高い処理動作を行うことができる効果がある。ま
た、このモニタ端子６より出力される信号を、ＢＵＳＹ
（ビジー）信号として使用すれば、ダイレクトにバスア
クセスを制御することが可能となる効果もある。
【００４３】実施の形態５．上記各実施の形態において
は、クロック分周回路における分周比が固定されている
ものについて説明したが、同期化動作を行う際に、一定
期間、源発振クロックの分周比をあげて内部クロックの
周波数を低下させるようにすれば、同期化動作をより確
実に行うことができるようになる。図７はそのようなこ
の発明の実施の形態５による内部クロック同期化回路を
示すブロック図であり、相当部分には図４と同一符号を
付してその説明を省略する。図において、１０ａは制御
レジスタ１５に設定された同期化制御ビットが入力され
て、その同期化制御ビットの内容が同期化動作を行うこ
とを示すものである場合には、源発振クロックＸｉｎの
分周比をあげて、出力する内部クロックＳＣＫ２の周波
数を低下させる機能を有している点で、図１、および図
４〜図６に符号１０を付して示したものとは異なるクロ
ック発生手段である。
は、クロック分周回路における分周比が固定されている
ものについて説明したが、同期化動作を行う際に、一定
期間、源発振クロックの分周比をあげて内部クロックの
周波数を低下させるようにすれば、同期化動作をより確
実に行うことができるようになる。図７はそのようなこ
の発明の実施の形態５による内部クロック同期化回路を
示すブロック図であり、相当部分には図４と同一符号を
付してその説明を省略する。図において、１０ａは制御
レジスタ１５に設定された同期化制御ビットが入力され
て、その同期化制御ビットの内容が同期化動作を行うこ
とを示すものである場合には、源発振クロックＸｉｎの
分周比をあげて、出力する内部クロックＳＣＫ２の周波
数を低下させる機能を有している点で、図１、および図
４〜図６に符号１０を付して示したものとは異なるクロ
ック発生手段である。
【００４４】次に動作について説明する。この場合にお
いても、内部クロックＳＣＫ２を基準クロックＳＣＫ１
に同期化させる同期化動作は、実施の形態３の場合と同
様であるため、その説明は省略する。ここで、クロック
分周回路１０ａから出力される内部クロックＳＣＫ２の
周波数が高くなると、基準クロックＳＣＫ１との比較結
果信号ＣＯＭＰの源発振クロックＸｉｎによるサンプリ
ングがうまく行かなくなることがある。そのため、クロ
ック分周回路１０ａにも制御レジスタ１５に設定されて
いる同期化制御ビットを入力し、この同期化制御ビット
が“Ｈ”である期間、すなわち、同期化動作を行うこと
を示している期間は、クロック分周回路１０ａはその分
周比を最も高くしている。これによって、クロック分周
回路１０ａより出力される内部クロックＳＣＫ２の周波
数はかなり低いものとなり、源発振クロックＸｉｎによ
る比較結果信号ＣＯＭＰのサンプリングを容易に行うこ
とができるようになる。低周波数による同期が確立した
後、制御レジスタ１５の同期化制御ビットを“Ｌ”に設
定しなおせば分周比は規定値に戻り、所望の高い周波数
による内部クロックＳＣＫ２が生成される。
いても、内部クロックＳＣＫ２を基準クロックＳＣＫ１
に同期化させる同期化動作は、実施の形態３の場合と同
様であるため、その説明は省略する。ここで、クロック
分周回路１０ａから出力される内部クロックＳＣＫ２の
周波数が高くなると、基準クロックＳＣＫ１との比較結
果信号ＣＯＭＰの源発振クロックＸｉｎによるサンプリ
ングがうまく行かなくなることがある。そのため、クロ
ック分周回路１０ａにも制御レジスタ１５に設定されて
いる同期化制御ビットを入力し、この同期化制御ビット
が“Ｈ”である期間、すなわち、同期化動作を行うこと
を示している期間は、クロック分周回路１０ａはその分
周比を最も高くしている。これによって、クロック分周
回路１０ａより出力される内部クロックＳＣＫ２の周波
数はかなり低いものとなり、源発振クロックＸｉｎによ
る比較結果信号ＣＯＭＰのサンプリングを容易に行うこ
とができるようになる。低周波数による同期が確立した
後、制御レジスタ１５の同期化制御ビットを“Ｌ”に設
定しなおせば分周比は規定値に戻り、所望の高い周波数
による内部クロックＳＣＫ２が生成される。
【００４５】このように、この実施の形態５によれば、
同期化動作を行う際に、クロック分周回路１０の分周比
を一定期間高くしているので、比較に用いる内部クロッ
クＳＣＫ２の周波数が一時的に低くなって、源発振クロ
ックＸｉｎによる比較結果信号ＣＯＭＰのサンプリング
が容易になるため、内部クロックＳＣＫ２を基準クロッ
クＳＣＫ１に確実に同期化させることが可能となり、さ
らに、最高の分周比で同期化動作を行うことで、全ての
分周比での同期化を同時に実施できるなどの効果があ
る。
同期化動作を行う際に、クロック分周回路１０の分周比
を一定期間高くしているので、比較に用いる内部クロッ
クＳＣＫ２の周波数が一時的に低くなって、源発振クロ
ックＸｉｎによる比較結果信号ＣＯＭＰのサンプリング
が容易になるため、内部クロックＳＣＫ２を基準クロッ
クＳＣＫ１に確実に同期化させることが可能となり、さ
らに、最高の分周比で同期化動作を行うことで、全ての
分周比での同期化を同時に実施できるなどの効果があ
る。
【００４６】
【発明の効果】以上のように、この発明によれば、各シ
ステム構成回路において源発振クロックを分周して生成
したの内部クロックを、各システム構成回路間で同期さ
せる際に、源発振クロックでのサンプリングによる、基
準となるシステム構成回路からの基準クロックと従属す
るシステム構成回路の内部クロックとの比較結果に基づ
いて、両者の位相がずれていれば源発振クロックの分周
を停止するようにしたので、源発振クロックのエッジを
用いた位相比較結果のサンプリングにより、直ちに内部
クロックを同期化することが可能となり、プロセッサの
高速化にも十分対応することが可能な内部クロック同期
化方法が得られる効果がある。
ステム構成回路において源発振クロックを分周して生成
したの内部クロックを、各システム構成回路間で同期さ
せる際に、源発振クロックでのサンプリングによる、基
準となるシステム構成回路からの基準クロックと従属す
るシステム構成回路の内部クロックとの比較結果に基づ
いて、両者の位相がずれていれば源発振クロックの分周
を停止するようにしたので、源発振クロックのエッジを
用いた位相比較結果のサンプリングにより、直ちに内部
クロックを同期化することが可能となり、プロセッサの
高速化にも十分対応することが可能な内部クロック同期
化方法が得られる効果がある。
【００４７】また、この発明によれば、同期化動作を行
うか否かの判断を、同期化制御ビットの内容に基づいて
行うようにしたので、内部クロックの不要な同期化動作
が省けて、消費電流を削減できるとともに、システム内
の全てのシステム構成回路にこの機能を持たせれば、基
準となる集積回路チップをソフトウェア的に自由に設定
できるなどの効果がある。
うか否かの判断を、同期化制御ビットの内容に基づいて
行うようにしたので、内部クロックの不要な同期化動作
が省けて、消費電流を削減できるとともに、システム内
の全てのシステム構成回路にこの機能を持たせれば、基
準となる集積回路チップをソフトウェア的に自由に設定
できるなどの効果がある。
【００４８】また、この発明によれば、内部クロックの
同期化動作を行っているか否かを、制御部にフラグ表示
によって通知するようにしているので、フラグが同期化
動作中であることを示していれば、制御部は同期してい
なければ誤動作するような処理の実行を避けることが可
能となり、より精度の高い処理動作を行うことができる
効果がある。
同期化動作を行っているか否かを、制御部にフラグ表示
によって通知するようにしているので、フラグが同期化
動作中であることを示していれば、制御部は同期してい
なければ誤動作するような処理の実行を避けることが可
能となり、より精度の高い処理動作を行うことができる
効果がある。
【００４９】また、この発明によれば、システム構成回
路の外部に内部クロックの同期化動作を行っているか否
かを示すモニタ信号を出力するようにしたので、他のシ
ステム構成回路は取り込んだモニタ信号が同期化動作中
を示すものであった場合に、同期していなければ誤動作
するような処理の実行を避けることが可能となり、より
精度の高い処理動作を行うことができるばかりか、この
モニタ信号をＢＵＳＹ信号として使用することによっ
て、ダイレクトなバスアクセスの制御も可能になるなど
の効果がある。
路の外部に内部クロックの同期化動作を行っているか否
かを示すモニタ信号を出力するようにしたので、他のシ
ステム構成回路は取り込んだモニタ信号が同期化動作中
を示すものであった場合に、同期していなければ誤動作
するような処理の実行を避けることが可能となり、より
精度の高い処理動作を行うことができるばかりか、この
モニタ信号をＢＵＳＹ信号として使用することによっ
て、ダイレクトなバスアクセスの制御も可能になるなど
の効果がある。
【００５０】また、この発明によれば、源発振クロック
の分周比を、内部クロックの同期化動作の開始時に一定
期間あげるようにしたので、比較に用いる内部クロック
の周波数が一時的に低くなって、源発振クロックによる
サンプリングが容易になるため、内部クロックを基準ク
ロックに確実に同期化させることができる効果がある。
の分周比を、内部クロックの同期化動作の開始時に一定
期間あげるようにしたので、比較に用いる内部クロック
の周波数が一時的に低くなって、源発振クロックによる
サンプリングが容易になるため、内部クロックを基準ク
ロックに確実に同期化させることができる効果がある。
【００５１】また、この発明によれば、クロック比較手
段で比較した基準クロックと内部クロックとの比較結果
信号を、源発振クロックに同期して比較結果保持手段に
保持し、保持された比較結果信号によって制御されるク
ロック開閉手段により、クロック発生手段への源発振ク
ロックの入力を開閉するようにしたので、源発振クロッ
クのエッジを用いた位相比較結果のサンプリングによ
り、直ちに内部クロックを同期化することができ、簡単
な回路構成にて実現可能な内部クロック同期化回路が得
られる効果がある。
段で比較した基準クロックと内部クロックとの比較結果
信号を、源発振クロックに同期して比較結果保持手段に
保持し、保持された比較結果信号によって制御されるク
ロック開閉手段により、クロック発生手段への源発振ク
ロックの入力を開閉するようにしたので、源発振クロッ
クのエッジを用いた位相比較結果のサンプリングによ
り、直ちに内部クロックを同期化することができ、簡単
な回路構成にて実現可能な内部クロック同期化回路が得
られる効果がある。
【００５２】また、この発明によれば、制御レジスタに
設定された同期化制御ビットの内容で制御される信号開
閉手段によって、比較結果保持手段に保持されている比
較結果信号のクロック開閉手段への入力を制御するよう
にしたので、内部クロック同期化回路の不要な動作が省
けて、消費電流を削減することができる内部クロック同
期化回路が得られ、さらに、この機能をシステム内の全
てのシステム構成回路に持たせれば、基準となる集積回
路チップをソフトウェア的に自由に設定可能になるなど
の効果がある。
設定された同期化制御ビットの内容で制御される信号開
閉手段によって、比較結果保持手段に保持されている比
較結果信号のクロック開閉手段への入力を制御するよう
にしたので、内部クロック同期化回路の不要な動作が省
けて、消費電流を削減することができる内部クロック同
期化回路が得られ、さらに、この機能をシステム内の全
てのシステム構成回路に持たせれば、基準となる集積回
路チップをソフトウェア的に自由に設定可能になるなど
の効果がある。
【００５３】また、この発明によれば、比較結果保持手
段の保持している比較結果信号をフラグビットに表示す
るようにしたので、制御部はこのフラグビットを参照す
れば同期化動作が現在進行中であるか否かを知ることが
でき、進行中である場合には、同期していなければ誤動
作するような処理の実行を避けることができるようにな
るため、より精度の高い処理動作を実現することが可能
になる効果がある。
段の保持している比較結果信号をフラグビットに表示す
るようにしたので、制御部はこのフラグビットを参照す
れば同期化動作が現在進行中であるか否かを知ることが
でき、進行中である場合には、同期していなければ誤動
作するような処理の実行を避けることができるようにな
るため、より精度の高い処理動作を実現することが可能
になる効果がある。
【００５４】また、この発明によれば、モニタ端子よ
り、比較結果保持手段の保持している比較結果信号を外
部に出力するようにしたので、このモニタ端子からの信
号を取り込むことによって、そのシステム構成回路で同
期化動作が現在進行中であるか否かを、他のシステム構
成回路において知ることができ、進行中である場合に
は、同期していなければ誤動作するような処理の実行を
避けることができるようになるため、より精度の高い処
理動作を実現することが可能になるばかりか、このモニ
タ端子からの信号をＢＵＳＹ信号として使用することに
より、ダイレクトにバスアクセスを制御することも可能
になるなどの効果がある。
り、比較結果保持手段の保持している比較結果信号を外
部に出力するようにしたので、このモニタ端子からの信
号を取り込むことによって、そのシステム構成回路で同
期化動作が現在進行中であるか否かを、他のシステム構
成回路において知ることができ、進行中である場合に
は、同期していなければ誤動作するような処理の実行を
避けることができるようになるため、より精度の高い処
理動作を実現することが可能になるばかりか、このモニ
タ端子からの信号をＢＵＳＹ信号として使用することに
より、ダイレクトにバスアクセスを制御することも可能
になるなどの効果がある。
【００５５】また、この発明によれば、クロック発生手
段に、制御レジスタに設定された同期化制御ビットの内
容が同期化動作を行うことを示している場合には、源発
振クロックの分周比を高くする機能を持たせているの
で、比較に用いる内部クロックの周波数を一時的に低く
することが可能になって、源発振クロックによるサンプ
リングが容易になるため、より確実に内部クロックを基
準クロックに同期化させることができる内部クロック同
期化回路が得られる効果がある。
段に、制御レジスタに設定された同期化制御ビットの内
容が同期化動作を行うことを示している場合には、源発
振クロックの分周比を高くする機能を持たせているの
で、比較に用いる内部クロックの周波数を一時的に低く
することが可能になって、源発振クロックによるサンプ
リングが容易になるため、より確実に内部クロックを基
準クロックに同期化させることができる内部クロック同
期化回路が得られる効果がある。
【図１】 この発明の実施の形態１による内部クロック
同期化回路を示すブロック図である。
同期化回路を示すブロック図である。
【図２】 この発明による内部クロック同期化方法が適
用されるシステムを示すブロック図である。
用されるシステムを示すブロック図である。
【図３】 実施の形態１における回路動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図４】 この発明の実施の形態２による内部クロック
同期化回路を示すブロック図である。
同期化回路を示すブロック図である。
【図５】 この発明の実施の形態３による内部クロック
同期化回路を示すブロック図である。
同期化回路を示すブロック図である。
【図６】 この発明の実施の形態４による内部クロック
同期化回路を示すブロック図である。
同期化回路を示すブロック図である。
【図７】 この発明の実施の形態５による内部クロック
同期化回路を示すブロック図である。
同期化回路を示すブロック図である。
１ａ，１ｂ，１ｃ 集積回路チップ（システム構成回
路）、２ 内部クロック同期化回路、６ モニタ端子、
１０，１０ａ クロック分周回路（クロック発生手
段）、１１ 排他的論理和回路（クロック比較手段）、
１２ Ｄフリップフロップ（比較結果保持手段）、１３
ＮＡＮＤ回路（クロック開閉手段）、１５制御レジス
タ、１６ ＮＡＮＤ回路（信号開閉手段）、１７ フラ
グビット。
路）、２ 内部クロック同期化回路、６ モニタ端子、
１０，１０ａ クロック分周回路（クロック発生手
段）、１１ 排他的論理和回路（クロック比較手段）、
１２ Ｄフリップフロップ（比較結果保持手段）、１３
ＮＡＮＤ回路（クロック開閉手段）、１５制御レジス
タ、１６ ＮＡＮＤ回路（信号開閉手段）、１７ フラ
グビット。
Claims (10)
- 【請求項１】 複数のシステム構成回路によって構築さ
れるシステムの前記各システム構成回路にて、それぞれ
源発振クロックを分周して生成した当該システム構成回
路で使用される内部クロックを、前記システム構成回路
の相互間で同期させる内部クロック同期化方法におい
て、 複数の前記システム構成回路のうちの１つを基準となる
システム構成回路として、当該基準となるシステム構成
回路の内部クロックを、基準クロックとしてその他の従
属するシステム構成回路に入力し、 前記従属する各システム構成回路内で、前記源発振クロ
ックを用いたサンプリングによる、前記基準となるシス
テム構成回路より受け取った基準クロックと自身の内部
クロックとの比較結果に基づいて、 前記基準クロックと内部クロックとの間に位相のずれが
あれば、当該従属するシステム構成回路における前記源
発振クロックの分周を一時的に停止することを特徴とす
る内部クロック同期化方法。 - 【請求項２】 システム構成回路が、自身の内部クロッ
クを基準クロックに同期化する同期化動作を行うか否か
を、入力される同期化制御ビットの内容に基づいて決定
することを特徴とする請求項１記載の内部クロック同期
化方法。 - 【請求項３】 システム構成回路が、自身の内部クロッ
クを基準クロックに同期させる同期化動作を行っている
か否かを、フラグに表示して当該システム構成回路の制
御部に通知することを特徴とする請求項１記載の内部ク
ロック同期化方法。 - 【請求項４】 システム構成回路が、自身の内部クロッ
クを基準クロックに同期させる同期化動作を行っている
か否かを示す信号を、モニタ信号として当該システム構
成回路の外部に出力することを特徴とする請求項１記載
の内部クロック同期化方法。 - 【請求項５】 システム構成回路が、自身の内部クロッ
クを基準クロックに同期させる同期化動作を行う際、一
定期間、源発振クロックの分周比をあげて、前記内部ク
ロックの周波数を低下させることを特徴とする請求項１
記載の内部クロック同期化方法。 - 【請求項６】 源発振クロックを分周して内部クロック
を生成するクロック発生手段と、 前記クロック発生手段の生成した内部クロックを基準ク
ロックと比較し、その比較結果信号を出力するクロック
比較手段と、 前記クロック比較手段より出力された比較結果信号を、
前記源発振クロックに同期して保持する比較結果保持手
段と、 前記比較結果保持手段に保持されている比較結果信号に
基づいて、前記源発振クロックを前記クロック発生手段
へ入力するか否かの制御を行うクロック開閉手段とを備
えた内部クロック同期化回路。 - 【請求項７】 内部クロックを基準クロックに同期化す
る同期化動作を行うか否かを示す同期化制御ビットが設
定される制御レジスタと、 前記制御レジスタに設定された同期化制御ビットの内容
に基づいて、比較結果保持手段に保持されている比較結
果信号をクロック開閉手段に入力するか否かの制御を行
う信号開閉手段とを設けたことを特徴とする請求項６記
載の内部クロック同期化回路。 - 【請求項８】 比較結果保持手段に保持されている比較
結果信号を表示するためのフラグビットを設けたことを
特徴とする請求項６記載の内部クロック同期化回路。 - 【請求項９】 比較結果保持手段に保持されている比較
結果信号を、当該内部クロック同期化回路が配置されて
いるシステム構成回路の外部に出力するためのモニタ端
子を設けたことを特徴とする請求項６記載の内部クロッ
ク同期化回路。 - 【請求項１０】 クロック発生手段が、制御レジスタに
設定された同期化制御ビットの入力を受け取って、 当該同期化制御ビットの内容が、内部クロックを基準ク
ロックに同期させる同期化動作を行うことを示すもので
あれば、源発振クロックの分周比をあげて前記内部クロ
ックの周波数を低下させる機能を有するものであること
を特徴とする請求項７記載の内部クロック同期化回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP794198A JPH11205293A (ja) | 1998-01-19 | 1998-01-19 | 内部クロック同期化方法および内部クロック同期化回路 |
| US09/097,671 US6021504A (en) | 1998-01-19 | 1998-06-16 | High-speed internal clock synchronizing method and circuit |
| KR1019980038836A KR100288413B1 (ko) | 1998-01-19 | 1998-09-19 | 내부 클럭 동기화 방법 및 내부 클럭 동기화회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP794198A JPH11205293A (ja) | 1998-01-19 | 1998-01-19 | 内部クロック同期化方法および内部クロック同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205293A true JPH11205293A (ja) | 1999-07-30 |
Family
ID=37309130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP794198A Pending JPH11205293A (ja) | 1998-01-19 | 1998-01-19 | 内部クロック同期化方法および内部クロック同期化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6021504A (ja) |
| JP (1) | JPH11205293A (ja) |
| KR (1) | KR100288413B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6470458B1 (en) * | 1999-07-29 | 2002-10-22 | International Business Machines Corporation | Method and system for data processing system self-synchronization |
| US7079611B2 (en) * | 2001-06-14 | 2006-07-18 | National Instruments Corporation | System and method for synchronizing an asynchronous frequency for use in a digital system |
| US7076014B2 (en) * | 2001-12-11 | 2006-07-11 | Lecroy Corporation | Precise synchronization of distributed systems |
| EP1482395B1 (en) * | 2003-05-30 | 2007-01-03 | Agilent Technologies, Inc. | Transfer clocks for a multi-channel architecture |
| US6989695B2 (en) * | 2003-06-04 | 2006-01-24 | Intel Corporation | Apparatus and method for reducing power consumption by a data synchronizer |
| JP2006060699A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Corp | 信号処理装置 |
| US9419590B2 (en) * | 2014-01-10 | 2016-08-16 | Samsung Electronics Co., Ltd. | Low power toggle latch-based flip-flop including integrated clock gating logic |
| US10033359B2 (en) | 2015-10-23 | 2018-07-24 | Qualcomm Incorporated | Area efficient flip-flop with improved scan hold-margin |
| US9966953B2 (en) * | 2016-06-02 | 2018-05-08 | Qualcomm Incorporated | Low clock power data-gated flip-flop |
| WO2020252452A1 (en) | 2019-06-13 | 2020-12-17 | Arris Enterprises Llc | Electronic persistent switch |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4813305A (en) * | 1986-09-08 | 1989-03-21 | Triodyne, Inc. | Safety mechanism for vertical closure |
| JPH0897714A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | クロック信号発生回路 |
| EP0718995A1 (en) * | 1994-12-20 | 1996-06-26 | International Business Machines Corporation | Apparatus and method for synchronizing clock signals for digital links in a packet switching mode |
| US5565816A (en) * | 1995-08-18 | 1996-10-15 | International Business Machines Corporation | Clock distribution network |
| US5889829A (en) * | 1997-01-07 | 1999-03-30 | Microchip Technology Incorporated | Phase locked loop with improved lock time and stability |
| US5859549A (en) * | 1997-06-13 | 1999-01-12 | Tektronix, Inc. | Digital audio frame and block synchonization |
-
1998
- 1998-01-19 JP JP794198A patent/JPH11205293A/ja active Pending
- 1998-06-16 US US09/097,671 patent/US6021504A/en not_active Expired - Fee Related
- 1998-09-19 KR KR1019980038836A patent/KR100288413B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100288413B1 (ko) | 2001-05-02 |
| KR19990066770A (ko) | 1999-08-16 |
| US6021504A (en) | 2000-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6600345B1 (en) | Glitch free clock select switch | |
| JP2676966B2 (ja) | シングルチップマイクロコンピュータ | |
| US4973860A (en) | Circuit for synchronizing an asynchronous input signal to a high frequency clock | |
| US20030001612A1 (en) | Multiplexor generating a glitch free output when selecting from multiple clock signals | |
| JP3120994B2 (ja) | デジタル交換装置 | |
| JPH05204634A (ja) | マイクロプロセツサ回路 | |
| JPH11205293A (ja) | 内部クロック同期化方法および内部クロック同期化回路 | |
| JP2002328744A (ja) | 半導体集積回路装置 | |
| JP3132657B2 (ja) | クロック切替回路 | |
| JP3349983B2 (ja) | 半導体集積回路装置 | |
| US20260126827A1 (en) | Adjusted-frequency synchronizer for clock domain crossing | |
| JP3414841B2 (ja) | 半導体試験装置用デバイス同期装置及びその同期方法 | |
| JP2903548B2 (ja) | 論理回路診断システム | |
| JPH04171513A (ja) | クロック発生回路 | |
| JPS6314215A (ja) | 消費電流低減方式 | |
| JP2581023B2 (ja) | 信号出力回路 | |
| JPH0434169B2 (ja) | ||
| JP2000078005A (ja) | クロック制御回路 | |
| JPS5911423A (ja) | システムクロツク制御方式 | |
| JPH11145942A (ja) | 同期回路及びその同期方法及びｌｓｉ | |
| JP2000035886A (ja) | データ処理システム | |
| JPH03296120A (ja) | クロックジェネレータ | |
| JP2003108433A (ja) | データ処理装置 | |
| JP2005316721A (ja) | クロック発生回路及び半導体集積回路 | |
| JPS63120355A (ja) | バスインタ−フエ−ス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051208 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060711 |